WO2015198468A1 - 炭化珪素半導体装置 - Google Patents

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channel resistance
silicon carbide
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保志 高木
陽一郎 樽井
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三菱電機株式会社
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    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT

Definitions

  • the present invention relates to a silicon carbide semiconductor device used for an inverter device or the like.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a technique capable of reducing the on-resistance while suppressing a decrease in short-circuit resistance.
  • a silicon carbide semiconductor device includes a first conductivity type epitaxial layer formed on an upper surface of a silicon carbide semiconductor substrate, and a second conductivity type partially formed in a surface layer of the epitaxial layer.
  • An adjustment region a gate electrode formed on a top surface of the channel resistance adjustment region through a gate insulating film; an interlayer insulating film formed to cover the gate electrode; an upper surface of the interlayer insulating film; and the source region
  • the region includes a first impurity region having a first conductivity type or a second impurity region having a second conductivity type in a direction intersecting a direction in which the source region and the epitaxial layer sandwich the channel resistance adjustment region.
  • the impurity concentration of the first impurity region (6) is When the impurity concentration is higher than the impurity concentration of the epitaxial layer (2) and the channel resistance adjustment region is a region where the second impurity region (6a) is intermittently formed, the second impurity region (6a) The impurity concentration is higher than the impurity concentration of the well region (3).
  • the on-resistance while suppressing a decrease in short-circuit tolerance. That is, in the surface layer of the well region, a region (channel resistance adjustment region) having a different carrier concentration is partially formed, so that current is locally concentrated in a region having a low channel resistance. Then, the portion where the current is concentrated generates heat locally, and the resistance increases, so that the flowing current is suppressed. For this reason, since a saturation current is suppressed as compared with a semiconductor device in which the carrier concentration in the channel portion is uniform and has the same on-resistance, the short-circuit tolerance is improved.
  • FIG. 1 is a cross-sectional view showing the structure of the silicon carbide semiconductor device according to this embodiment.
  • FIG. 1 is a cross-sectional view of a SiC-MOSFET chip including a channel resistance adjustment region.
  • FIG. 2 is a top view showing the structure of the silicon carbide semiconductor device according to this embodiment.
  • An SiC substrate 1 is used as the semiconductor substrate, and an n ⁇ type SiC epitaxial layer 2 that is epitaxially grown is formed on the upper surface of the n + type SiC substrate 1.
  • a p-type well region 3 is partially (selectively) formed on the surface layer of the SiC epitaxial layer 2.
  • An n-type source region 4 is partially (selectively) formed on the surface layer of the well region 3.
  • a p-type contact region 5 is formed on the surface layer of the source region 4.
  • a channel resistance adjustment region 6 is formed sandwiched between the source region 4 and the SiC epitaxial layer 2 in plan view.
  • the gate electrode 7 is formed across a part of the upper surface of the source region 4, the upper surface of the channel resistance adjustment region 6, and the upper surface of the SiC epitaxial layer 2.
  • the gate electrode 7 is made of, for example, polysilicon.
  • the gate electrode 7 is formed via the gate insulating film 8.
  • the gate insulating film 8 is made of, for example, silicon dioxide.
  • an interlayer insulating film 9 is formed so as to cover the gate insulating film 8.
  • the interlayer insulating film 9 is made of, for example, tetraethyl orthosilicate (TEOS).
  • TEOS tetraethyl orthosilicate
  • a source electrode 10 is formed on the upper surface of the interlayer insulating film 9 and the upper surface of the source region 4.
  • the source electrode 10 is formed on the contact region 5 and the source region 4 via the NiSi layer 11.
  • a drain electrode 12 is formed on the lower surface (back surface) of the SiC substrate 1.
  • the channel resistance adjustment region There are two methods for forming the channel resistance adjustment region, a method of forming it as an n-type region as shown in FIGS. 1 and 2, and a method of forming a high-concentration p-type as shown in FIGS. There is a method of forming as a region.
  • the channel resistance adjustment region 6 When formed as an n-type region, the channel resistance adjustment region 6 is of the first conductivity type (n-type) in a direction intersecting the direction in which the source region 4 and the SiC epitaxial layer 2 sandwich the channel resistance adjustment region 6.
  • the impurity region (first impurity region) is a region formed intermittently.
  • the channel resistance adjustment region 6a When formed as a p-type region, the channel resistance adjustment region 6a is of the second conductivity type (p-type) in the direction intersecting the direction in which the source region 4 and the SiC epitaxial layer 2 sandwich the channel resistance adjustment region 6a.
  • the impurity region (second impurity region) is a region formed intermittently.
  • FIG. 3 is a cross-sectional view showing another structure of the silicon carbide semiconductor device according to the present embodiment.
  • FIG. 4 is a top view showing another structure of the silicon carbide semiconductor device according to the present embodiment.
  • the channel resistance adjustment region 6 is formed as the n-type region shown in FIGS. 1 and 2, a region having a low channel resistance is locally formed in the MOSFET cell.
  • the channel resistance adjustment region 6 is intermittently formed on the sides surrounding the source region 4 around the source region 4 in plan view.
  • the channel resistance is reduced by forming the channel resistance adjustment region 6 in this way. Further, when a large current flows at the time of a short circuit, the current concentrates in the channel resistance adjustment region 6, and a portion where the current concentrates generates heat locally to increase the resistance, so that the flowing current is suppressed. For this reason, since the saturation current is suppressed as compared with a MOSFET having a uniform channel portion concentration and the same on-resistance, the short-circuit tolerance is improved.
  • the channel resistance adjustment region 6 having a low channel resistance is formed at a corner other than the corner of each cell (the corner surrounding the source region 4) where the generated electric field is large (that is, the electric field is likely to concentrate). Is less likely to be destroyed.
  • FIG. 1 and FIG. 2 exemplify a structure in which square cells are arranged, but a similar effect is produced even in a cell having a stripe structure.
  • 1 and 2 show a structure in which the area between the square cells is formed in a lattice shape, and a p-type well region 3 is formed at a position where the lattice intersects.
  • the well region 3 may not be formed at the intersecting position.
  • the channel resistance adjustment region 6a is locally formed in the MOSFET cell.
  • the channel resistance adjustment region 6 a is intermittently formed on the sides surrounding the source region 4 in the plan view and surrounding the four sides of the source region 4.
  • the channel resistance adjustment region 6a By forming the channel resistance adjustment region 6a in this way, when a large current flows at the time of a short circuit, the current is concentrated outside the channel resistance adjustment region 6a, and the portion where the current is concentrated generates heat locally and the resistance is increased. Since it becomes high, the flowing current is suppressed. For this reason, since the saturation current is suppressed as compared with a MOSFET having a uniform channel portion concentration and the same on-resistance, the short-circuit tolerance is improved.
  • the channel resistance adjustment region 6a having a high channel resistance is formed at the corner of each cell where the generated electric field is large (that is, the electric field is likely to concentrate) (the corner surrounding the source region 4). It becomes difficult to be destroyed.
  • 3 and 4 exemplify a structure in which square cells are arranged, the same effect can be obtained even in a cell having a stripe structure.
  • 3 and 4 show a structure in which the area between each square cell is formed in a lattice shape, and a p-type well region 3 is formed at a position where the lattice intersects.
  • the well region 3 may not be formed at the intersecting position.
  • the material doped in the channel resistance adjustment region is Al or N.
  • the dose amount is about 1 ⁇ 10 12 [N / cm 2 ] or more, preferably 1 ⁇ 10 14 [N / cm 2 ] or more, which is higher than the impurity concentration of the well region 3. It is. Further, in the case of N, the concentration is about 5 ⁇ 10 13 [N / cm 2 ] or less, which is higher than the impurity concentration of the SiC epitaxial layer 2.
  • n + type substrate is a p-type substrate, it becomes an insulated gate bipolar transistor (IGBT), and the effect of the present invention can be obtained in the same way with an IGBT.
  • IGBT insulated gate bipolar transistor
  • FIG. 5 is a top view showing a structure of a modified example of the silicon carbide semiconductor device according to the present embodiment.
  • FIG. 6 is a cross-sectional view showing the structure of a modification of the silicon carbide semiconductor device according to this embodiment.
  • FIGS. 5 and 6 show the case where the channel resistance adjustment region 6b is formed as an n-type region in a cell having a stripe structure (a cell in which the well region 3 and the source region 4 have a stripe shape in plan view). Yes.
  • the channel resistance adjustment region 6b is formed as the n-type region shown in FIGS. 5 and 6, a region having a low channel resistance is locally formed in the MOSFET cell.
  • the channel resistance adjustment region 6b is intermittently formed surrounding the source region 4 in plan view.
  • the channel resistance is reduced by forming the channel resistance adjustment region 6b.
  • the current concentrates in the channel resistance adjustment region 6b, and the portion where the current concentrates locally generates heat and the resistance increases, so that the flowing current is suppressed. For this reason, since the saturation current is suppressed as compared with a MOSFET having a uniform channel portion concentration and the same on-resistance, the short-circuit tolerance is improved.
  • the channel resistance adjustment region 6b having a low channel resistance is formed in a region other than the corner of each cell where the generated electric field is large, so that the element is not easily destroyed at the time of a short circuit.
  • the silicon carbide semiconductor device includes a first conductivity type SiC epitaxial layer 2, a second conductivity type well region 3, a first conductivity type source region 4, a channel resistance adjustment region 6 or A channel resistance adjustment region 6a, a gate electrode 7, an interlayer insulating film 9, a source electrode 10, and a drain electrode 12 are provided.
  • the SiC epitaxial layer 2 is formed on the upper surface of the SiC substrate 1.
  • Well region 3 is partially formed in the surface layer of SiC epitaxial layer 2.
  • the source region 4 is partially formed on the surface layer of the well region 3.
  • Channel resistance adjustment region 6 and channel resistance adjustment region 6 a are formed in the surface layer of well region 3 and sandwiched between source region 4 and SiC epitaxial layer 2.
  • the gate electrode 7 is formed via the gate insulating film 8 on the upper surface of the channel resistance adjustment region 6 or the channel resistance adjustment region 6a.
  • the interlayer insulating film 9 is formed so as to cover the gate electrode 7.
  • the source electrode 10 is formed on the upper surface of the interlayer insulating film 9 and the upper surface of the source region 4. Drain electrode 12 is formed on the lower surface of SiC substrate 1.
  • the channel resistance adjustment region 6 is a region where the first impurity region of the first conductivity type is intermittently formed in a direction intersecting the direction in which the source region 4 and the SiC epitaxial layer 2 sandwich the channel resistance adjustment region 6. It is.
  • the channel resistance adjustment region 6a is a region in which the second impurity region of the second conductivity type is intermittently formed in a direction intersecting the direction in which the source region 4 and the SiC epitaxial layer 2 sandwich the channel resistance adjustment region 6a. It is.
  • the on-resistance can be reduced while suppressing a decrease in the short-circuit withstand capability. That is, in the surface layer of the well region 3, a region (channel resistance adjustment region 6 or channel resistance adjustment region 6 a) having a different carrier concentration is partially formed, so that current is locally concentrated in a region having a low channel resistance. It will be. Then, the portion where the current is concentrated generates heat locally, and the resistance increases, so that the flowing current is suppressed. For this reason, since a saturation current is suppressed as compared with a semiconductor device in which the carrier concentration in the channel portion is uniform and has the same on-resistance, the short-circuit tolerance is improved.
  • the impurity concentration of the channel resistance adjustment region 6a is higher than the impurity concentration of the well region 3, the electric field concentration at the corners of each cell is alleviated, so that the short circuit withstand capability can be suppressed.
  • channel resistance adjustment region 6 is provided at the corner of each cell, current concentration occurs when the electric field is concentrated at the corner of each cell, and the chip may be destroyed. It is necessary.

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Abstract

　本発明は、短絡耐量の低下を抑制しつつ、オン抵抗を低減できる。本発明は、ＳｉＣエピタキシャル層２と、ウェル領域３と、ソース領域４と、チャネル抵抗調整領域６と、ゲート電極７と、層間絶縁膜９と、ソース電極１０と、ドレイン電極１２とを備える。チャネル抵抗調整領域６は、ウェル領域３の表層において、ソース領域４とＳｉＣエピタキシャル層２とに挟まれて形成される。チャネル抵抗調整領域６は、ソース領域４とＳｉＣエピタキシャル層２とがチャネル抵抗調整領域６を挟む方向と交差する方向において、第１不純物領域が断続的に形成される領域である。

Description

炭化珪素半導体装置
　本発明はインバータ装置などに用いられる炭化珪素半導体装置に関するものである。
　従来のｎチャネル型ＳｉＣ－ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｆｉｅｌｄ－ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ（ＭＯＳＦＥＴ）では、チャネル抵抗（オン抵抗）を低減するために、チャネル長を短くする、または、チャネル領域全面にｎ型のイオン注入を行うなどの工夫がなされていた（特許文献１）。
特開昭５９－１４９０５７号公報
　しかし、従来のＳｉＣ－ＭＯＳＦＥＴにおいて、上記の手段でチャネル抵抗を低減すること、すなわちオン抵抗を低減することにより、飽和電流が大きくなり、短絡耐量が大幅に低下するという問題があった。
　本発明は、上記のような問題を解決するためになされたものであり、短絡耐量の低下を抑制しつつ、オン抵抗を低減できる技術を提供することを目的とする。
　本発明の一態様に関する炭化珪素半導体装置は、炭化珪素半導体基板の上面に形成される、第１導電型のエピタキシャル層と、前記エピタキシャル層の表層において部分的に形成される、第２導電型のウェル領域と、前記ウェル領域の表層において部分的に形成される、第１導電型のソース領域と、前記ウェル領域の表層において、前記ソース領域と前記エピタキシャル層とに挟まれて形成されるチャネル抵抗調整領域と、前記チャネル抵抗調整領域の上面において、ゲート絶縁膜を介して形成されるゲート電極と、前記ゲート電極を覆って形成される層間絶縁膜と、前記層間絶縁膜の上面および前記ソース領域の上面に形成されるソース電極と、前記炭化珪素半導体基板の下面に形成されるドレイン電極とを備え、前記チャネル抵抗調整領域は、前記ソース領域と前記エピタキシャル層とが前記チャネル抵抗調整領域を挟む方向と交差する方向において、第１導電型である第１不純物領域、または、第２導電型である第２不純物領域が、断続的に形成される領域であり、前記チャネル抵抗調整領域が、前記第１不純物領域（６）が断続的に形成される領域である場合、前記第１不純物領域（６）の不純物濃度は、前記エピタキシャル層（２）の不純物濃度よりも高く、前記チャネル抵抗調整領域が、前記第２不純物領域（６ａ）が断続的に形成される領域である場合、前記第２不純物領域（６ａ）の不純物濃度は、前記ウェル領域（３）の不純物濃度よりも高い。
　本発明の上記態様によれば、短絡耐量の低下を抑制しつつ、オン抵抗を低減できる。すなわち、ウェル領域の表層において、キャリア濃度が異なる領域（チャネル抵抗調整領域）が部分的に形成されることで、チャネル抵抗の低い領域に局所的に電流が集中することになる。すると、電流が集中する部分が局所的に発熱してその抵抗が高くなるため、流れる電流が抑制される。このため、チャネル部のキャリア濃度が均一で同じオン抵抗である半導体装置に比べて、飽和電流が抑制されるため、短絡耐量が向上する。
　本発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施形態に関する炭化珪素半導体装置の構造を示す断面図である。 実施形態に関する炭化珪素半導体装置の構造を示す上面図である。 実施形態に関する炭化珪素半導体装置の別の構造を示す断面図である。 実施形態に関する炭化珪素半導体装置の別の構造を示す上面図である。 実施形態に関する炭化珪素半導体装置の変形例の構造を示す上面図である。 実施形態に関する炭化珪素半導体装置の変形例の構造を示す断面図である。
　以下、添付の図面を参照しながら実施形態について説明する。なお、図面は模式的に示されたものであり、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確に記載されたものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
　また、以下の説明では、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向とは関係しない。
　＜第１実施形態＞
　＜構成＞
　図１は、本実施形態に関する炭化珪素半導体装置の構造を示す断面図である。図１は、チャネル抵抗調整領域を含むＳｉＣ－ＭＯＳＦＥＴのチップ断面図である。図２は、本実施形態に関する炭化珪素半導体装置の構造を示す上面図である。
　半導体基板にはＳｉＣ基板１が用いられ、ｎ＋型のＳｉＣ基板１の上面には、エピタキシャル成長されたｎ－型のＳｉＣエピタキシャル層２が形成される。
　ＳｉＣエピタキシャル層２の表層には、ｐ型のウェル領域３が部分的に（選択的に）形成される。ウェル領域３の表層には、ｎ型のソース領域４が部分的に（選択的に）形成される。ソース領域４の表層には、ｐ型のコンタクト領域５が形成される。
　また、ウェル領域３の表層には、平面視においてソース領域４とＳｉＣエピタキシャル層２とに挟まれて、チャネル抵抗調整領域６が形成される。
　また、ソース領域４の上面の一部、チャネル抵抗調整領域６の上面およびＳｉＣエピタキシャル層２の上面に亘って、ゲート電極７が形成される。ゲート電極７は、例えば、ポリシリコンからなる。ゲート電極７は、ゲート絶縁膜８を介して形成される。ゲート絶縁膜８は、例えば、二酸化珪素からなる。
　また、ゲート絶縁膜８を覆って、層間絶縁膜９が形成される。層間絶縁膜９は、例えば、オルトケイ酸テトラエチル（Ｔｅｔｒａｅｔｈｙｌ　ｏｒｔｈｏｓｉｌｉｃａｔｅ、ＴＥＯＳ）からなる。また、層間絶縁膜９の上面およびソース領域４の上面には、ソース電極１０が形成される。ソース電極１０は、ＮｉＳｉ層１１を介してコンタクト領域５上およびソース領域４上に形成される。
　ＳｉＣ基板１の下面（裏面）には、ドレイン電極１２が形成される。
　チャネル抵抗調整領域の形成方法は２つあり、図１および図２に示されるような、ｎ型の領域として形成する方法と、図３および図４に示されるような、高濃度のｐ型の領域として形成する方法とがある。
　ｎ型の領域として形成する場合、チャネル抵抗調整領域６は、ソース領域４とＳｉＣエピタキシャル層２とがチャネル抵抗調整領域６を挟む方向と交差する方向において、第１導電型（ｎ型）である不純物領域（第１不純物領域）が、断続的に形成される領域である。
　ｐ型の領域として形成する場合、チャネル抵抗調整領域６ａは、ソース領域４とＳｉＣエピタキシャル層２とがチャネル抵抗調整領域６ａを挟む方向と交差する方向において、第２導電型（ｐ型）である不純物領域（第２不純物領域）が、断続的に形成される領域である。
　ここで、図３は、本実施形態に関する炭化珪素半導体装置の別の構造を示す断面図である。図４は、本実施形態に関する炭化珪素半導体装置の別の構造を示す上面図である。
　図１および図２に示される、ｎ型の領域としてチャネル抵抗調整領域６を形成する方法では、ＭＯＳＦＥＴのセル内に局所的にチャネル抵抗の低い領域を形成することになる。例えば、図２に示されるように、平面視においてソース領域４の四方を囲んで、ソース領域４を囲む辺においてチャネル抵抗調整領域６が断続的に形成される。
　このようにチャネル抵抗調整領域６が形成されることで、チャネル抵抗が低減される。また、短絡時に大電流が流れた時には、電流がチャネル抵抗調整領域６に集中し、電流が集中する部分が局所的に発熱して抵抗が高くなるため、流れる電流が抑制される。このため、チャネル部の濃度が均一で同じオン抵抗であるＭＯＳＦＥＴに比べて、飽和電流が抑制されるため、短絡耐量が向上する。
　また、キャリア濃度の異なる領域を規則的に、かつ、等間隔で形成することによって、チップ全体として見ると均一に電流が流れ、局所的な電流集中によるチップの破壊を防ぐことができる。
　なお、チャネル抵抗が低いチャネル抵抗調整領域６は、生じる電界が大きくなる（すなわち、電界が集中しやすい）各セルの角（ソース領域４を囲む角）以外に形成されることで、短絡時に素子が破壊されにくくなる。
　図１および図２では、四角のセルが並んだ構造が例示されているが、ストライプ構造のセルであっても同様の効果を生じる。
　また、図１および図２では、四角の各セルの間の領域が格子状に形成されており、その格子の交差する位置において、ｐ型のウェル領域３が形成された構造が示されているが、当該交差する位置においてウェル領域３が形成されていなくともよい。
　図３および図４に示される、高濃度のｐ型の領域としてチャネル抵抗調整領域６ａを形成する方法では、ＭＯＳＦＥＴのセル内に局所的にチャネル抵抗の高い領域を形成することになる。例えば、図４に示されるように、平面視においてソース領域４の四方を囲んで、ソース領域４を囲む辺においてチャネル抵抗調整領域６ａが断続的に形成される。
　このようにチャネル抵抗調整領域６ａが形成されることで、短絡時に大電流が流れた時には、電流がチャネル抵抗調整領域６ａ以外に集中し、電流が集中する部分が局所的に発熱して抵抗が高くなるため、流れる電流が抑制される。このため、チャネル部の濃度が均一で同じオン抵抗であるＭＯＳＦＥＴに比べて、飽和電流が抑制されるため、短絡耐量が向上する。
　また、キャリア濃度の異なる領域を規則的に、かつ、等間隔で形成することによって、チップ全体として見ると均一に電流が流れ、局所的な電流集中によるチップの破壊を防ぐことができる。
　なお、チャネル抵抗が高いチャネル抵抗調整領域６ａは、生じる電界が大きくなる（すなわち、電界が集中しやすい）各セルの角（ソース領域４を囲む角）に形成されることで、短絡時に素子が破壊されにくくなる。
　図３および図４では、四角のセルが並んだ構造が例示されているが、ストライプ構造のセルであっても同様の効果を生じる。
　また、図３および図４では、四角の各セルの間の領域が格子状に形成されており、その格子の交差する位置において、ｐ型のウェル領域３が形成された構造が示されているが、当該交差する位置においてウェル領域３が形成されていなくてもよい。
　チャネル抵抗調整領域にドーピングする材料は、ＡｌまたはＮである。ドーズ量は、Ａｌの場合、およそ１×１０１２［Ｎ／ｃｍ２］以上、望ましくは１×１０１４［Ｎ／ｃｍ２］以上であり、これは、ウェル領域３の不純物濃度よりも高い濃度である。また、Ｎの場合、およそ５×１０１３［Ｎ／ｃｍ２］以下であるが、これは、ＳｉＣエピタキシャル層２の不純物濃度よりも高い濃度である。
　特に、高濃度のｐ型のチャネル抵抗調整領域６ａを形成にＡｌイオンを用いることで、不純物の熱拡散が抑制され、高濃度のｐ型領域が明確に形成される。これは、ＡｌがＢに比べて拡散係数が小さく、イオン注入後の高温の活性化アニール処理でほとんど熱拡散しないためである。
　これにより、チャネル抵抗の高い領域と低い領域との境界が明確になり、局所的に電流が集中しやすくなる。
　このため、短絡時に大電流が流れた時には電流がチャネル抵抗調整領域以外に集中し、この部分が局所的に発熱して抵抗が高くなるため、流れる電流が抑制されることになる。このため、チャネル部の濃度が均一で同じオン抵抗のＭＯＳＦＥＴに比べて、飽和電流が抑制され短絡耐量が向上する。
　なお、図１から図４ではＭＯＳＦＥＴの例が示されたが、ｎ＋型の基板をｐ型の基板とすればｉｎｓｕｌａｔｅｄ　ｇａｔｅ　ｂｉｐｏｌａｒ　ｔｒａｎｓｉｓｔｏｒ（ＩＧＢＴ）となり、ＩＧＢＴでも本発明の効果は同様に得られる。
　図５は、本実施形態に関する炭化珪素半導体装置の変形例の構造を示す上面図である。図６は、本実施形態に関する炭化珪素半導体装置の変形例の構造を示す断面図である。図５および図６においては、ストライプ構造のセル（ウェル領域３およびソース領域４が、平面視においてストライプ形状であるセル）にｎ型の領域としてチャネル抵抗調整領域６ｂを形成する場合が示されている。
　図５および図６に示される、ｎ型の領域としてチャネル抵抗調整領域６ｂを形成する方法では、ＭＯＳＦＥＴのセル内に局所的にチャネル抵抗の低い領域を形成することになる。例えば、図５に示されるように、平面視においてソース領域４を囲んで、チャネル抵抗調整領域６ｂが断続的に形成される。
　このようにチャネル抵抗調整領域６ｂが形成されることで、チャネル抵抗が低減される。また、短絡時に大電流が流れた時には、電流がチャネル抵抗調整領域６ｂに集中し、電流が集中する部分が局所的に発熱して抵抗が高くなるため、流れる電流が抑制される。このため、チャネル部の濃度が均一で同じオン抵抗であるＭＯＳＦＥＴに比べて、飽和電流が抑制されるため、短絡耐量が向上する。
　なお、チャネル抵抗が低いチャネル抵抗調整領域６ｂは、生じる電界が大きくなる各セルの角以外の領域に形成されることで、短絡時に素子が破壊されにくくなる。
　＜効果＞
　以下に、本実施形態による効果を例示する。
　本実施形態によれば、炭化珪素半導体装置が、第１導電型のＳｉＣエピタキシャル層２と、第２導電型のウェル領域３と、第１導電型のソース領域４と、チャネル抵抗調整領域６またはチャネル抵抗調整領域６ａと、ゲート電極７と、層間絶縁膜９と、ソース電極１０と、ドレイン電極１２とを備える。
　ＳｉＣエピタキシャル層２は、ＳｉＣ基板１の上面に形成される。ウェル領域３は、ＳｉＣエピタキシャル層２の表層において部分的に形成される。ソース領域４は、ウェル領域３の表層において部分的に形成される。チャネル抵抗調整領域６およびチャネル抵抗調整領域６ａは、ウェル領域３の表層において、ソース領域４とＳｉＣエピタキシャル層２とに挟まれて形成される。ゲート電極７は、チャネル抵抗調整領域６またはチャネル抵抗調整領域６ａの上面において、ゲート絶縁膜８を介して形成される。層間絶縁膜９は、ゲート電極７を覆って形成される。ソース電極１０は、層間絶縁膜９の上面およびソース領域４の上面に形成される。ドレイン電極１２は、ＳｉＣ基板１の下面に形成される。
　チャネル抵抗調整領域６は、ソース領域４とＳｉＣエピタキシャル層２とがチャネル抵抗調整領域６を挟む方向と交差する方向において、第１導電型である第１不純物領域が、断続的に形成される領域である。
　チャネル抵抗調整領域６ａは、ソース領域４とＳｉＣエピタキシャル層２とがチャネル抵抗調整領域６ａを挟む方向と交差する方向において、第２導電型である第２不純物領域が、断続的に形成される領域である。
　このような構成によれば、短絡耐量の低下を抑制しつつ、オン抵抗を低減できる。すなわち、ウェル領域３の表層において、キャリア濃度が異なる領域（チャネル抵抗調整領域６またはチャネル抵抗調整領域６ａ）が部分的に形成されることで、チャネル抵抗の低い領域に局所的に電流が集中することになる。すると、電流が集中する部分が局所的に発熱してその抵抗が高くなるため、流れる電流が抑制される。このため、チャネル部のキャリア濃度が均一で同じオン抵抗である半導体装置に比べて、飽和電流が抑制されるため、短絡耐量が向上する。
　また、チャネル抵抗調整領域６ａの不純物濃度が、ウェル領域３の不純物濃度よりも高いことにより、各セルの角における電界集中が緩和されるため、短絡耐量の低下を抑制できる。
　また、チャネル抵抗調整領域６が各セルの角に設けられると、各セルの角に電界が集中した場合に電流集中が生じ、チップが破壊されるおそれがあるため、各セルの辺において設けられることが必要である。
　なお、これらの構成以外の構成については適宜省略することができるが、本明細書に示された任意の構成を適宜追加した場合でも、上記の効果を生じさせることができる。
　＜変形例＞
　上記実施形態では、各構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載している場合があるが、これらはすべての局面において例示であって、本発明が記載されたものに限られることはない。よって、例示されていない無数の変形例が、本発明の範囲内において想定される。例えば、任意の構成要素を変形する場合または省略する場合が含まれる。
　１　ＳｉＣ基板、２　ＳｉＣエピタキシャル層、３　ウェル領域、４　ソース領域、５　コンタクト領域、６，６ａ，６ｂ　チャネル抵抗調整領域、７　ゲート電極、８　ゲート絶縁膜、９　層間絶縁膜、１０　ソース電極、１１　ＮｉＳｉ層、１２　ドレイン電極。

Claims (6)

  1. 　炭化珪素半導体基板（１）の上面に形成される、第１導電型のエピタキシャル層（２）と、
    　前記エピタキシャル層（２）の表層において部分的に形成される、第２導電型のウェル領域（３）と、
    　前記ウェル領域（３）の表層において部分的に形成される、第１導電型のソース領域（４）と、
    　前記ウェル領域（３）の表層において、前記ソース領域（４）と前記エピタキシャル層（２）とに挟まれて形成されるチャネル抵抗調整領域（６、６ａ）と、
    　前記チャネル抵抗調整領域（６、６ａ）の上面において、ゲート絶縁膜（８）を介して形成されるゲート電極（７）と、
    　前記ゲート電極（７）を覆って形成される層間絶縁膜（９）と、
    　前記層間絶縁膜（９）の上面および前記ソース領域（４）の上面に形成されるソース電極（１０）と、
    　前記炭化珪素半導体基板（１）の下面に形成されるドレイン電極（１２）とを備え、
    　前記チャネル抵抗調整領域（６、６ａ）は、前記ソース領域（４）と前記エピタキシャル層（２）とが前記チャネル抵抗調整領域（６、６ａ）を挟む方向と交差する方向において、第１導電型である第１不純物領域（６）、または、第２導電型である第２不純物領域（６ａ）が、断続的に形成される領域であり、
    　前記チャネル抵抗調整領域が、前記第１不純物領域（６）が断続的に形成される領域である場合、前記第１不純物領域（６）の不純物濃度は、前記エピタキシャル層（２）の不純物濃度よりも高く、
    　前記チャネル抵抗調整領域が、前記第２不純物領域（６ａ）が断続的に形成される領域である場合、前記第２不純物領域（６ａ）の不純物濃度は、前記ウェル領域（３）の不純物濃度よりも高い、
    炭化珪素半導体装置。
  2. 　前記チャネル抵抗調整領域（６、６ａ）は、前記ウェル領域（３）の表層において前記ソース領域（４）の四方を囲んで形成され、
    　前記チャネル抵抗調整領域（６、６ａ）は、前記ソース領域（４）を囲む辺において、前記第１不純物領域（６）、または、前記第２不純物領域（６ａ）が、断続的に形成される領域である、
    請求項１に記載の炭化珪素半導体装置。
  3. 　前記第１不純物領域（６）は、前記ソース領域（４）を囲む角には形成されない、
    請求項２に記載の炭化珪素半導体装置。
  4. 　前記第２不純物領域（６ａ）は、前記ソース領域（４）を囲む角に形成される、
    請求項２に記載の炭化珪素半導体装置。
  5. 　前記第２不純物領域（６ａ）は、Ａｌイオンが注入されることで形成される、
    請求項１、３および４のうちのいずれか１項に記載の炭化珪素半導体装置。
  6. 　前記ウェル領域（３）および前記ソース領域（４）が、平面視において、ストライプ形状である、
    請求項１に記載の炭化珪素半導体装置。
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