JP2017055027A - 半導体装置 - Google Patents

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Abstract

【課題】チャネルのキャリア移動度の向上を可能とする半導体装置を提供する。【解決手段】第１の面と第２の面とを有するＳｉＣ層１０と、第１の面上に設けられたゲート絶縁膜１６と、ゲート絶縁膜１６上に設けられたゲート電極１８と、ＳｉＣ層１０内に設けられ、一部が第１の面に設けられた第１導電型の第１のＳｉＣ領域２４と、第１のＳｉＣ領域２４内に設けられ、一部が第１の面に設けられた第２導電型の第２のＳｉＣ領域２６と、第２のＳｉＣ領域２６内に設けられ、一部が第１の面に設けられた第１導電型の第３のＳｉＣ領域２８と、第２のＳｉＣ領域２６とゲート絶縁膜１６との間に設けられ、第１の面において第２のＳｉＣ領域２６に挟まれ、第１の面において第１のＳｉＣ領域２４と第３のＳｉＣ領域２８との間に設けられた第１導電型の第４のＳｉＣ領域３２と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
次世代の半導体デバイス用の材料としてＳｉＣ（炭化珪素）が期待されている。ＳｉＣはＳｉ（シリコン）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
ＳｉＣを用いたＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、Ｓｉを用いたＭＯＳＦＥＴと比較してチャネルのキャリア移動度が低いという問題がある。
特開２０１３−１８７３０２号公報
本発明が解決しようとする課題は、チャネルのキャリア移動度の向上を可能とする半導体装置を提供することにある。
実施形態の半導体装置は、第１の面と第２の面とを有するＳｉＣ層と、前記第１の面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ＳｉＣ層内に設けられ、一部が前記第１の面に設けられた第１導電型の第１のＳｉＣ領域と、前記第１のＳｉＣ領域内に設けられ、一部が前記第１の面に設けられた第２導電型の第２のＳｉＣ領域と、前記第２のＳｉＣ領域内に設けられ、一部が前記第１の面に設けられた第１導電型の第３のＳｉＣ領域と、前記第２のＳｉＣ領域と前記ゲート絶縁膜との間に設けられ、前記第１の面において前記第２のＳｉＣ領域に挟まれ、前記第１の面において前記第１のＳｉＣ領域と前記第３のＳｉＣ領域との間に設けられた第１導電型の第４のＳｉＣ領域と、を備える。
第１の実施形態の半導体装置を示す模式断面図。 第１の実施形態の半導体装置を示す模式平面図。 第１の実施形態の半導体装置を示す模式断面図。 第１の実施形態の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第２の実施形態の半導体装置を示す模式断面図。 第２の実施形態の半導体装置を示す模式平面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋＋、ｎ＋、ｎ、ｎ−及び、ｐ＋＋、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわち、ｎ＋＋はｎ＋よりも、ｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋＋はｐ＋よりも。ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋＋、ｎ＋型、ｎ−型を単にｎ型、ｐ＋＋、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
（第１の実施形態）
本実施形態の半導体装置は、第１の面と第２の面とを有するＳｉＣ層と、第１の面上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、ＳｉＣ層内に設けられ、一部が第１の面に設けられた第１導電型の第１のＳｉＣ領域と、第１のＳｉＣ領域内に設けられ、一部が第１の面に設けられた第２導電型の第２のＳｉＣ領域と、第２のＳｉＣ領域内に設けられ、一部が第１の面に設けられた第１導電型の第３のＳｉＣ領域と、第２のＳｉＣ領域とゲート絶縁膜との間に設けられ、第１の面において第２のＳｉＣ領域に挟まれ、第１の面において第１のＳｉＣ領域と第３のＳｉＣ領域との間に設けられた第１導電型の第４のＳｉＣ領域と、を備える。
図１、図３、及び、図４は、本実施形態の半導体装置であるＭＯＳＦＥＴの構成を示す模式断面図である。図２は、本実施形態の半導体装置であるＭＯＳＦＥＴの構成を示す模式平面図である。図１は、図２のＡ−Ａ’断面である。図３は、図２のＢ−Ｂ’断面である。図４は、図２のＣ−Ｃ’断面である。
本実施形態のＭＯＳＦＥＴ１００は、例えば、ベース領域（ボディ領域）とソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。ＭＯＳＦＥＴ１００は、電子をキャリアとする縦型のｎチャネル型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ１００は、ＳｉＣ層１０、ソース電極１２、ドレイン電極１４、ゲート絶縁膜１６、ゲート電極１８、層間絶縁膜２０を備えている。ＳｉＣ層１０内に、ｎ＋型のドレイン領域２２、ｎ−型のドリフト領域（第１のＳｉＣ領域）２４、ｐ型のベース領域（第２のＳｉＣ領域）２６、ｎ＋型のソース領域（第３のＳｉＣ領域）２８、ｐ＋型のベースコンタクト領域３０、ｎ−型の表面領域（第４のＳｉＣ領域）３２が設けられる。
ＳｉＣ層１０は、単結晶のＳｉＣである。ＳｉＣ層１０は、例えば、４Ｈ−ＳｉＣである。
ＳｉＣ層１０は、第１の面と第２の面とを備える。以下、第１の面を表面、第２の面を裏面とも称する。
第１の面は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。また、第２の面は、例えば、（０００−１）面に対し０度以上８度以下傾斜した面である。（０００１）面はシリコン面と称される。（０００−１）面はカーボン面と称される。
ｎ＋型のドレイン領域２２は、ＳｉＣ層１０の裏面に設けられる。ドレイン領域２２は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２２のｎ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ｎ−型のドリフト領域２４は、ドレイン領域２２上に設けられる。ドリフト領域２４の少なくとも一部はＳｉＣ層１０の表面に設けられる。
ドリフト領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２４のｎ型不純物の不純物濃度は、例えば、５×１０１５ｃｍ−３以上５×１０１６ｃｍ−３以下である。ドリフト領域２４の厚さは、例えば、４μｍ以上１５０μｍ以下である。
ｐ型のベース領域２６は、ドリフト領域２４内に設けられる。ベース領域２６の少なくとも一部は、ＳｉＣ層１０の表面に設けられる。
ベース領域２６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ベース領域２６のｐ型不純物の不純物濃度は、例えば、５×１０１５ｃｍ−３以上１×１０１９ｃｍ−３以下である。ベース領域２６の深さは、例えば、０．４μｍ以上０．８μｍ以下である。
ｎ＋型のソース領域２８は、ベース領域２６内に設けられる。ソース領域２８の少なくとも一部は、ＳｉＣ層１０の表面に設けられる。
ソース領域２８は、例えば、リン（Ｐ）をｎ型不純物として含む。ソース領域２８のｎ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。ソース領域２８の深さは、ベース領域２６の深さよりも浅く、例えば、０．２μｍ以上０．４μｍ以下である。
ｐ＋型のベースコンタクト領域３０は、ベース領域２６内に設けられる。ベースコンタクト領域３０は、ソース領域２８に接して設けられる。
ベースコンタクト領域３０は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ベースコンタクト領域３０のｐ型不純物の不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ベースコンタクト領域３０の深さは、ベース領域２６の深さよりも浅く、例えば、０．２μｍ以上０．４μｍ以下である。
ｎ−型の表面領域３２は、ベース領域２６とゲート絶縁膜１６との間に設けられる。表面領域３２は、ＳｉＣ層１０の表面において、ベース領域２６の間に挟まれる。ＳｉＣ層１０の表面には、表面領域３２とベース領域２６とが交互に形成される。
また、表面領域３２は、ＳｉＣ層１０の表面において、ドリフト領域２４とソース領域２８との間に挟まれる。ＳｉＣ層１０の表面において、表面領域３２はソース領域２８と接している。ベース領域２６も、ＳｉＣ層１０の表面において、ドリフト領域２４とソース領域２８との間に挟まれる。
表面領域３２は、例えば、窒素（Ｎ）をｎ型不純物として含む。表面領域３２のｎ型不純物の不純物濃度は、ソース領域２８のｎ型不純物の不純物濃度よりも低い。表面領域３２のｎ型不純物の不純物濃度は、例えば、５×１０１５ｃｍ−３以上５×１０１６ｃｍ−３以下である。
表面領域３２のＳｉＣ層１０の表面における幅（図２、図３中の“ｗ”）は、例えば、０．０５μｍ以上２．０μｍ以下である。
表面領域３２の深さは、ソース領域２８の深さよりも浅く、例えば、０．０５μｍ以上０．１５μｍ以下である。
ゲート絶縁膜１６は、ＳｉＣ層１０の表面上に設けられる。ゲート絶縁膜１６は、ドリフト領域２４上、ベース領域２６上、ソース領域２８上、及び、表面領域３２上に設けられる。ゲート絶縁膜１６は、例えば、シリコン酸化膜である。ゲート絶縁膜１６には、例えば、Ｈｉｇｈ−ｋ絶縁膜（高誘電率絶縁膜）が適用可能である。
ゲート電極１８は、ゲート絶縁膜１６上に設けられる。ゲート電極１８は、導電層である。ゲート電極１８は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
層間絶縁膜２０は、ゲート電極１８上に設けられる。層間絶縁膜２０は、例えば、シリコン酸化膜である。
ゲート電極１８下のソース領域２８とドリフト領域２４とに挟まれる表面領域３２が、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
ソース電極１２は、ＳｉＣ層１０の表面に設けられる。ソース電極１２は、ソース領域２８とベースコンタクト領域３０に電気的に接続される。ソース電極１２は、ソース領域２８とベースコンタクト領域３０に接する。ソース電極１２は、ベース領域２６に電位を与える機能も備える。
ソース電極１２は、金属を含む。ソース電極１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１２は、ＳｉＣ層１０に接する金属シリサイドや金属カーバイドを含んでも構わない。
ドレイン電極１４は、ＳｉＣ層１０の裏面に設けられる。ドレイン電極１４は、ドレイン領域２２と電気的に接続される。
ドレイン電極１４は、例えば、金属である。ドレイン電極１４を形成する金属は、例えば、ニッケル（Ｎｉ）と金（Ａｕ）の積層構造である。ドレイン電極１４は、ＳｉＣ層１０の裏面に接する金属シリサイドや金属カーバイドを含んでも構わない。
次に、本実施形態のＭＯＳＦＥＴ１００の製造方法について説明する。特に、表面領域３２の形成方法について説明する。
図５、図６は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。
ドレイン領域２２上にエピタキシャル成長によりドリフト領域２４を形成する（図５）。
次に、ドリフト領域２４の表面上に、マスク材５０を形成する。マスク材５０は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成されるシリコン酸化膜である。
次に、マスク材５０をマスクに、ｐ型不純物であるアルミニウム（Ａｌ）をドリフト領域２４にイオン注入する（図６）。このイオン注入により、ベース領域２６を形成する。
アルミニウムのイオン注入は、例えば、斜めイオン注入で行う。マスク材５０の陰になる領域には、アルミニウムが導入されず、ベース領域２６は形成されない。言い換えれば、マスク材５０の陰となる領域は、ドリフト領域２４がそのまま残り、表面領域３２が形成される。結果的に、表面領域３２のｎ型不純物の不純物濃度と、ドリフト領域２４のｎ型不純物の不純物濃度は略同一となる。
その後、マスク材５０を剥離し、公知のプロセスで、ｎ＋型のソース領域２８、ｐ＋型のベースコンタクト領域３０、ゲート絶縁膜１６、ゲート電極１８、層間絶縁膜２０、ソース電極１２、及び、ドレイン電極１４を形成し、ＭＯＳＦＥＴ１００が製造される。
以下、実施形態の半導体装置の作用及び効果について説明する。
ＳｉＣを用いたＭＯＳＦＥＴは、Ｓｉを用いたＭＯＳＦＥＴと比較してキャリアの移動度が低いという問題がある。この原因の一つとして、ＳｉＣ層中に形成された不純物領域にチャネルが形成されることが考えられる。
例えば、イオン注入によりＳｉＣ結晶性（並進対称性）が乱れて、キャリアの移動度が低下する。また、イオン注入によりＳｉＣ層中に生じた結晶欠陥中にトラップされた電荷によるクローン散乱で、キャリアの移動度が低下する。また、イオン注入により生じたＳｉＣ層表面の凹凸によるラフネス散乱で、キャリアの移動度が低下する。
本実施形態のＭＯＳＦＥＴ１００は、不純物がイオン注入されていない表面領域３２にチャネルを形成する。したがって、イオン注入に起因する結晶性の乱れやクローン散乱やラフネス散乱が生じない。よって、キャリアの移動度が向上する。
本実施形態のＭＯＳＦＥＴ１００のオフ動作時には、表面領域３２が完全に空乏化することで、ＭＯＳＦＥＴ１００がターンオフする。
表面領域３２を完全に空乏化させる観点から、ベース領域２６に挟まれる部分の表面領域３２のＳｉＣ層１０の表面における幅（図２、図３中の“ｗ”）をｗ［μｍ］、ベース領域２６のｐ型不純物の不純物濃度をＮＡ［ｃｍ−３］、表面領域３２のｎ型不純物の不純物濃度をＮＤ［ｃｍ−３］、Ｖｂｉ（ビルトインポテンシャル）＝３．２［Ｖ］、ｑ（電気素量）＝１．６０２×１０−１９［Ｃ］、ε０（真空の比誘電率）＝８．８５４×１０−１４［Ｆ／ｃｍ］、ε（ＳｉＣの比誘電率）＝９．７とした場合に、下記不等式を充足することが望ましい。
Figure 2017055027
上記不等式が充足されることで、表面領域３２が両側から伸びる空乏層により、完全に空乏化される。
例えば、ＮＡを５×１０１５〜５×１０１６［ｃｍ−３］、ＮＤを５×１０１５〜５×１０１６［ｃｍ−３］の範囲で変化させる場合、ｗの最大値は、１．６μｍとなる。この時、ＮＡは５×１０１６［ｃｍ−３］，ＮＤは５×１０１５［ｃｍ−３］である。したがって、ベース領域２６に挟まれる部分の表面領域３２のＳｉＣ層１０の表面における幅は、１．６μｍ以下であることが望ましい。
また、ＭＯＳＦＥＴ１００のオフ動作時に、表面領域３２を完全に空乏化させる観点から、ベース領域２６に挟まれる部分の表面領域３２の幅が、ＳｉＣ層１０の表面から裏面に向かう方向に狭くなることが望ましい。例えば、図３に示すように、表面領域３２が逆三角形の形状を備えることが望ましい。表面領域３２の幅が深さ方向に狭まっているため、表面領域３２の両側から伸びる空乏層が閉塞しやすくなる。
また、表面領域３２を完全に空乏化させる観点から、ベース領域２６に挟まれる部分の表面領域３２のＳｉＣ層１０の表面における幅（図３中の“ｗ”）が、ベース領域２６に挟まれる部分の表面領域３２のＳｉＣ層１０の表面を基準とする深さ（図３中の“ｄ”）よりも小さいことが望ましい。表面領域３２のＳｉＣ層１０の表面における幅が深さに対し狭いことで、表面領域３２の両側から伸びる空乏層により表面領域３２が閉塞しやすくなる。
また、表面領域３２の結晶欠陥密度が、ベース領域２６の結晶欠陥密度よりも低いことが望ましい。結晶欠陥によるキャリアのクローン散乱が抑制され、キャリアの移動度が向上する。本実施形態の製造方法によれば、表面領域３２の結晶欠陥密度の低減が可能である。
なお、表面領域３２及びベース領域２６の不純物濃度は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）により測定することが可能である。また、表面領域３２の幅や深さは、例えば、走査型静電容量顕微鏡法（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ：ＳＣＭ）を用いて測定することが可能である。また、表面領域３２とドリフト領域２４の不純物濃度の大小は、例えば、ＳＣＭで判定可能である。
また、表面領域３２及びベース領域２６の結晶欠陥密度の大小は、例えば、透過電子顕微鏡法（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）により判定することが可能である。
本実施形態のＭＯＳＦＥＴ１００は、キャリア移動度の高い表面領域３２をベース領域２６の形成と同時に形成できる。したがって、本実施形態のＭＯＳＦＥＴ１００は、容易に製造することが可能である。
以上、本実施形態のＭＯＳＦＥＴ１００によれば、チャネルのキャリア移動度の向上が可能となる。
（第２の実施形態）
本実施形態の半導体装置は、第１の面において、第４のＳｉＣ領域と第３のＳｉＣ領域との間に、第２のＳｉＣ領域が設けられる点以外は第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図８は、本実施形態の半導体装置であるＭＯＳＦＥＴの構成を示す模式断面図である。図９は、本実施形態の半導体装置であるＭＯＳＦＥＴの構成を示す模式平面図である。図８は、図９のＤ−Ｄ’断面である。
本実施形態のＭＯＳＦＥＴ２００は、ＤＩＭＯＳＦＥＴである。ＭＯＳＦＥＴ２００は、電子をキャリアとする縦型のｎチャネル型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ２００は、ＳｉＣ層１０の表面において、表面領域３２とソース領域２８との間に、ベース領域２６が設けられる。ｐ型のベース領域２６が設けられることにより、ｐ型のベース領域２６が無い場合と比較して、ＭＯＳＦＥＴ２００のオフ動作時のカットオフ特性が向上する。
本実施形態のＭＯＳＦＥＴ２００によれば、第１の実施形態と同様の作用により、チャネルのキャリア移動度の向上が可能となる。また、オフ動作時のカットオフ特性が向上する。
第１及び第２の実施形態では、ＳｉＣ基板として４Ｈ−ＳｉＣの場合を例示したが、３Ｃ−ＳｉＣ、６Ｈ−ＳｉＣ等、その他の結晶形を用いることも可能である。
第１及び第２の実施形態では、ｎ型不純物として窒素（Ｎ）及びリン（Ｐ）を例示したが、砒素（Ａｓ）、アンチモン（Ｓｂ）等を適用することも可能である。また、ｐ型不純物としてアルミニウム（Ａｌ）を例示したが、ボロン（Ｂ）を用いることも可能である。
第１及び第２の実施形態では、半導体装置として縦型のＭＯＳＦＥＴを例に説明したが、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のトランジスタを有する半導体装置であれば、縦型のＭＯＳＦＥＴに限らず本発明を適用可能である。例えば、横型のＭＯＳＦＥＴにも適用可能である。また、例えば、縦型のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）にも、本発明を適用することが可能である。
第１及び第２の実施形態では、第１導電型としてｎ型、第２導電型としてｐ型を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とすることも可能である。この場合、トランジスタは、正孔をキャリアとするｐチャネル型のトランジスタとなる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ ＳｉＣ層
１６ ゲート絶縁膜
１８ ゲート電極
２４ ｎ−型のドリフト領域（第１のＳｉＣ領域）
２６ ｐ型のベース領域（第２のＳｉＣ領域）
２８ ｎ＋型のソース領域（第３のＳｉＣ領域）
３２ ｎ−型の表面領域（第４のＳｉＣ領域）
１００ ＭＯＳＦＥＴ（半導体装置）
２００ ＭＯＳＦＥＴ（半導体装置）

Claims (10)

  1. 第１の面と第２の面とを有するＳｉＣ層と、
    前記第１の面上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記ＳｉＣ層内に設けられ、一部が前記第１の面に設けられた第１導電型の第１のＳｉＣ領域と、
    前記第１のＳｉＣ領域内に設けられ、一部が前記第１の面に設けられた第２導電型の第２のＳｉＣ領域と、
    前記第２のＳｉＣ領域内に設けられ、一部が前記第１の面に設けられた第１導電型の第３のＳｉＣ領域と、
    前記第２のＳｉＣ領域と前記ゲート絶縁膜との間に設けられ、前記第１の面において前記第２のＳｉＣ領域に挟まれ、前記第１の面において前記第１のＳｉＣ領域と前記第３のＳｉＣ領域との間に設けられた第１導電型の第４のＳｉＣ領域と、
    を備える半導体装置。
  2. 前記第１の面において、前記第４のＳｉＣ領域と前記第３のＳｉＣ領域とが接する請求項１記載の半導体装置。
  3. 前記第２のＳｉＣ領域に挟まれる部分の前記第４のＳｉＣ領域の幅が、前記第１の面から前記第２の面に向かう方向に狭くなる請求項１又は請求項２記載の半導体装置。
  4. 前記第１の面において、前記第４のＳｉＣ領域と前記第３のＳｉＣ領域との間に、前記第２のＳｉＣ領域が設けられる請求項１乃至請求項３いずれか一項記載の半導体装置。
  5. 前記第２のＳｉＣ領域に挟まれる部分の前記第４のＳｉＣ領域の前記第１の面における幅をｗ［μｍ］、前記第２のＳｉＣ領域の第２導電型不純物の不純物濃度をＮＡ［ｃｍ−３］、前記第４のＳｉＣ領域の第１導電型不純物の不純物濃度をＮＤ［ｃｍ−３］、Ｖｂｉ＝３．２［Ｖ］、ｑ＝１．６０２×１０−１９［Ｃ］、ε０＝８．８５４×１０−１４［Ｆ／ｃｍ］、ε＝９．７とした場合に、下記不等式を充足する請求項１乃至請求項４いずれか一項記載の半導体装置。
    Figure 2017055027
  6. 前記第２のＳｉＣ領域に挟まれる部分の前記第４のＳｉＣ領域の前記第１の面における幅が、１．６μｍ以下である請求項１乃至請求項４いずれか一項記載の半導体装置。
  7. 前記第４のＳｉＣ領域の結晶欠陥密度が、前記第２のＳｉＣ領域の結晶欠陥密度よりも低い請求項１乃至請求項６いずれか一項記載の半導体装置。
  8. 前記第２のＳｉＣ領域に挟まれる部分の前記第４のＳｉＣ領域の幅が、前記第２のＳｉＣ領域に挟まれる部分の前記第４のＳｉＣ領域の第１の面を基準とする深さよりも小さい請求項１乃至請求項７いずれか一項記載の半導体装置。
  9. 前記第４のＳｉＣ領域の第１導電型不純物の不純物濃度と前記第１のＳｉＣ領域の第１導電型不純物の不純物濃度とが略同一である請求項１乃至請求項８いずれか一項記載の半導体装置。
  10. 前記ゲート絶縁膜がシリコン酸化膜である請求項１乃至請求項９いずれか一項記載の半導体装置。
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