JP6457363B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6457363B2
JP6457363B2 JP2015179132A JP2015179132A JP6457363B2 JP 6457363 B2 JP6457363 B2 JP 6457363B2 JP 2015179132 A JP2015179132 A JP 2015179132A JP 2015179132 A JP2015179132 A JP 2015179132A JP 6457363 B2 JP6457363 B2 JP 6457363B2
Authority
JP
Japan
Prior art keywords
region
sic
semiconductor device
insulating film
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015179132A
Other languages
English (en)
Other versions
JP2017055011A (ja
Inventor
準市 上原
準市 上原
大 古川
大 古川
洋志 河野
洋志 河野
拓馬 鈴木
拓馬 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Toshiba Electronic Devices and Storage Corp filed Critical Toshiba Corp
Priority to JP2015179132A priority Critical patent/JP6457363B2/ja
Priority to US15/062,204 priority patent/US20170077285A1/en
Priority to TW105107639A priority patent/TW201711186A/zh
Publication of JP2017055011A publication Critical patent/JP2017055011A/ja
Application granted granted Critical
Publication of JP6457363B2 publication Critical patent/JP6457363B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/086—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0865—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0882—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本発明の実施形態は、半導体装置に関する。
次世代の半導体デバイス用の材料としてＳｉＣ（炭化珪素）が期待されている。ＳｉＣはＳｉ（シリコン）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
ＳｉＣを用いたデバイスは、ＳｉＣの広いバンドギャップを利用して高い動作電圧で使用される。このため、例えば、高い電界が印加されるゲート絶縁膜の信頼性が問題となる。
特開２０１３−１４９８３７号公報
本発明が解決しようとする課題は、ゲート絶縁膜の信頼性の向上を可能とする半導体装置を提供することにある。
実施形態の半導体装置は、第１の面を有するＳｉＣ層と、前記第１の面上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ＳｉＣ層内に設けられ、一部が前記第１の面に設けられた第１導電型の第１のＳｉＣ領域と、前記第１のＳｉＣ領域内に設けられ、一部が前記第１の面に設けられた第２導電型の第２のＳｉＣ領域と、前記第２のＳｉＣ領域内に設けられ、一部が前記第１の面に設けられ前記第２のＳｉＣ領域との境界が前記第１の面との間に第１の傾斜角を有する第１導電型の第３のＳｉＣ領域と、前記第３のＳｉＣ領域内に設けられ、一部が前記第１の面に設けられ、前記第３のＳｉＣ領域よりも第１導電型の不純物濃度が高く、前記第３のＳｉＣ領域との境界が前記第１の面との間に第１の傾斜角よりも小さい第２の傾斜角を有する第１導電型の第４のＳｉＣ領域と、を備える。
実施形態の半導体装置を示す模式断面図。 実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 比較形態の半導体装置を示す模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋＋、ｎ＋、ｎ、ｎ−及び、ｐ＋＋、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわち、ｎ＋＋はｎ＋よりも、ｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋＋はｐ＋よりも。ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
実施形態の半導体装置は、第１の面を有するＳｉＣ層と、第１の面上に設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられたゲート電極と、ＳｉＣ層内に設けられ、一部が第１の面に設けられた第１導電型の第１のＳｉＣ領域と、第１のＳｉＣ領域内に設けられ、一部が第１の面に設けられた第２導電型の第２のＳｉＣ領域と、第２のＳｉＣ領域内に設けられ、一部が第１の面に設けられ、第２のＳｉＣ領域との境界が第１の面との間に第１の傾斜角を有する第１導電型の第３のＳｉＣ領域と、第３のＳｉＣ領域内に設けられ、一部が第１の面に設けられ、第３のＳｉＣ領域よりも第１導電型の不純物濃度が高く、第３のＳｉＣ領域との境界が第１の面との間に第１の傾斜角よりも小さい第２の傾斜角を有する第１導電型の第４のＳｉＣ領域と、を備える。
図１は、実施形態の半導体装置であるＭＯＳＦＥＴの構成を示す模式断面図である。ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１００は、例えば、ウェル領域とソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。ＭＯＳＦＥＴ１００は、電子をキャリアとする縦型のｎチャネル型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ１００は、ＳｉＣ基板１０、ＳｉＣ層１２、ソース電極（第１の電極）１４、ドレイン電極（第２の電極）１６、ゲート絶縁膜１８、ゲート電極２０、層間絶縁膜２２を備えている。ＳｉＣ層１２は、ドリフト領域（第１のＳｉＣ領域）２４、ウェル領域（第２のＳｉＣ領域）２６、ソース領域（第３のＳｉＣ領域）３０、ソースコンタクト領域（第４のＳｉＣ領域）３２、ウェルコンタクト領域３４を備えている。
ＳｉＣ基板１０は、単結晶のＳｉＣである。ＳｉＣ基板１０は、例えば、４Ｈ−ＳｉＣである。ＳｉＣ基板１０の上面が（０００１）面に対し０度以上８度以下傾斜した面、下面が（０００−１）面に対し０度以上８度以下傾斜した面である場合を例に説明する。（０００１）面はシリコン面と称される。（０００−１）面はカーボン面と称される。
ＳｉＣ基板１０は、ＭＯＳＦＥＴ１００のドレイン領域である。ＳｉＣ基板１０は、ｎ型のＳｉＣである。ＳｉＣ基板１０は、例えば、窒素（Ｎ）をｎ型不純物として含む。ＳｉＣ基板１０のｎ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ドレイン電極１６とＳｉＣ基板１０との間のコンタクト抵抗を低減する観点から、ＳｉＣ基板１０の下面におけるｎ型不純物の濃度は、１×１０１９ｃｍ−３以上であることが望ましく、１×１０２０ｃｍ−３以上であることがより望ましい。
ＳｉＣ層１２は、ＳｉＣ基板１０上に設けられる。ＳｉＣ層１２は、ＳｉＣ基板１０上にエピタキシャル成長により形成された単結晶ＳｉＣである。
ＳｉＣ層１２は、第１の面（以下、単に表面とも記載する）を有する。第１の面は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。
ドリフト領域２４は、ＳｉＣ層１２内に設けられる。ドリフト領域２４の少なくとも一部はＳｉＣ層１２の表面に設けられる。ドリフト領域２４は、ＳｉＣ基板１０上に設けられる。
ドリフト領域２４は、ｎ−型のＳｉＣである。ドリフト領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２４のｎ型不純物の濃度は、例えば、５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下である。ドリフト領域２４の厚さは、例えば、５μｍ以上１５０μｍ以下である。
ウェル領域２６は、ＳｉＣ層１２内に設けられる。ウェル領域２６は、ドリフト領域２４内に設けられる。ウェル領域２６の少なくとも一部は、ＳｉＣ層１２の表面に設けられる。
ウェル領域２６は、ｐ型のＳｉＣである。ウェル領域２６は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
ウェル領域２６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ウェル領域２６のｐ型不純物の濃度は、例えば、５×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下である。ウェル領域２６の深さは、例えば、０．４μｍ以上０．８μｍ以下である。
ソース領域３０は、ＳｉＣ層１２内に設けられる。ソース領域３０は、ウェル領域２６内に設けられる。ソース領域３０の少なくとも一部は、ＳｉＣ層１２の表面に設けられる。
ソース領域３０は、ｎ＋型のＳｉＣである。ソース領域３０は、例えば、リン（Ｐ）をｎ型不純物として含む。ソース領域３０のｎ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３未満である。ソース領域３０のｎ型不純物の濃度は、例えば、１×１０１９ｃｍ−３以下である。ソース領域３０の深さは、ウェル領域２６の深さよりも浅く、例えば、０．２μｍ以上０．４μｍ以下である。
ソース領域３０のウェル領域２６との境界がＳｉＣ層１２の表面との間に第１の傾斜角（θ１）を有する。言い換えれば、ソース領域３０とウェル領域２６の境界とＳｉＣ層の表面との間の角度が第１の傾斜角（θ１）である。第１の傾斜角（θ１）は、例えば、８０度以上９０度以下である。
ソースコンタクト領域３２は、ＳｉＣ層１２内に設けられる。ソースコンタクト領域３２は、ソース領域３０内に設けられる。ソースコンタクト領域３２の少なくとも一部は、ＳｉＣ層１２の表面に設けられる。
ソースコンタクト領域３２は、ｎ＋＋型のＳｉＣである。ソースコンタクト領域３２は、例えば、リン（Ｐ）をｎ型不純物として含む。ソースコンタクト領域３２のｎ型不純物の濃度は、ソース領域３０のｎ型不純物の濃度よりも高い。ソースコンタクト領域３２のｎ型不純物の濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２２ｃｍ−３未満である。ソース領域３０のｎ型不純物の濃度は、例えば、１×１０２０ｃｍ−３以上である。ソース領域３０の深さは、ソース領域３０の深さよりも浅く、例えば、０．０５μｍ以上０．２μｍ以下である。
ソースコンタクト領域３２のソース領域３０との境界がＳｉＣ層１２の表面との間に第２の傾斜角（θ２）を有する。言い換えれば、ソースコンタクト領域３２とソース領域３０の境界とＳｉＣ層の表面との間の角度が第２の傾斜角（θ２）である。
第２の傾斜角（θ２）は、第１の傾斜角（θ１）よりも小さい。第２の傾斜角（θ２）は、例えば、４５度以上８０度未満である。第２の傾斜角（θ２）は、例えば、６０度以下である。
ゲート電極２０とソースコンタクト領域３２は、ＳｉＣ層１２の表面に平行な方向に離間している。ゲート電極２０とソースコンタクト領域３２との離間距離（図中“ｄ”）は、例えば、０．１μｍ以上１．０μｍ以下である。
ウェルコンタクト領域３４は、ＳｉＣ層１２内に設けられる。ウェルコンタクト領域３４は、ウェル領域２６内に設けられる。ウェルコンタクト領域３２は、ソース領域３０に挟まれて設けられる。
ウェルコンタクト領域３４は、ｐ＋型のＳｉＣである。ウェルコンタクト領域３４は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ウェルコンタクト領域３４のｐ型不純物の濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下である。
ウェルコンタクト領域３４の深さは、ウェル領域２６の深さよりも浅く、例えば、０．２μｍ以上０．４μｍ以下である。
ゲート絶縁膜１８は、ＳｉＣ層１２の表面上に設けられる。ゲート絶縁膜１８は、ドリフト領域２４上、ウェル領域２６上、及び、ソース領域３０上に設けられる。ゲート絶縁膜１８は、例えば、シリコン酸化膜である。ゲート絶縁膜１８には、例えば、Ｈｉｇｈ−ｋ絶縁膜（高誘電率絶縁膜）が適用可能である。
ゲート電極２０は、ゲート絶縁膜１８上に設けられる。ゲート電極１８は、導電層である。ゲート電極２０は、例えば、導電性不純物を含む多結晶質シリコンである。
層間絶縁膜２２は、ゲート電極２０上に設けられる。層間絶縁膜２２は、例えば、シリコン酸化膜である。
ゲート電極２０下のソース領域３０とドリフト領域２４とに挟まれるウェル領域２６が、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
ソース電極１４は、ＳｉＣ層１２の表面に設けられる。ソース電極１４は、ソースコンタクト領域３２とウェルコンタクト領域３４に電気的に接続される。ソース電極１４は、ソースコンタクト領域３２とウェルコンタクト領域３４に接する。ソース電極１４は、ウェル領域２６に電位を与える機能も備える。
ソース電極１４は、例えば、金属である。ソース電極１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１４は、ＳｉＣ層１２に接する金属シリサイドや金属カーバイドを含んでも構わない。
ドレイン電極１６は、ＳｉＣ基板１０の裏面に設けられる。ドレイン電極１６は、ＳｉＣ基板１０と電気的に接続される。
ドレイン電極１６は、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、金（Ａｕ）、銀（Ａｇ）等の金属、又は、金属シリサイドである。
第１の傾斜角（θ１）及び第２の傾斜角（θ２）は、走査型静電容量顕微鏡法（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ：ＳＣＭ法）を用いて測定することが可能である。例えば、ＳＣＭ法で観察される濃度プロファイルから、ソース領域３０とウェル領域２６の境界が第１の面と交差する点近傍で、ソース領域３０とウェル領域２６の境界の接線を引き、その接線と第１の面との間の角度を求め、第１の傾斜角（θ１）とする。また、例えば、ＳＣＭ法で観察される濃度プロファイルから、ソースコンタクト領域３２とソース領域３０の境界が第１の面と交差する点近傍で、ソースコンタクト領域３２とウェル領域２６の境界の接線を引き、その接線と第１の面との間の角度を求め、第２の傾斜角（θ２）とする。
不純物領域の不純物濃度は、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ法）により測定することが可能である。
次に、実施形態の半導体装置の製造方法について説明する。図２−図６は、実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。
ＳｉＣ基板１０上にエピタキシャル成長によりＳｉＣ層１２を形成する。ＳｉＣ層１２は、第１の面（以下、単に表面とも記載する）を有する。
次に、ＳｉＣ層１２の表面上に、第１のマスク材５０を形成する。第１のマスク材５０は、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法で形成されるシリコン酸化膜である。
次に、第１のマスク材５０をマスクに、ｐ型不純物であるアルミニウム（Ａｌ）をドリフト領域２４にイオン注入する（図２）。このイオン注入により、ウェル領域２６を形成する。
次に、第１のマスク材５０上、及びＳｉＣ層１２の表面上に、第２のマスク材５２を堆積する（図３）。第２のマスク材５２は、例えば、ＣＶＤ法で形成されるシリコン酸化膜である。
次に、第２のマスク材５２をＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法によりエッチングし、第１のマスク材５０の両側に第２のマスク材５２が残るように加工する。その後、第１のマスク材５０と第２のマスク材５２をマスクに、ｎ型不純物であるリン（Ｐ）をウェル領域２６にイオン注入する（図４）。このイオン注入により、ソース領域３０を形成する。
例えば、第２のマスク材５２の側面が第１の傾斜角（θ１）を備えるとする。この場合、第２のマスク材５２の形状を反映し、ソース領域３０とウェル領域２６の境界とＳｉＣ層１０の表面との間の角度が第１の傾斜角（θ１）となる。
次に、第１のマスク材５０上、第２のマスク材５２上、及びＳｉＣ層１２の表面上に、第３のマスク材５４を堆積する（図５）。第３のマスク材５４は、例えば、ＣＶＤ法で形成されるシリコン酸化膜である。
次に、第３のマスク材５４をＲＩＥ法によりエッチングし、第２のマスク材５２の両側に第３のマスク材５４が残るように加工する。その後、第１のマスク材５０、第２のマスク材５２、及び第３のマスク材５４をマスクに、ｎ型不純物であるリン（Ｐ）をソース領域３０にイオン注入する（図６）。このイオン注入により、ソースコンタクト領域３２を形成する。
第３のマスク材５４をエッチングする際に、第３のマスク材５４の側面が第１の傾斜角（θ１）よりも小さい第２の傾斜角（θ２）を備えるようにエッチング条件を制御する。この場合、第３のマスク材５４の形状を反映して、ソースコンタクト領域３２とソース領域３０の境界とＳｉＣ層１２の表面との間の角度が第２の傾斜角（θ２）となる。
その後、公知のプロセスで、ＳｉＣ層１２内に、ｐ型のウェルコンタクト領域３２を形成する。
次に、例えば、ウェットエッチングにより、第１のマスク材５０、第２のマスク材５２、及び第３のマスク材５４を剥離する。次に、ｐ型不純物及びｎ型不純物の活性化のためのアニールを行う。活性化アニールは、例えば、不活性ガス雰囲気中、１７００℃以上１９００℃以下の温度で行う。
ＳｉＣ中におけるｐ型不純物及びｎ型不純物の拡散速度は、Ｓｉ（シリコン）中におけるｐ型不純物及びｎ型不純物の拡散速度と比較して格段に遅い。したがって、実施形態のイオン注入直後のｐ型不純物及びｎ型不純物のプロファイルは、活性化アニール後も大きな変化なく維持される。したがって、第１の傾斜角（θ１）及び第２の傾斜角（θ２）も大きな変化なく保持される。
次に、ＳｉＣ基板１０表面に、ゲート絶縁膜１８を形成する。ゲート絶縁膜１８は、例えば、ＣＶＤ法で形成されるシリコン酸化膜である。
次に、ゲート絶縁膜１８上に、ゲート電極２０を形成する。ゲート電極２０は、例えば、導電性の不純物を含む多結晶シリコンである。
次に、ゲート絶縁膜１８上、ゲート電極２０上に、層間絶縁膜２２を形成する。層間絶縁膜２２は、例えば、ＣＶＤ法によりシリコン酸化膜を堆積した後、パターニングすることで形成する。
次に、ソースコンタクト領域３２、及び、ウェルコンタクト領域３４上にソース電極１４を形成する。ソース電極１４は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）のスパッタにより形成する。
次に、ＳｉＣ基板１０の裏面に、ドレイン電極１６を形成する。ドレイン電極１６は、例えば、Ｔｉ、Ｎｉ、Ａｕ、Ａｇ等のスパッタにより形成する。また、シンターやＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）等の熱処理を行うことで金属サイリサイドを形成する場合もある。
以上の製造方法により、図１に示すＭＯＳＦＥＴ１００が形成される。
以下、実施形態の半導体装置の作用及び効果について説明する。
図７は、比較形態の半導体装置であるＭＯＳＦＥＴ９００の構成を示す模式断面図である。
比較形態のＭＯＳＦＥＴ９００は、第１の傾斜角（θ１）と第２の傾斜角（θ２）が等しい点で、実施形態のＭＯＳＦＥＴ１００と異なっている。また、ＭＯＳＦＥＴ９００は、第１の傾斜角（θ１）と第２の傾斜角（θ２）とが９０度である。
ＭＯＳＦＥＴ９００では、ソース領域３０とソース電極１４との間のコンタクト抵抗を低減するため、ソース領域３０のｎ型不純物の濃度よりもｎ型不純物の濃度の高いソースコンタクト領域３２が設けられる。仮に、ソース領域３０全体のｎ型不純物の濃度を高くすると、結晶欠陥に起因するジャンクションリーク電流が大きくなり問題となる。結晶欠陥は、高濃度のｎ型領域を形成するためのイオン注入時のダメージに起因する。このため、ｎ型不純物の濃度の高いソースコンタクト領域３２を、ｎ型不純物の濃度の低いソース領域３０で囲むソース構造が、ＭＯＳＦＥＴ９００では採用されている。
ＭＯＳＦＥＴ９００のオフ時には、ゲート電極２０とソース領域３０及びソースコンタクト領域３２との間に、高い電圧が印加される。このため、ゲート電極２０とソース領域３０及びソースコンタクト領域３２との間のゲート絶縁膜１８に、高い電界が印加され、ゲート絶縁膜１８の絶縁膜経時破壊（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）が問題となる。したがって、ＭＯＳＦＥＴ９００の信頼性が低下する恐れがある。
ゲート絶縁膜１８に印加される電界は、ゲート電極２０の角部で特に大きくなる。ゲート電極２０の角部でゲート絶縁膜１８に印加される電界は、ゲート電極２０の角部下近傍のＳｉＣ層１２中の不純物濃度に依存する。ゲート電極２０の角部下近傍のＳｉＣ層１２中の不純物濃度が高くなると、ゲート電極２０の角部近傍のゲート絶縁膜１８中の電界が高くなる。
特に、ＭＯＳＦＥＴ９００の微細化に伴い、不純物濃度の高いソースコンタクト領域３２がゲート電極２０に近くなったり、或いは、ゲート電極２０にオーバーラップしたりすると、ゲート電極２０の角部でのゲート絶縁膜１８中の電界が一層高くなる。したがって、ゲート絶縁膜１８の絶縁膜経時破壊に起因する信頼性不良が生ずる懸念が大きくなる。
また、ゲート絶縁膜１８の絶縁膜経時破壊の別の要因として、不純物領域中の結晶欠陥にトラップされた不純物が、電界によってゲート絶縁膜１８中に移動し、ゲート絶縁膜１８中の不純物トラップとなることが考えられる。不純物領域中の結晶欠陥量は、不純物濃度に比例する。したがって、ゲート電極２０の角部下近傍のＳｉＣ層１２中の不純物濃度が高くなると、ゲート絶縁膜１８中の不純物トラップ量が多くなる恐れがある。このため、ゲート絶縁膜１８の絶縁膜経時破壊に起因する信頼性不良が生ずる懸念が大きくなる。
実施形態のＭＯＳＦＥＴ１００は、第２の傾斜角（θ２）を第１の傾斜角（θ１）よりも小さくすることで、実質的に、ゲート電極２０の角部下近傍のＳｉＣ層１２中の不純物濃度を低下させる。このため、ゲート電極２０の角部近傍のゲート絶縁膜１８中の電界がＭＯＳＦＥＴ９００と比較して低くなる。また、ゲート絶縁膜１８中の不純物トラップ量がＭＯＳＦＥＴ９００と比較して低くなる。したがって、ゲート絶縁膜１８の絶縁膜経時破壊に起因する信頼性不良が抑制される。よって、ＭＯＳＦＥＴ１００の信頼性が向上する。
ゲート電極２０の角部近傍のゲート絶縁膜１８中の電界を低下させる観点から、第２の傾斜角（θ２）は、８０度未満であることが望ましく、６０度以下であることがより望ましい。また、第２の傾斜角（θ２）を安定して形成する観点から、第２の傾斜角（θ２）は、４５度以上であることが望ましい。
第１の傾斜角（θ１）のプロセスばらつきを抑制し、ＭＯＳＦＥＴ１００のチャネル長、すなわち、ゲート絶縁膜１８直下のドリフト領域２４とソース領域３０との間の距離、を安定させる観点から、第１の傾斜角（θ１）は、８０度以上９０度以下であることが望ましい。
ゲート電極２０の角部下近傍のＳｉＣ層１２中の不純物濃度を低下させる観点から、ゲート電極２０とソースコンタクト領域３２は、ＳｉＣ層１２の表面に平行な方向に離間していることが望ましい。
ソース電極１４とソースコンタクト領域３２とのコンタクト抵抗を低減する観点から、ソースコンタクト領域３２のｎ型不純物の濃度は、１×１０19ｃｍ−３以上であることが望ましく、１×１０２０ｃｍ−３以上であることがより望ましい。
ソース領域３０中の結晶欠陥を低減し、ジャンクションリーク電流を低減する観点から、ソース領域３０のｎ型不純物の濃度は、５×１０１９ｃｍ−３以下であることが望ましく、１×１０１９ｃｍ−３以下であることがより望ましい。
以上、実施形態のＭＯＳＦＥＴ１００によれば、ゲート絶縁膜の信頼性が向上する。
実施形態では、ＳｉＣ基板として４Ｈ−ＳｉＣの場合を例示したが、３Ｃ−ＳｉＣ、６Ｈ−ＳｉＣ等、その他の結晶形を用いることも可能である。
実施形態では、ｎ型不純物として窒素（Ｎ）及びリン（Ｐ）を例示したが、砒素（Ａｓ）、アンチモン（Ｓｂ）等を適用することも可能である。また、ｐ型不純物としてアルミニウム（Ａｌ）を例示したが、ボロン（Ｂ）を用いることも可能である。
また、実施形態では、半導体装置として縦型のＭＯＳＦＥＴを例に説明したが、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造のトランジスタを有する半導体装置であれば、縦型のＭＯＳＦＥＴに限らず本発明を適用可能である。例えば、横型のＭＯＳＦＥＴにも適用可能である。また、例えば、縦型のＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）にも、本発明を適用することが可能である。
また、実施形態では、第１導電型としてｎ型、第２導電型としてｐ型を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とすることも可能である。この場合、トランジスタは、正孔をキャリアとするｐチャネル型のトランジスタとなる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１２ ＳｉＣ層
１４ ソース電極（第１の電極）
１６ ドレイン電極（第２の電極）
１８ ゲート絶縁膜
２０ ゲート電極
２４ ドリフト領域（第１のＳｉＣ領域）
２６ ウェル領域（第２のＳｉＣ領域）
３０ ソース領域（第３のＳｉＣ領域）
３２ ソースコンタクト領域（第４のＳｉＣ領域）
１００ ＭＯＳＦＥＴ（半導体装置）

Claims (10)

  1. 第１の面を有するＳｉＣ層と、
    前記第１の面上に設けられたゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記ＳｉＣ層内に設けられ、一部が前記第１の面に設けられた第１導電型の第１のＳｉＣ領域と、
    前記第１のＳｉＣ領域内に設けられ、一部が前記第１の面に設けられた第２導電型の第２のＳｉＣ領域と、
    前記第２のＳｉＣ領域内に設けられ、一部が前記第１の面に設けられ、前記第２のＳｉＣ領域との境界が前記第１の面との間に第１の傾斜角を有する第１導電型の第３のＳｉＣ領域と、
    前記第３のＳｉＣ領域内に設けられ、一部が前記第１の面に設けられ、前記第３のＳｉＣ領域よりも第１導電型の不純物濃度が高く、前記第３のＳｉＣ領域との境界が前記第１の面との間に第１の傾斜角よりも小さい第２の傾斜角を有する第１導電型の第４のＳｉＣ領域と、
    を備える半導体装置。
  2. 前記ゲート絶縁膜が、前記第１のＳｉＣ領域上、前記第２のＳｉＣ領域上、及び、前記第３のＳｉＣ領域上に設けられた請求項１記載の半導体装置。
  3. 前記第２の傾斜角は４５度以上８０度未満である請求項１又は請求項２記載の半導体装置。
  4. 前記第１の傾斜角は８０度以上である請求項１乃至請求項３いずれか一項記載の半導体装置。
  5. 前記ゲート電極と前記第４のＳｉＣ領域が、前記第１の面に平行な方向に離間している請求項１乃至請求項４いずれか一項記載の半導体装置。
  6. 前記第４のＳｉＣ領域の第１導電型の不純物濃度が１×１０２０ｃｍ−３以上である請求項１乃至請求項５いずれか一項記載の半導体装置。
  7. 前記第３のＳｉＣ領域の第１導電型の不純物濃度が１×１０１９ｃｍ−３以下である請求項１乃至請求項６いずれか一項記載の半導体装置。
  8. 前記ゲート絶縁膜は、シリコン酸化膜である請求項１乃至請求項７いずれか一項記載の半導体装置。
  9. 前記第４のＳｉＣ領域上に設けられた第１の電極を、更に備える請求項１乃至請求項８いずれか一項記載の半導体装置。
  10. 前記第１の電極との間に前記ＳｉＣ層を挟んで設けられた第２の電極を、更に備える請求項９記載の半導体装置。
JP2015179132A 2015-09-11 2015-09-11 半導体装置 Active JP6457363B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2015179132A JP6457363B2 (ja) 2015-09-11 2015-09-11 半導体装置
US15/062,204 US20170077285A1 (en) 2015-09-11 2016-03-07 Semiconductor device
TW105107639A TW201711186A (zh) 2015-09-11 2016-03-11 半導體裝置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015179132A JP6457363B2 (ja) 2015-09-11 2015-09-11 半導体装置

Publications (2)

Publication Number Publication Date
JP2017055011A JP2017055011A (ja) 2017-03-16
JP6457363B2 true JP6457363B2 (ja) 2019-01-23

Family

ID=58260033

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015179132A Active JP6457363B2 (ja) 2015-09-11 2015-09-11 半導体装置

Country Status (3)

Country Link
US (1) US20170077285A1 (ja)
JP (1) JP6457363B2 (ja)
TW (1) TW201711186A (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112016004194B4 (de) 2015-12-02 2023-02-16 Mitsubishi Electric Corporation Epitaxiales Substrat aus Siliciumcarbid und Siliciumcarbid-Halbleitereinrichtung
JP6625938B2 (ja) * 2016-07-22 2019-12-25 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
IT201900021204A1 (it) * 2019-11-14 2021-05-14 St Microelectronics Srl Dispositivo mosfet in 4h-sic e relativo metodo di fabbricazione
US11282951B2 (en) * 2020-06-04 2022-03-22 Wolfspeed, Inc. Semiconductor power devices having graded lateral doping in the source region
CN111969036B (zh) * 2020-07-14 2022-09-13 西安电子科技大学 一种提高uis耐性的vdmosfet器件及其制备方法
IT202100001934A1 (it) * 2021-01-29 2022-07-29 St Microelectronics Srl Dispositivo mosfet a conduzione verticale in carburo di silicio e relativo processo di fabbricazione
IT202100001895A1 (it) 2021-01-29 2022-07-29 St Microelectronics Srl Dispositivo mosfet a conduzione verticale in carburo di silicio per applicazioni di potenza e relativo processo di fabbricazione

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6289362A (ja) * 1985-10-16 1987-04-23 Tdk Corp 縦形半導体装置およびその製造方法
JP2006066439A (ja) * 2004-08-24 2006-03-09 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2009064970A (ja) * 2007-09-06 2009-03-26 Toshiba Corp 半導体装置
JP2011091125A (ja) * 2009-10-21 2011-05-06 Panasonic Corp 炭化珪素半導体装置及びその製造方法
JP5601848B2 (ja) * 2010-02-09 2014-10-08 三菱電機株式会社 ＳｉＣ半導体装置の製造方法
JP2013182905A (ja) * 2012-02-29 2013-09-12 Toshiba Corp 半導体装置

Also Published As

Publication number Publication date
TW201711186A (zh) 2017-03-16
US20170077285A1 (en) 2017-03-16
JP2017055011A (ja) 2017-03-16

Similar Documents

Publication Publication Date Title
JP6457363B2 (ja) 半導体装置
JP5433352B2 (ja) 半導体装置の製造方法
JP5452062B2 (ja) 炭化珪素半導体装置の製造方法
JP5584823B2 (ja) 炭化珪素半導体装置
US20140209999A1 (en) Semiconductor device
JP6584857B2 (ja) 半導体装置
US8941120B2 (en) Semiconductor device and method for manufacturing the same
JP2016157762A (ja) 半導体装置及びその製造方法
JP6478862B2 (ja) 半導体装置
JP6802454B2 (ja) 半導体装置およびその製造方法
JP2018082114A (ja) 半導体装置の製造方法
JP6416143B2 (ja) 半導体装置
JP7073872B2 (ja) スイッチング素子とその製造方法
JP5556863B2 (ja) ワイドバンドギャップ半導体縦型ｍｏｓｆｅｔ
US9324860B2 (en) Semiconductor device
JP2017055027A (ja) 半導体装置
JP6918154B2 (ja) 半導体装置及び半導体装置の製造方法
US9887270B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
RU2702405C1 (ru) Полупроводниковое устройство
JP2018046247A (ja) 半導体装置
JP2020096084A (ja) 半導体装置の製造方法
JP2016082099A (ja) トレンチゲート電極を有する絶縁ゲート型スイッチング素子の製造方法
JP6808766B2 (ja) 半導体装置
US20230086599A1 (en) Semiconductor device and method of manufacturing semiconductor device
JP2024039822A (ja) 半導体装置の製造方法及び半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180208

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180222

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20180223

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20180222

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20180223

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181115

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20181120

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181220

R150 Certificate of patent or registration of utility model

Ref document number: 6457363

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150