JP6918154B2 - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Description

本発明は、半導体装置及び半導体装置の製造方法に関する。
炭化珪素（ＳｉＣ）はシリコン（Ｓｉ）の約１０倍の絶縁破壊電界強度を有するワイドギャップ半導体であるため、高耐圧半導体装置の材料として用いられている。
従来、炭化珪素からなる半導体装置には、界面付近の電界集中を緩和して高耐圧化を図るため、ガードリング領域（ＧＲ）を備えるものがある（例えば、特許文献１参照。）。また、同じく高耐圧化を図るため、接合終端拡張領域（Junction Termination Extension，ＪＴＥ）を備える半導体装置もある。
特開２００９−２２４６６１号公報
ところで、更なる高耐圧化を図るため、接合終端拡張領域にガードリング領域を設けた終端構造（以下、「ＪＴＥ＋ＧＲ構造」と呼ぶ。）も考えられる。図７は、ＪＴＥ＋ＧＲ構造を備える半導体装置５００の例である。図７は、ＪＴＥ＋ＧＲ構造を備える半導体装置５００の断面図である。ＪＴＥ＋ＧＲ構造は、ｎ型の半導体基板５１０ａに形成されたｎ型のドリフト層５１０ｂに、ｐ型不純物（例えば、アルミニウム（Ａｌ））をイオン注入して形成される。具体的には、まず、ドリフト層５１０ｂの表面に電極が形成される接合領域５１５をドリフト層５１０ｂの表面からの平面視において囲む所定の領域に、低濃度のｐ型不純物をイオン注入して、接合終端拡張領域５１３を形成する。接合終端拡張領域５１３では、イオン注入後、不純物濃度がドリフト層５１０ｂの表面から所定の深さまで略一定となる、ボックス状の濃度分布になるように、イオン注入を行う。次いで、接合終端拡張領域５１３内に、接合領域５１５をドリフト層５１０ｂの表面からの平面視において囲む複数のリング状の領域に、高濃度のｐ型不純物をイオン注入して、ガードリング領域５１４を形成する。これにより、ＪＴＥ＋ＧＲ構造が形成される。
このようなＪＴＥ＋ＧＲ構造を備える半導体装置の耐圧は不純物のドーズ量で決まるため、ドーズ量の制御による比較的容易な設計や製造方法で、所望の耐圧を有する半導体装置を得ることができる。
上記のＪＴＥ＋ＧＲ構造の形成方法を含む半導体装置の製造方法では、イオン注入後に行われる、活性化アニール工程や熱酸化工程を経ると、接合終端拡張領域の表面のｐ型不純物が、接合終端拡張領域の外方に拡散することがある（以下、「外方拡散」と称する。）。
外方拡散が生じると、実際のｐ型不純物数は、設計したドーズ量よりも減ってしまう。その結果、実際に製造された半導体装置で、設計どおりの耐圧が得られないという問題が生じる。この問題は、特に、活性化アニール工程や熱酸化工程が、1600℃以上で行われる場合に顕著である。
更に、図８に示すように、外方拡散によって、接合終端拡張領域５１３の表面が、ｎ型化してしまう。図８における符号５１８は、図７に示した半導体装置５００において、外方拡散によって、接合終端拡張領域５１３の表面がｎ型化した領域を示す。
このため、半導体装置５００に電圧を印加した時には、ガードリング領域５１４に挟まれた表面領域（ｎ型化した領域５１８）に、キャリアが滞留する。その結果、半導体装置の耐圧が不安定化するという問題が生じる。
本発明は、このような問題に鑑みてなされたものであり、設計どおりの所望の耐圧を安定して得ることができる半導体装置を提供するための、半導体装置及びその製造方法を提供することにある。
本発明の一態様に係る半導体装置は、炭化珪素からなる第一導電型のドリフト層と、前記ドリフト層の一の主面に形成された接合領域と、前記ドリフト層の、前記一の主面を平面視したとき前記接合領域の外側に形成された、前記第一導電型とは反対の第二導電型の不純物を含む接合終端拡張領域と、前記ドリフト層の、前記一の主面を平面視したとき前記接合終端拡張領域と重なる位置に形成された、前記接合終端拡張領域よりも高濃度の前記第二導電型の不純物を含むガードリング領域と、を備える半導体装置であって、前記接合終端拡張領域において、前記第二導電型の不純物の前記一の主面からの深さ方向の濃度は、前記一の主面から第一の深さに達するまで上昇し、前記一の主面における前記第二導電型の不純物の濃度は、前記第一の深さにおける前記第二導電型の不純物の濃度の１０分の１以下であり、かつ、前記ドリフト層の前記第一導電型の不純物の濃度よりも高く、前記第二導電型の不純物の前記一の主面からの深さ方向の濃度分布が、２つのピークを有する。
また、本発明の一態様に係る半導体装置の製造方法は、炭化珪素からなる第一導電型のドリフト層を備える半導体基体を準備する、半導体基体準備工程と、前記ドリフト層の一の主面に接合領域を形成する、接合領域形成工程と、前記ドリフト層に、前記一の主面の側から、前記第一導電型とは反対の第二導電型の不純物を導入して、前記一の主面を平面視したとき前記接合領域の外側に接合終端拡張領域を形成する、接合終端拡張領域形成工程と、前記ドリフト層に、前記一の主面の側から、前記接合終端拡張領域よりも高濃度の前記第二導電型の不純物を導入して、前記一の主面を平面視したとき前記接合終端拡張領域の一部と重なる位置にガードリング領域を形成する、ガードリング領域形成工程と、を含む半導体装置の製造方法であって、前記接合終端拡張領域形成工程において、前記第二導電型の不純物の前記一の主面からの深さ方向の濃度が、前記一の主面から第一の深さに達するまで上昇し、前記一の主面における前記第二導電型の不純物の濃度が、前記第一の深さにおける前記第二導電型の不純物の濃度の１０分の１以下であり、かつ、前記ドリフト層の前記第一導電型の不純物の濃度よりも高くなり、前記第二導電型の不純物の前記一の主面からの深さ方向の濃度分布が、２つのピークを有するように、前記接合終端拡張領域を形成する。
本発明の半導体装置及び半導体装置の製造方法によれば、接合終端拡張領域のｐ型不純物の濃度が、ボックス状の分布ではなく、表面からある深さに達するまで上昇し、表面のｐ型不純物の濃度がその深さでの濃度の10分の1以下である。このため、外方拡散によるｐ型不純物数の減少を抑制できる。その結果、実際に製造された半導体装置で、設計どおりの所望の耐圧を得ることができる。
また、本発明の半導体装置及び半導体装置の製造方法によれば、表面のｐ型不純物の濃度がドリフト層のｎ型不純物の濃度よりも高い。このため、外方拡散によって表面がｎ型化することに起因する、電圧印加時のキャリア滞留を抑制できる。その結果、所望の耐圧を、安定して得ることができる。
第一の実施形態に係る半導体装置の構成を示す断面図である。 第一の実施形態に係る半導体装置の構成を示す平面図である。 第一の実施形態に係る半導体装置の製造方法を示すフロー図である。 第一の実施形態に係る半導体装置の製造方法を示す断面図である。 第一の実施形態に係る半導体装置の製造方法を示す断面図である。 第一の実施形態に係る半導体装置の製造方法を示す断面図である。 従来のＪＴＥ＋ＧＲ構造を備える半導体装置を示す断面図である。 従来の半導体装置で、接合終端拡張領域表面がｎ型化することを模式的に示した断面図である。 従来の半導体装置における、不純物濃度の深さ依存性を示すグラフである。 本発明の半導体装置における、不純物濃度の深さ依存性を示すグラフである。 従来の半導体装置における、耐圧のドーズ量依存性を示すグラフである。 本発明の半導体装置における、耐圧のドーズ量依存性を示すグラフである。
［第一の実施形態］
以下、図１から図６を参照して、本発明の第一の実施形態について説明する。
なお、本実施形態は、発明の趣旨をより良く理解させるために具体的に説明するものであり、特に指定のない限り、本発明を限定するものではない。また、以下の説明で用いる図面は、本発明の特徴をわかりやすくするために、便宜上、要部となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。
（半導体装置の構成）
以下、図１，２を参照して、本実施形態に係る半導体装置の構成について説明する。図１は、図２におけるＡ−Ａ断面を示す。本実施形態に係る半導体装置は、ショットキーダイオードである。
図２に示すように、本実施形態に係る半導体装置は、半導体基板上に縦横に互いに隣接して配置されるように複数形成された後、半導体基板を縦横方向に切断ラインＬで切断することにより得られる。
図１に示すように、半導体装置１は、半導体基体１０と、第一絶縁膜１１と、ｐ型領域１２と、接合終端拡張領域１３と、ガードリング領域１４と、第一電極（接合領域）１５と、第二絶縁膜１６と、第二電極１７と、を含む。半導体基体１０は、半導体基板１０ａと、ドリフト層１０ｂと、からなる。
半導体基板１０ａは、炭化珪素（ＳｉＣ）からなり、ｎ型（第一導電型）の不純物が導入されている。半導体基板１０ａは、ｎ＋型の炭化珪素単結晶基板である。半導体基板１０ａは、例えば、（０００１）面のｎ型４Ｈ−ＳｉＣ基板である。
ドリフト層１０ｂは、炭化珪素からなり、半導体基板１０ａの一方の主面に形成されている。ドリフト層１０ｂには、半導体基板１０ａよりも低濃度にｎ型不純物が導入されている。
第二電極１７は、半導体基板１０ａの他方の主面に形成されている。ドリフト層１０ｂと第二電極１７とは、半導体基板１０ａを介して、オーミックに接続されている。第二電極１７は、例えば、窒化チタンで形成されてよい。
ｐ型領域１２は、炭化珪素からなり、ドリフト層１０ｂの半導体基板１０ａとは反対側の、一の主面Ｆ１に形成されている。ｐ型領域１２は、ドリフト層１０ｂ一の主面Ｆ１側から見た平面視（以下、単に「平面視」ということがある。）において、環状の領域である。ｐ型領域１２は、平面視において、後述する第一電極（接合領域）１５の縁部と重なるように形成されている。ｐ型領域１２には、ｐ型（第二導電型）の不純物が導入されている。
接合終端拡張領域１３は、炭化珪素からなり、ドリフト層１０ｂの一の主面Ｆ１に形成されている。接合終端拡張領域１３は、平面視において、ｐ型領域１２に隣接して外側に形成される、環状の領域である。接合終端拡張領域１３には、ｐ型領域１２よりも低濃度のｐ型の不純物が導入されている。
ガードリング領域１４は、炭化珪素からなり、ドリフト層１０ｂの一の主面Ｆ１に形成されている。ガードリング領域１４は、平面視において、接合終端拡張領域１３の内側において、略同心円状に形成される複数の環状の領域である。すなわち、ガードリング領域１４は、平面視において、接合終端拡張領域１３と重なる位置に形成されている。ガードリング領域１４は、例えば接合終端拡張領域１３と重なる位置に加え、接合終端拡張領域１３の径方向において接合終端拡張領域１３の外側の位置（接合終端拡張領域１３と重ならない位置）にも形成されてよい。ガードリング領域１４には、接合終端拡張領域１３よりも高濃度のｐ型の不純物が導入されている。
第一絶縁膜１１は、絶縁体からなり、ドリフト層１０ｂの一の主面Ｆ１に形成されている。第一絶縁膜１１は、接合終端拡張領域１３とガードリング領域１４とを覆う。第一絶縁膜１１は、開口部を有する。開口部は、平面視において、ｐ型領域１２で囲まれたドリフト層１０ｂのｎ型の領域が露出するように形成されている。
第一電極（接合領域）１５は、第一絶縁膜１１の開口部において露出するドリフト層１０ｂのｎ型の領域に接触するように形成されている。第一電極１５は、その縁部が、第一絶縁膜１１の縁を覆うように形成されている。第一電極１５の縁部は、平面視において、ｐ型領域１２に重なるように形成されている。第一電極１５は、例えば、チタンで形成されてよい。
第二絶縁膜１６は、絶縁体からなる。第二絶縁膜１６は、第一電極１５の中央部が露出するように、第一絶縁膜１１及び第一電極１５の縁部に積層されて形成されている。第二絶縁膜１６は、平面視において、ｐ型領域１２と、ガードリング領域１４を包含する接合終端拡張領域１３と、を覆うように形成されている。
接合終端拡張領域１３における、ｐ型不純物の濃度（以下、単に「不純物濃度」ということがある。）は、一の主面Ｆ１からの深さ方向ｚにおいて、次に述べるような分布を示す。不純物濃度は、一の主面Ｆ１から第一の深さ１３ｂに達するまで上昇する。第一の深さ１３ｂを越えてより深くなると、不純物濃度は一旦減少した後、第一の深さ１３ｂよりも深い第二の深さ１３ａに達するまで増加する。第二の深さ１３ａを越えてより深くなると、不純物濃度は減少する。このように、一の主面Ｆ１からの深さ方向ｚにおける不純物濃度の分布は、第一の深さ１３ｂ及び第二の深さ１３ａにおいて、２つのピークを有している。第一の深さ１３ｂ及び第二の深さ１３ａにおける不純物濃度の差は、小さいことが好ましい。この場合、接合終端拡張領域１３における不純物濃度の分布を、ボックス状の不純物濃度分布に近づけることができる。
一の主面Ｆ１における不純物濃度は、第一の深さ１３ｂにおける不純物濃度の10分の1以下である。一の主面Ｆ１における不純物濃度は、ドリフト層１０ｂのｎ型不純物の濃度よりも高い。
２つのピークを有する不純物濃度分布を形成することにより、ボックス状の不純物濃度分布を形成する場合よりもイオン注入の回数が減少するため、半導体装置の製造コストを削減できる。
炭化珪素は、比較的硬性の高い半導体である。このため、炭化珪素で形成された半導体基体１０、とりわけドリフト層１０ｂの内部（バルクの領域）においては、ｐ型不純物は拡散しづらい。このため、ｐ型不純物がドリフト層１０ｂに導入された後、ドリフト層１０ｂを加熱したとしても、不純物濃度はほぼ減少せず、概ね維持されると考えられる。
他方、ドリフト層１０ｂの表面では、内部（バルクの領域）に比べると、ドリフト層１０ｂを構成する原子の隣接原子数が少なくなる。このため、ドリフト層１０ｂの表面付近は、内部（バルクの領域）に比べると、硬性が低くなっていると考えられる。このため、表面付近に導入されたｐ型不純物は、内部（バルクの領域）よりも拡散しやすいと考えられる。したがって、ｐ型不純物導入時に、不純物濃度が、ドリフト層１０ｂの表面から所定の深さまで略一定となる、ボックス状の分布をとるようにすると、その後の工程でドリフト層１０ｂが加熱されたとき、表面付近では内部（バルクの領域）に比べてより多くの割合の不純物が拡散し、接合終端拡張領域１３から外側に移動してしまう（すなわち、外方拡散が起きる）ものと考えられる。
本実施形態に係る半導体装置では、接合終端拡張領域１３において、一の主面Ｆ１から第一の深さ１３ｂに至るまで、一の主面Ｆ１から深くなるにしたがって、不純物濃度が高くなる。このため、不純物導入後、ドリフト層１０ｂが加熱される間、一の主面Ｆ１（表面）付近では内部（バルクの領域）に比べてより多くの割合の不純物が拡散したとしても、加熱前に一の主面Ｆ１（表面）付近に導入されたｐ型不純物の量は、より深い位置である第一の深さ１３ｂに導入されたｐ型不純物の量に比べて低いため、外方拡散によるｐ型不純物数の減少を抑制できる。
特に、本実施形態に係る半導体装置において、発明者らは、一の主面Ｆ１における不純物濃度を、第一の深さ１３ｂにおける不純物濃度の10分の1以下とすることで、製造時の外方拡散によるｐ型不純物数の減少を、有意に抑制できることを見出した。これにより、実際に製造された半導体装置で、設計どおりの所望の耐圧を得ることができる。
また、本実施形態に係る半導体装置では、接合終端拡張領域１３において、一の主面Ｆ１における不純物濃度が、ドリフト層１０ｂにおける不純物濃度よりも高い。このため、外方拡散によってドリフト層１０ｂの表面領域がｎ型化することに起因する、電圧印加時のキャリア滞留を抑制できる。その結果、所望の耐圧を、安定して得ることができる。
また、本実施形態に係る半導体装置では、一の主面Ｆ１からの深さ方向の不純物濃度の分布が、第一の深さ１３ｂ及び第二の深さ１３ａにおいて、２つのピークを有する。このため、第一の深さ１３ｂ及び第二の深さ１３ａにおける不純物濃度の差を小さくすることで、接合終端拡張領域１３における不純物濃度の分布を、ボックス状の不純物濃度分布に近づけることができる。その結果、上述のように外方拡散によるｐ型不純物数の減少を抑制しつつ、従来と同様、ドーズ量を制御変数とする耐圧の設計を行うことができる。
（半導体装置の製造方法）
以下、図３から図６を参照して、本実施形態に係る半導体装置の製造方法について説明する。
図３に示すように、本実施形態に係る半導体装置の製造方法は、半導体基体準備工程Ｓ１と、不純物イオン注入工程Ｓ２と、第一絶縁膜形成工程Ｓ３と、第二電極形成工程Ｓ４と、接合領域形成工程Ｓ５と、第二絶縁膜形成工程Ｓ６と、を含む。不純物イオン注入工程Ｓ２は、接合終端拡張領域形成工程Ｓ２１と、ガードリング領域形成工程Ｓ２２と、を含む。
以下、図４から図６を用いて、本実施形態に係る半導体装置の製造方法の各工程を説明する。なお、本実施形態に係る製造方法では、複数の半導体装置が互いに隣接して配置されているが、図４から図６では、これら半導体装置のうち１つのみを示している。
（Ｓ１：半導体基体準備工程）
まず、図４（ａ）に示す半導体基体準備工程Ｓ１を行う。半導体基体準備工程Ｓ１では、ｎ＋型炭化珪素単結晶基板の上面に、ｎ−型炭化珪素エピタキシャル層を、化学的気相成長法（ＣＶＤ）により形成する。これにより、炭化珪素からなるｎ型の半導体基板１０ａの一方の主面に、ｎ−型炭化珪素エピタキシャル層からなるｎ型のドリフト層１０ｂが形成された、半導体基体１０が形成される。
（Ｓ２：不純物イオン注入工程）
次に、不純物イオン注入工程Ｓ２を行う。不純物イオン注入工程Ｓ２では、図４（ｂ）に示す接合終端拡張領域形成工程Ｓ２１と、図４（ｃ）に示すガードリング領域形成工程Ｓ２２を、順次行う。
（Ｓ２１：接合終端拡張領域形成工程）
接合終端拡張領域形成工程Ｓ２１では、まず、ドリフト層１０ｂの一の主面Ｆ１を清浄化する。次いで、ドリフト層１０ｂの一の主面Ｆ１に、二酸化珪素（ＳｉＯ２）からなる酸化膜（不図示）を形成する。次いで、ｐ型不純物イオンを導入する箇所の酸化膜を反応性イオンエッチング（ＲＩＥ）によりエッチングして、接合終端拡張領域１３に対応する部分に開口を有するマスク（不図示）を形成する。
この状態において、図４（ｂ）に示すように、ドリフト層１０ｂに、比較的低濃度のｐ型不純物イオン（例えば、アルミニウムイオン）を、イオン注入を用いて導入する。イオン注入は、２回に分けて行う。第１回目のイオン注入は、比較的高エネルギーでイオン注入を行う。これにより、第二の深さ１３ａにピークを有する不純物濃度の分布が形成される。第２回目のイオン注入は、第１回目よりも低エネルギーでイオン注入を行う。これにより、第一の深さ１３ｂにピークを有する不純物濃度の分布が形成される。
第２回目のイオン注入では、不純物濃度が、一の主面Ｆ１から一の主面Ｆ１から第一の深さ１３ｂに達するまで上昇するように形成する。また、第２回目のイオン注入では、一の主面Ｆ１における不純物濃度が、第一の深さ１３ｂにおける不純物濃度の10分の1以下であり、かつ、ドリフト層１０ｂのｎ型不純物の濃度よりも高くなるようにする。
ｐ型不純物導入後、マスクを除去する。これにより、ドリフト層１０ｂの表面に露出する、ｐ型の接合終端拡張領域１３が形成される。
（Ｓ２２：ガードリング領域形成工程）
ガードリング領域形成工程Ｓ２２では、まず、ドリフト層１０ｂの表面に、二酸化珪素からなる酸化膜（不図示）を形成する。次いで、ｐ型不純物イオンを導入する箇所の酸化膜を反応性イオンエッチング（ＲＩＥ）によりエッチングして、複数のガードリング領域１４及びｐ型領域１２に対応する部分に開口を有するマスク（不図示）を各々形成する。
この状態において、図４（ｃ）に示すように、ドリフト層１０ｂに、比較的高濃度のｐ型不純物イオンを、イオン注入を用いて導入する。これにより、複数のガードリング領域１４及びｐ型領域１２が形成される。
接合終端拡張領域形成工程Ｓ２１やガードリング領域形成工程Ｓ２２において、イオン注入による不純物を導入した後には、活性化アニールを行う。温度は1600℃以上とするのが望ましい。
接合終端拡張領域形成工程Ｓ２１において、２回のイオン注入の順序は逆でもよい。また、ガードリング領域形成工程Ｓ２２において、複数のガードリング領域１４とｐ型領域１２とは、例えば別個に形成されてよい。
（Ｓ３：第一絶縁膜形成工程）
次に、図５に示す第一絶縁膜形成工程Ｓ３を行う。第一絶縁膜形成工程Ｓ３では、まず、図５（ａ）に示すように、ドリフト層１０ｂの一の主面Ｆ１全体に、熱酸化により、酸化膜１１０を形成する。次いで、図５（ｂ）に示すように、ｐ型領域で囲まれたドリフト層１０ｂのｎ型の領域が露出するように、酸化膜１１０に開口部を形成することで、第一絶縁膜１１を形成する。
（Ｓ４：第二電極形成工程）
次に、第二電極形成工程Ｓ４を行う。第二電極形成工程Ｓ４では、図６（ａ）に示すように、半導体基板１０ａの表面（前述した他方の主面）Ｆ２全面に、スパッタリング等を用いて、第二電極１７を形成する。
（Ｓ５：接合領域形成工程）
次に、図６（ａ）に示すように、接合領域形成工程Ｓ５を行う。接合領域形成工程Ｓ５では、第一絶縁膜１１に、第一電極１５に対応する部分に開口を有するマスク（不図示）を形成した後、スパッタリング等を用いて、第一電極１５を形成する。その後、マスクを除去する。
（Ｓ６：第二絶縁膜形成工程）
最後に、図６（ｂ）に示すように、第二絶縁膜形成工程Ｓ６を行う。第二絶縁膜形成工程Ｓ６では、例えばプラズマＣＶＤを用いて、二酸化珪素からなる第二絶縁膜１６を、第一絶縁膜１１及び第一電極１５の上に積層して形成する。
本実施形態に係る半導体装置の製造方法によれば、接合終端拡張領域形成工程Ｓ２１において、不純物濃度の一の主面Ｆ１からの深さ方向の分布が、一の主面Ｆ１から第一の深さ１３ｂに達するまで上昇するように、接合終端拡張領域１３を形成する。これにより、不純物導入後、ドリフト層１０ｂが加熱される間、一の主面Ｆ１（表面）付近では内部（バルクの領域）に比べてより多くの割合の不純物が拡散したとしても、加熱前に一の主面Ｆ１（表面）付近に導入されたｐ型不純物の量は、より深い位置である第一の深さ１３ｂに導入されたｐ型不純物の量に比べて低いため、外方拡散によるｐ型不純物数の減少を抑制できる。
特に、本実施形態に係る半導体装置の製造方法において、発明者らは、一の主面Ｆ１における不純物濃度を、第一の深さ１３ｂにおける不純物濃度の10分の1以下とすることで、製造時の外方拡散によるｐ型不純物数の減少を、有意に抑制できることを見出した。これにより、実際に製造された半導体装置で、設計どおりの所望の耐圧を得ることができる。
また、本実施形態に係る半導体装置の製造方法によれば、一の主面Ｆ１における不純物濃度が、ドリフト層１０ｂのｎ型の不純物の濃度よりも高くなるように、接合終端拡張領域１３を形成する。これにより、外方拡散によって表面がｎ型化することに起因する、電圧印加時のキャリア滞留を抑制できる。その結果、所望の耐圧を、安定して得ることができる。
［第二の実施形態］
以下、本発明の第二の実施形態について説明する。第一の実施形態と共通する部分は、説明を省略する。
（半導体装置の構成）
本実施形態の半導体装置は、ＭＯＳＦＥＴである。本実施形態の半導体装置は、ｐ型領域内にｎ型のソース領域が形成され、接合領域にソース電極が形成される点、ｐ型領域で平面視において囲まれる領域に、絶縁膜を介してゲート電極が形成される点を除き、第一の実施形態と同様に構成される。本実施形態の半導体装置は、第一の実施形態と同様の効果を奏する。
（半導体装置の製造方法）
本実施形態に係る半導体装置の製造方法は、第一の実施形態と同様の半導体基体準備工程Ｓ１と、不純物イオン注入工程Ｓ２と、第一絶縁膜形成工程Ｓ３と、第二電極形成工程Ｓ４と、接合領域形成工程Ｓ５と、第二絶縁膜形成工程Ｓ６と、を含む。不純物イオン注入工程Ｓ２は、接合終端拡張領域形成工程Ｓ２１と、ガードリング領域形成工程Ｓ２２と、を含む。
ただし、本実施形態では、接合領域形成工程Ｓ５で上記ソース電極、ゲート電極を形成する点が、第一実施形態と異なる。
本実施形態に係る半導体装置の製造方法は、第一の実施形態と同様の効果を奏する。
［第三の実施形態］
以下、本発明の第三の実施形態について説明する。第一，第二の実施形態と共通する部分は、説明を省略する。
（半導体装置の構成）
本実施形態の半導体装置は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）である。本実施形態の半導体装置は、半導体基板が、ｐ＋型（第二の導電型）であることを除き、第二の実施形態と同様に構成される。本実施形態の半導体装置は、第一，第二の実施形態と同様の効果を奏する。
（半導体装置の製造方法）
本実施形態に係る半導体装置の製造方法は、第一の実施形態と同様の半導体基体準備工程Ｓ１と、不純物イオン注入工程Ｓ２と、第一絶縁膜形成工程Ｓ３と、第二電極形成工程Ｓ４と、接合領域形成工程Ｓ５と、第二絶縁膜形成工程Ｓ６と、を含む。不純物イオン注入工程Ｓ２は、接合終端拡張領域形成工程Ｓ２１と、ガードリング領域形成工程Ｓ２２と、を含む。
ただし、本実施形態では、半導体基体準備工程Ｓ１で準備する半導体基板が、ｐ＋型（第二の導電型）である点が、第二実施形態と異なる。
本実施形態に係る半導体装置の製造方法は、第一，第二の実施形態と同様の効果を奏する。
［実施例］
以下、図９〜１２を用いて、本発明の実施例について、従来の半導体装置と比較して説明する。
図９は、従来の半導体装置（図７，８参照）において、ドリフト層５１０ｂの表面（一の主面Ｆ１）からの深さに対する不純物濃度を模式的に示したグラフである。図９において不純物濃度は対数で表示している。実線は、活性化アニール工程や熱酸化工程を行う前の不純物濃度である。破線は、活性化アニール工程や熱酸化工程を行った後の不純物濃度である。活性化アニール工程や熱酸化工程を行った後、ドリフト層５１０ｂの表面付近において、不純物濃度が著しく減少している。すなわち、従来の半導体装置においては、活性化アニール工程や熱酸化工程の後に、外方拡散が生じる。
図１０は、本発明に係る半導体装置（図１参照）において、ドリフト層１０ｂの表面（一の主面Ｆ１）からの深さに対する不純物濃度を示したグラフである。図１０において不純物濃度は対数で表示している。本発明によれば、一の主面Ｆ１における不純物濃度を、第一の深さ１３ｂにおける不純物濃度の10分の1以下とすることで、製造時の外方拡散によるｐ型不純物数の減少を抑制できている。
図１１は、従来の半導体装置（図７，８参照）において、接合終端拡張領域５１３におけるｐ型不純物のドーズ量と、半導体装置の耐圧との関係を示したグラフである。シミュレーションにより設計した耐圧曲線は、実際に製造されたデバイスの耐圧曲線に対して大きくずれている。このため、従来の半導体装置では、設計どおりの耐圧が得られない。
図１２は、本発明に係る半導体装置（図１参照）において、接合終端拡張領域１３におけるｐ型不純物のドーズ量と、半導体装置の耐圧との関係を示したグラフである。シミュレーションにより設計した耐圧曲線と、実際に製造されたデバイスの耐圧曲線とのずれが、従来と比較して小さくなっている。このため、本発明によれば、実際に製造された半導体装置において、設計どおりの所望の耐圧を得ることができる。
以上、本発明の実施形態を説明したが、本発明は他の形態で実施することもできる。特許請求の範囲に記載された事項の範囲で、種々の設計変更を施すことが可能である。
１…半導体装置
１０…半導体基体
１０ａ…半導体基板
１０ｂ…ドリフト層
Ｆ１…一の主面
１３…接合終端拡張領域
１３ａ…第二の深さ
１３ｂ…第一の深さ
１４…ガードリング領域
１５…第一電極（接合領域）
Ｓ１…半導体基体準備工程
Ｓ２…不純物イオン注入工程
Ｓ２１…接合終端拡張領域形成工程
Ｓ２２…ガードリング領域形成工程
Ｓ３…第一絶縁膜形成工程
Ｓ４…第二電極形成工程
Ｓ５…接合領域形成工程
Ｓ６…第二絶縁膜形成工程

Claims (6)

  1. 炭化珪素からなる第一導電型のドリフト層と、
    前記ドリフト層の一の主面に形成された接合領域と、
    前記ドリフト層の、前記一の主面を平面視したとき前記接合領域の外側に形成された、前記第一導電型とは反対の第二導電型の不純物を含む接合終端拡張領域と、
    前記ドリフト層の、前記一の主面を平面視したとき前記接合終端拡張領域と重なる位置に形成された、前記接合終端拡張領域よりも高濃度の前記第二導電型の不純物を含むガードリング領域と、
    を備える半導体装置であって、
    前記接合終端拡張領域において、
    前記第二導電型の不純物の前記一の主面からの深さ方向の濃度は、前記一の主面から第一の深さに達するまで上昇し、
    前記一の主面における前記第二導電型の不純物の濃度は、前記第一の深さにおける前記第二導電型の不純物の濃度の10分の1以下であり、かつ、前記ドリフト層の前記第一導電型の不純物の濃度よりも高く、
    前記第二導電型の不純物の前記一の主面からの深さ方向の濃度分布が、２つのピークを有する、
    半導体装置。
  2. 前記半導体装置は、ショットキーダイオードである、
    請求項１に記載の半導体装置。
  3. 前記半導体装置は、ＭＯＳＦＥＴである、
    請求項１に記載の半導体装置。
  4. 前記半導体装置は、ＩＧＢＴである、
    請求項１に記載の半導体装置。
  5. 炭化珪素からなる第一導電型のドリフト層を備える半導体基体を準備する、半導体基体準備工程と、
    前記ドリフト層の一の主面に接合領域を形成する、接合領域形成工程と、
    前記ドリフト層に、前記一の主面の側から、前記第一導電型とは反対の第二導電型の不純物を導入して、前記一の主面を平面視したとき前記接合領域の外側に接合終端拡張領域を形成する、接合終端拡張領域形成工程と、
    前記ドリフト層に、前記一の主面の側から、前記接合終端拡張領域よりも高濃度の前記第二導電型の不純物を導入して、前記一の主面を平面視したとき前記接合終端拡張領域の一部と重なる位置にガードリング領域を形成する、ガードリング領域形成工程と、
    を含む半導体装置の製造方法であって、
    前記接合終端拡張領域形成工程において、
    前記第二導電型の不純物の前記一の主面からの深さ方向の濃度が、前記一の主面から第一の深さに達するまで上昇し、
    前記一の主面における前記第二導電型の不純物の濃度が、前記第一の深さにおける前記第二導電型の不純物の濃度の10分の1以下であり、かつ、前記ドリフト層の前記第一導電型の不純物の濃度よりも高くなり、
    前記第二導電型の不純物の前記一の主面からの深さ方向の濃度分布が、２つのピークを有するように、前記接合終端拡張領域を形成する、
    半導体装置の製造方法。
  6. 前記ガードリング領域形成工程において、前記第二導電型の不純物はイオン注入によって前記ドリフト層へ導入される、
    請求項５に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3742495A4 (en) * 2018-02-13 2021-09-01 Shindengen Electric Manufacturing Co., Ltd. SEMICONDUCTOR COMPONENT AND METHOD FOR MANUFACTURING THE SEMICONDUCTOR COMPONENT
US11817478B2 (en) * 2020-12-23 2023-11-14 Semiconductor Components Industries, Llc Termination structures with reduced dynamic output capacitance loss

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3873798B2 (ja) * 2002-04-11 2007-01-24 富士電機デバイステクノロジー株式会社 炭化けい素半導体素子およびその製造方法
US9515135B2 (en) * 2003-01-15 2016-12-06 Cree, Inc. Edge termination structures for silicon carbide devices
JP5541842B2 (ja) 2008-03-18 2014-07-09 新電元工業株式会社 炭化珪素ショットキダイオード
JP5544918B2 (ja) 2010-02-16 2014-07-09 住友電気工業株式会社 炭化珪素絶縁ゲート型半導体素子およびその製造方法
JP5669712B2 (ja) * 2011-11-11 2015-02-12 三菱電機株式会社 半導体装置の製造方法
JP6144674B2 (ja) * 2012-05-15 2017-06-07 三菱電機株式会社 半導体装置及びその製造方法
JP5628462B1 (ja) * 2012-12-03 2014-11-19 パナソニック株式会社 半導体装置およびその製造方法
WO2014184839A1 (ja) * 2013-05-13 2014-11-20 株式会社日立製作所 炭化珪素半導体装置
WO2015003346A1 (zh) * 2013-07-10 2015-01-15 香港大中贸易有限公司 新型多组分弹性纱线、纺织织物及其制备方法和装置
EP3046149B1 (en) 2013-09-09 2019-08-21 Hitachi, Ltd. Semiconductor device, method for manufacturing same, power conversion apparatus, three-phase motor system, automobile, and rail vehicle
JPWO2015060441A1 (ja) * 2013-10-24 2017-03-09 ローム株式会社 半導体装置および半導体パッケージ
JP2015126193A (ja) * 2013-12-27 2015-07-06 株式会社豊田中央研究所 縦型半導体装置
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