CN111727506B - 半导体装置以及半导体装置的制造方法 - Google Patents

半导体装置以及半导体装置的制造方法 Download PDF

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Abstract

本发明的半导体装置包括：由碳化硅构成的第一导电型的漂移层；形成在漂移层的一个主面上的接合区域；包含第二导电型掺杂物的结终端扩展区域；以及包含比结终端扩展区域更高浓度的第二导电型掺杂物的保护环区域，其特征在于：在结终端扩展区域中，第二导电型掺杂物的从一个主面向深度方向的浓度在从一个主面到达第一深度为止是上升的，一个主面处的第二导电型掺杂物的浓度小于等于第一深度处的第二导电型掺杂物的浓度的十分之一，且高于漂移层处的第一导电型掺杂物的浓度。

Description

半导体装置以及半导体装置的制造方法
技术领域
本发明涉及半导体装置以及半导体装置的制造方法。
背景技术
由于碳化硅是一种击穿电场强度大约十倍于硅的宽带隙半导体，因此1其作为高耐压半导体装置的材料已被广泛地应用。
以往，在由碳化硅构成的半导体装置中，为了缓和界面附近的电场强度从而谋求高耐压化，设置有保护环区域(GR)(例如参照专利文献1)。另外，同样为了谋求高耐压化，有的半导体装置具备有结终端扩展(Junction Termination Extension(JTE))区域。
【先行技术文献】
【专利文献1】特开2009-224661号公报
为了谋求更高的耐压，可以考虑在结终端扩展区域上设置保护环区域的终端结构(以下称为“JTE+RG结构”)。图7是具备JTE+RG结构的半导体装置500的示例。图7具体为具备JTE+RG结构的半导体装置500的截面图。JTE+RG结构是将p型掺杂物(例如铝)离子注入形成于n型半导体基板510a的n型漂移层510b后形成的。具体来说，首先，在从漂移层510b的表面平面观看时将用于在漂移层510b的表面形成电极的接合区域515包围的规定区域处，离子注入低浓度的p型掺杂物，从而形成结终端扩展区域513。在结终端扩展区域513处进行离子注入时，使离子注入后呈现：掺杂物浓度从漂移层510b的表面直至规定的深度保持大致固定的箱(Box)型浓度分布。接着，在结终端扩展区域513中的，从漂移层510b的表面平面观看时将接合区域515包围的多个环状区域处，离子注入高浓度的p型掺杂物，从而形成保护环区域514。通过这样，就形成了JTE+RG结构。
由于这种JTE+RG结构的半导体装置的耐压是由掺杂物的掺杂量决定的，因此通过控制掺杂量的相对容易的涉及和制造方法，就能够获得具有期望耐压的半导体装置。
在包含上述JTE+RG结构的形成方法的半导体装置的制造方法中，在完成离子注入之后，一旦经过活化退火工序和热氧化工序，有可能出现结终端扩展区域表面的p型掺杂物扩展至结终端扩展区域外部的情况(以下简称为“向外扩散”)。
一旦发生向外扩散，实际的p型掺杂物数量就会少于设计上的掺杂量。其结果就会导致实际制造出的半导体装置无法获得设计上的耐压标准。特别是当活化退火工序和热氧化工序在1600℃以上的环境下进行后，此问题尤其显著。
再有，如图8所示，由于向外扩散，还会导致结终端扩展区域513的表面转为n型化。图8中的符号518表示图7中的半导体装置500上的因向外扩散导致结终端扩展区域513表面转为n型化的区域。
因此，在对半导体装置500外加电压时，被保护环区域514包围的表面区域(n型化之后的区域518)处就会产生载流子滞留。其结果就是导致半导体装置的耐压不稳定。
本发明鉴于上述问题，目的是提供一种能够稳定地获得如设计般期望的耐压的半导体装置及其制造方法。
发明内容
本发明的一种形态所涉及的半导体装置，包括：由碳化硅构成的第一导电型的漂移层；形成在所述漂移层的一个主面上的接合区域；在以平面观看所述漂移层的所述一个主面时形成在所述接合区域的外侧，并且包含与所述第一导电型相反的第二导电型掺杂物的结终端扩展区域；以及在以平面观看所述漂移层的所述一个主面时形成在与所述结终端扩展区域相重叠的位置上，并且包含比所述结终端扩展区域更高浓度的第二导电型掺杂物的保护环区域，其特征在于：在所述结终端扩展区域中，所述第二导电型掺杂物的从所述一个主面向深度方向的浓度在从所述一个主面直至到达第一深度为止是上升的，所述一个主面处的所述第二导电型掺杂物的浓度小于等于所述第一深度处的所述第二导电型掺杂物的浓度的十分之一，且高于所述漂移层处的所述第一导电型掺杂物的浓度，所述第二导电型掺杂物的从所述一个主面向深度方向的浓度分布具有两个峰值。
本发明的一种形态所涉及的半导体装置的制造方法，包含：半导体基体准备工序，准备具备由碳化硅构成的第一导电型的漂移层的半导体基体；接合区域形成工序，在所述漂移层的一个主面上形成接合区域；结终端扩展区域形成工序，从所述一个主面一侧将与所述第一导电型掺相反的第二导电型掺杂物导入所述漂移层，从而在以平面观看所述一个主面时在所述接合区域的外侧形成结终端扩展区域；以及保护环区域形成工序，从所述一个主面一侧将比所述结终端扩展区域更高浓度的所述第二导电型的掺杂物导入所述漂移层，从而在以平面观看所述一个主面时在与所述结终端扩展区域的一部分向重叠的位置上形成保护环区域，其特征在于：在所述结终端扩展区域中，形成所述结终端扩展区域，使：所述第二导电型掺杂物的从所述一个主面向深度方向的浓度在从所述一个主面到达第一深度为止是上升的，所述一个主面处的所述第二导电型掺杂物的浓度小于等于所述第一深度处的所述第二导电型掺杂物的浓度的十分之一，且高于所述漂移层处的所述第一导电型掺杂物的浓度，所述第二导电型掺杂物的从所述一个主面向深度方向的浓度分布具有两个峰值。
发明效果
根据本发明的半导体装置以及半导体装置的制造方法，位于结终端扩展区域处的p型掺杂物的浓度并非呈箱型分布，而是自表面在到达某一深度为止呈上升状态，并且表面处的p型掺杂物的浓度小于等于该深度处的浓度的十分之一。因此就能够抑制因向外扩散导致的p型掺杂物减少。这样一来，实际制造出的半导体装置就能够获得如设计时所期望的耐压。
另外，根据本发明的半导体装置以及半导体装置的制造方法，表面处的p型掺杂物的浓度高于漂移层处的n型掺杂物的浓度。因此，就能够抑制因向外扩散导致表面转为n型化后在外加电压时出现载流子滞留的情况。其结果就是，能够稳定地获得所期望的耐压。
附图说明
图1是展示第一实施方式涉及的半导体装置结构的截面图。
图2是展示第一实施方式涉及的半导体装置结构的平面图。
图3是展示第一实施方式涉及的半导体装置的制造方法的流程图。
图4是展示第一实施方式涉及的半导体装置的制造方法的截面图。
图5是展示第一实施方式涉及的半导体装置的制造方法的截面图。
图6是展示第一实施方式涉及的半导体装置的制造方法的截面图。
图7是展示以往的具备JTE+RG结构的半导体装置的截面图。
图8是展示以往的半导体装置中结终端扩展区域表面n型化的截面图。
图9是展示以往的半导体装置中掺杂物浓度与所处深度之间的依存度的图表。
图10是展示本发明的半导体装置中掺杂物浓度与所处深度之间的依存度的图表。
图11是展示以往的半导体装置中耐压与掺杂量之间的依存度的图表。
图12是展示本发明的半导体装置中耐压与掺杂量之间的依存度的图表。
具体实施方式
[第一实施方式]
以下，将参照图1至图6对本发明的一实施方式进行说明。
另外，本实施方式中的具体说明仅是为了能更好的使读者理解本发明的主旨，在没有特别指出的情况下，不对本发明造成任何的限定。本发明的附图为了能够更清晰地反映本发明的特征，对主要部位进行了放大处理，因此，各构成要素之间的尺寸大小并不一定与实际的情况相同。
(半导体装置的结构)
以下，将参照图1、图2本发明的涉及的半导体装置进行说明。图1中展示的是图2中的A-A截面。本实施方式涉及的半导体装置为肖特基二极管。
如图2所示，本实施方式涉及的半导体装置是通过在半导体基板上被纵横相邻着配置为多个后，对半导体基板在纵横方向上以切割线L进行切割后获得的。
如图1所示，半导体装置1包含：半导体基体10、第一绝缘膜11、p型区域12、结终端扩展区域13、保护环区域14、第一电极(接合区域)15、第二绝缘膜16、以及第二电极17。半导体基体10由半导体基板10a以及漂移层10b构成。
半导体基板10a由碳化硅构成，其被导入有n型(第一导电型)掺杂物。半导体基板10a为n+型碳化硅単结晶基板。半导体基板10a例如为(0001)面的n型4H-SiC基板。
漂移层10b由碳化硅构成，其被形成在半导体基板10a的一个主面上。漂移层10b上导入有比半导体基板10a更低浓度的n型掺杂物。
第二电极17形成在半导体基板10a的另一个主面上。漂移层10b与第二电极17之间经由半导体基板10a欧姆连接。第二电极17例如由氮化钛形成。
p型区域12由碳化硅构成，其形成在漂移层10b上的位于与半导体基板10a相反侧的一个主面F1上。p型区域12在从漂移层10b的一个主面F1侧以平面观看(以下简称为“平面视”)时，为一个环状的区域。p型区域12在平面视时，与后述的第一电极(接合区域)15的缘部相重叠。p型区域12上导入有p型(第二导电型)掺杂物。
结终端扩展区域13由碳化硅构成，其形成在漂移层10b的一个主面F1上。结终端扩展区域13平面视时与p型区域12邻接后被形成于外侧，其为一个环状区域。结终端扩展区域13处导入有比p型区域12更低浓度的p型掺杂物。
保护环区域14由碳化硅构成，其被形成在漂移层10b的一个主面F1上。保护环区域14平面视时是一个在结终端扩展区域13的内侧被形成为大致同心圆状的多个环状区域。即，保护环区域14平面视时被形成在与结终端扩展区域13相重叠的位置上。保护环区域14例如除了被形成在与结终端扩展区域13相重叠的位置上以外，还被形成在结终端扩展区域13的径方向上位于结终端扩展区域13外侧的位置上(不与结终端扩展区域13相重叠的位置上)。保护环区域14处导入有比结终端扩展区域13更高浓度的p型掺杂物。
第一绝缘膜11由绝缘体构成，其被形成在漂移层10b的一个主面F1上。第一绝缘膜11覆盖结终端扩展区域13和保护环区域14。第一绝缘膜11具有开口部。开口部平面视时被形成为使被p型区域12包围的漂移层10b的n型区域露出。
第一电极(接合区域)15被形成为与在第一绝缘膜11的开口部露出的漂移层10b的n型区域相接触。第一电极15的缘部覆盖第一绝缘膜11的边缘。第一电极15的缘部平面视时与p型区域12相重叠。第一电极15例如由钛材料形成。
第二绝缘膜16由绝缘体构成。第二绝缘膜16被形成为层积在第一绝缘膜11以及第一电极15的缘部，使第一电极15的中央部露出。第二绝缘膜16平面视时覆盖p型区域12以及包含保护环区域14的结终端扩展区域13。
结终端扩展区域13处的p型掺杂物的浓度(以下也简称为“掺杂物浓度”)从一个主面F1向深度方向z按如下方式进行分布：掺杂物浓度从一个主面F1直至到达第一深度13b为止呈上升。随着越过第一深度13b并向更深的深度位置，掺杂物浓度在暂时下降后，直至到达第二深度13a为止呈上升。随着越过第二深度13a并向更深的深度位置，掺杂物浓度呈下降。像这样，从一个主面F1直至深度方向z处的掺杂物浓度分布在第一深度13b以及第二深度13a处呈现出两个峰值。第一深度13b与第二深度13a之间的掺杂物浓度的差较小则较为理想。此情况下，结终端扩展区域13处的掺杂物浓度分布就能够接近箱型的掺杂物浓度分布。
一个主面F1处的掺杂物浓度为第一深度13b处的掺杂物浓度的十分之一。一个主面F1处的掺杂物浓度高于漂移层10b处的掺杂物浓度。
通过形成具有两个峰值的掺杂物浓度分布，由于离子注入的次数相比形成箱型的掺杂物浓度分布时要少，因此能够削减半导体装置的制造成本。
碳化硅是硬性较高的半导体。因此，由碳化硅形成的半导体基体10，特别是在漂移层10b的内部(体块(Bulk)区域)，p型掺杂物不易扩散。因此，当p型掺杂物被导入至漂移层10b后，即使对漂移层10b进行加热，掺杂物浓度也几乎不会降低，并能够大致维持原先的水平。
另一方面，漂移层10b的表面与内部(体块区域)相比，用于构成漂移层10b的原子的相邻原子数量就会减少。因此，漂移层10b的表面附近与内部(体块区域)相比，硬度就会变低。因此，导入到表面附近的p型掺杂物比内部(体块区域)更容易扩散。因此，当导入p型掺杂物时，如果使掺杂物浓度为从漂移层10b的表面到规定深度的掺杂物浓度基本恒定的箱型分布，当在随后的过程中对漂移层10b进行加热后，掺杂物在表面附近的扩散就会比在内部(体块区域)的扩散更大，最终从结终端扩展区域13向外部移动(即，发生向外扩散)。
在本实施方式涉及的半导体装置中，在结终端扩展区域13中，从一个主表面F1到第一深度13b，随着深度的增加，掺杂物浓度随之更高。因此，在导入掺杂物之后，对漂移层10b进行加热期间内，即使掺杂物在一个主面F1(表面)附近比内部(体块区域)内扩散比例更大，由于在加热前一个主面F1(表面)附近导入的p型掺杂物的量低于在更深的第一深度13b处导入的p型掺杂物的量，所以能够抑制因向外扩散引起的p型掺杂物数量的减少。
特别是，在本实施方式涉及的半导体装置中，发明人发现，通过将一个主面F1处的掺杂物浓度设置为小于等于第一深度13b处的掺杂物浓度的十分之一，就能够有效抑制制造时因向外扩散导致的p型掺杂物数量的减少。通过这样，实际制造出的半导体装置就能够获得如设计时所期望的耐压。
在本实施方式涉及的半导体装置中，在结终端扩展区域13中，一个主面F1处的掺杂物浓度高于漂移层10b处的掺杂物浓度。因此，就能够抑制因向外扩散导致表面转为n型化后在外加电压时出现载流子滞留的情况。其结果就是，能够稳定地获得所期望的耐压。
在本实施方式涉及的半导体装置中，从一个主面F1直至深度方向z处的掺杂物浓度分布在第一深度13b以及第二深度13a处呈现出两个峰值。因此，通过减小第一深度13b与第二深度13a之间的掺杂物浓度的差，就能够使结终端扩展区域13处的掺杂物浓度分布接近箱型的掺杂物浓度分布。这样一来，就能够在如上述般抑制因向外扩散引起的p型掺杂物数量的减少的同时，与以往一样进行以掺杂量为控制因数的耐压设计。
(半导体装置的制造方法)
接下来，将参照图3至图6，对本实施方式涉及的半导体装置的制造方法进行说明。
如图3所示，本实施方式涉及的半导体装置的制造方法包含：半导体基体准备工序S1、掺杂物离子导入工序S2、第一绝缘膜形成工序S3、第二电极形成工序S4、接合区域形成工序S5、以及第二绝缘膜形成工序S6。其中，掺杂物离子导入工序S2又包含结终端扩展区域形成工序S21、以及保护环区域形成工序S22。
接下来，将使用图4至图6，对本实施方式涉及的半导体装置的制造方法进行说明。在本实施方式涉及的制造方法中，多个半导体装置相互邻接配置，但在图4至图6中，仅展示了这些半导体装置中的一个。
(S1：半导体基体准备工序)
首先，如图4(a)所示，进行半导体基体准备工序S1。在半导体基体准备工序S1中，通过化学气相沉积(CVD)法在n+型碳化硅単结晶基板的上表面形成n-型碳化硅外延层。这样一来，便形成了半导体基体10。该半导体基体10的由碳化硅构成的n型半导体基板10a的一个主面上形成有由n-型碳化硅外延层构成的n型漂移层10b。
(S2：掺杂物离子导入工序)
接下来，进行掺杂物离子导入工序S2。在掺杂物离子导入工序S2中，依次如图4(b)所示的进行结终端扩展区域形成工序S21和如图4(c)所示进行保护环区域形成工序S22。
(S21：结终端扩展区域形成工序)
在结终端扩展区域形成工序S21中，首先，对一个主面F1进行清洗。接着，在漂移层10b的一个主面F1上形成由二氧化硅(SiO2)构成的氧化膜(未图示)。接着，通过反应离子蚀刻(RIE)对导入p型掺杂物的部位处的氧化膜进行蚀刻，从而在与结终端扩展区域13相对应的部分形成具有开口的掩膜(Mask)(未图示)。
在该状态下，如图4(b)所示，采用离子注入将较低浓度的p型掺杂物离子(例如铝离子)导入漂移层10b。离子注入分两次进行。第一次以较高能量进行注入，通过这样形成在第二深度13a处具有浓度峰值的掺杂物分布。第二次以较第能量进行注入，通过这样形成在第一深度13b处具有浓度峰值的掺杂物分布。
在第二次离子注入时，使掺杂物浓度分布从一个主面F1直至到达第一深度13b为止呈上升。并且，使一个主面F1处的掺杂物的浓度小于等于所述第一深度13b处的掺杂物的浓度的十分之一，且高于漂移层10b处的掺杂物的浓度。
在导入p型掺杂物后，去除掩膜。通过这样，便形成了在漂移层10b表现露出的p型结终端扩展区域13。
(S22：保护环区域形成工序)
保护环区域形成工序S22中，首先，在漂移层10b表面形成由二氧化硅构成的氧化膜(未图示)。接着，通过反应离子蚀刻(RIE)对导入p型掺杂物的部位处的氧化膜进行蚀刻，从而在与多个保护环区域14以及p型区域12相对应的部分形成具有开口的掩膜(未图示)。
在该状态下，如图4(c)所示，采用离子注入将较高浓度的p型掺杂物离子导入漂移层10b。通过这样，便形成了多个保护环区域14以及p型区域12。
在结终端扩展区域形成工序S21和保护环区域形成工序S22中，在通过离子注入导入掺杂物后，进行活化退火。其温度在1600℃以上为宜。
在结终端扩展区域形成工序S21中，也可以颠倒上述两次离子注入的顺序。另外，在保护环区域形成工序S22中，也可以分别形成多个保护环区域14和p型区域12。
(S3：第一绝缘膜形成工序)
接着，如图5所示，进行第一绝缘膜形成工序S3。在第一绝缘膜形成工序S3中，首先，如图5(a)所示，通过热氧化在漂移层10b的整个一个主面F1上形成氧化膜110。接着，如图5(b)所示，通过在氧化膜110上形成开口部，形成第一绝缘膜11，使被p型区域包围的漂移层10b的n型区域露出。
(S4：第二电极形成工序)
接着，进行第二电极形成工序S4。在第二电极形成工序S4中，如图6(a)所示，通过溅射等在半导体基板10a的整个表面(上述另一个主面)F2上形成第二电极17。
(S5：接合区域形成工序S5)
接着，如图6(a)所示，进行接合区域形成工序S5。在接合区域形成工序S5中，在第一绝缘膜11上形成在与第一电极15相对应的部位具有开口部的掩膜(未图示)后，使用溅射等形成第一电极15。然后，去除掩膜。
(S6：第二绝缘膜形成工序)
最后，如图6(b)所示，进行第二绝缘膜形成工序S6。在第二绝缘膜形成工序S6中，例如使用等离子CVD法，将由二氧化硅构成的第二绝缘膜16层积形成在第一绝缘膜11以及第一电极15上。
根据实施方式一涉及的半导体装置的制造方法，在结终端扩展区域形成工序S21中，形成结终端扩展区域13使掺杂物浓度分布从一个主面F1直至到达第一深度13b为止呈上升。通过这样，在导入掺杂物之后，对漂移层10b进行加热期间内，即使掺杂物在一个主面F1(表面)附近比内部(体块区域)内扩散比例更大，由于在加热前一个主面F1(表面)附近导入的p型掺杂物的量低于在更深的第一深度13b处导入的p型掺杂物的量，所以能够抑制因向外扩散引起的p型掺杂物数量的减少。
特别是，在本实施方式涉及的半导体装置的制造方法中，发明人发现，通过将一个主面F1处的掺杂物浓度设置为小于等于第一深度13b处的掺杂物浓度的十分之一，就能够有效抑制制造时因向外扩散导致的p型掺杂物数量的减少。通过这样，实际制造出的半导体装置就能够获得如设计时所期望的耐压。
在本实施方式涉及的半导体装置的制造方法中，形成结终端扩展区域13，使一个主面F1处的掺杂物浓度高于漂移层10b处的掺杂物浓度。因此，就能够抑制因向外扩散导致表面转为n型化后在外加电压时出现载流子滞留的情况。其结果就是，能够稳定地获得所期望的耐压。
[第二实施方式]
以下，将对本发明的二实施方式进行说明。其中，将省略与第一实施方式共通的部分。
(半导体装置的结构)
本实施方式的半导体装置为MOSFET。本实施方式的半导体装置除了在n型源极区域被形成在p型区域内，并且源电极被形成在接合区域上这一点、以及栅电极经由绝缘膜被形成在从平面看被p型区域包围的区域内这一点以外，与第一实施方式具有相同的结构。本实施方式的半导体装置具有与第一实施方式相同的效果。
(半导体装置的制造方法)
本实施方式涉及的半导体装置的制造方法与第一实施方式一样，包含：半导体基体准备工序S1、掺杂物离子导入工序S2、第一绝缘膜形成工序S3、第二电极形成工序S4、接合区域形成工序S5、以及第二绝缘膜形成工序S6。其中，掺杂物离子导入工序S2又包含结终端扩展区域形成工序S21、以及保护环区域形成工序S22。
本实施方式与第一实施方式的不同之处在于，源电极以及栅电极是在接合区域形成工序S5中形成的。
本实施方式涉及的半导体装置的制造方法具有与第一实施方式相同的效果。
[第三实施方式]
以下，将对本发明的三实施方式进行说明。其中，将省略与第一、第二实施方式共通的部分。
(半导体装置的结构)
本实施方式的半导体装置为栅极绝缘双极晶体管(IGBT)。本实施方式的半导体装置除了在半导体基板为P+型(第二导电型)这一点以外，与第二实施方式具有相同的结构。本实施方式的半导体装置具有与第一、第二实施方式相同的效果。
(半导体装置的制造方法)
本实施方式涉及的半导体装置的制造方法与第一实施方式一样，包含：半导体基体准备工序S1、掺杂物离子导入工序S2、第一绝缘膜形成工序S3、第二电极形成工序S4、接合区域形成工序S5、以及第二绝缘膜形成工序S6。其中，掺杂物离子导入工序S2又包含结终端扩展区域形成工序S21、以及保护环区域形成工序S22。
本实施方式与第二实施方式的不同之处在于，在半导体基体准备工序S1中准备的半导体基体为P+型(第二导电型)。
本实施方式涉及的半导体装置的制造方法具有与第一、第二实施方式相同的效果。
[实施例]
以下，将使用图9至图12，对本发明的实施例与以往的半导体装置进行比较说明。
图9是展示以往的半导体装置(参照图7、8)中从漂移层510b表面(一个主面F1)向深度方向的掺杂物浓度变化的图表。图中掺杂物浓度以对数来表示。图中实线为在进行活化退火工序和热氧化工序之前的掺杂物浓度，虚线为在进行活化退火工序和热氧化工序之后的掺杂物浓度。在进行活化退火工序和热氧化工序之后，漂移层510b表面附近的掺杂物浓度显著降低。即，在以往的半导体装置中，在进行活化退火工序和热氧化工序之后，发生了向外扩散。
图10是展示本发明的半导体装置(参照图1)中从漂移层10b表面(一个主面F1)向深度方向的掺杂物浓度变化的图表。图中掺杂物浓度以对数来表示。根据本发明，过将一个主面F1处的掺杂物浓度设置为小于等于第一深度13b处的掺杂物浓度的十分之一，就能够有效抑制制造时因向外扩散导致的p型掺杂物数量的减少。
图11是展示以往的半导体装置(参照图7、8)中，结终端扩展区域513处的p型掺杂物的掺杂量与半导体装置的耐压之间关系的图表。可以看到，通过模拟得出的半导体装置的设计耐压曲线与实施制造出的半导体装置的耐压曲线之间有着很大的偏差。因此，以往的半导体装置无法获得如设计般的耐压。
图12是展示本发明的半导体装置(参照图1)中，结终端扩展区域13处的p型掺杂物的掺杂量与半导体装置的耐压之间关系的图表。可以看到，通过模拟得出的半导体装置的设计耐压曲线与实施制造出的半导体装置的耐压曲线之间与以往的半导体装置相比偏差减小了。因此，本发明的半导体装置能够获得如设计般的耐压。
以上，对本发明进行了详细地说明。另外，本发明不仅限于上述实施方式，可以在不脱离本发明主旨的范围内进行各种变更。
符号说明
1 半导体装置
10 半导体基体
10a 半导体基板
10b 漂移层
F1 一个主面
13 结终端扩展区域
13a 第二深度
13b 第一深度
14 保护环区域
15 第一电极(接合区域)
S1 半导体基体准备工序
S2 掺杂物离子注入工序
S21 结终端扩展区域形成工序
S22 保护环区域形成工序
S3 第一绝缘膜形成工序
S4 第二电极形成工序
S5 接合区域形成工序
S6 第二绝缘膜形成工序

Claims (6)

1.一种半导体装置，包括：
由碳化硅构成的第一导电型的漂移层；
形成在所述漂移层的一个主面上的接合区域；
在以平面观看所述漂移层的所述一个主面时形成在所述接合区域的外侧，并且包含与所述第一导电型相反的第二导电型掺杂物的结终端扩展区域；以及
在以平面观看所述漂移层的所述一个主面时形成在与所述结终端扩展区域相重叠的位置上，并且包含比所述结终端扩展区域更高浓度的第二导电型掺杂物的保护环区域，
其特征在于：
在所述结终端扩展区域中，
所述第二导电型掺杂物的从所述一个主面向深度方向的浓度在从所述一个主面直至到达第一深度为止是上升的，
所述一个主面处的所述第二导电型掺杂物的浓度小于等于所述第一深度处的所述第二导电型掺杂物的浓度的十分之一，且高于所述漂移层处的所述第一导电型掺杂物的浓度，
所述第二导电型掺杂物的从所述一个主面向深度方向的浓度分布具有两个峰值。
2.根据权利要求1所述的半导体装置，其特征在于：
其中，所述半导体装置为肖特基二极管。
3.根据权利要求1所述的半导体装置，其特征在于：
其中，所述半导体装置为MOSFET。
4.根据权利要求1所述的半导体装置，其特征在于：
其中，所述半导体装置为IGBT。
5.一种半导体装置的制造方法，包含：
半导体基体准备工序，准备具备由碳化硅构成的第一导电型的漂移层的半导体基体；
接合区域形成工序，在所述漂移层的一个主面上形成接合区域；
结终端扩展区域形成工序，从所述一个主面一侧将与所述第一导电型掺相反的第二导电型掺杂物导入所述漂移层，从而在以平面观看所述一个主面时在所述接合区域的外侧形成结终端扩展区域；以及
保护环区域形成工序，从所述一个主面一侧将比所述结终端扩展区域更高浓度的所述第二导电型的掺杂物导入所述漂移层，从而在以平面观看所述一个主面时在与所述结终端扩展区域的一部分向重叠的位置上形成保护环区域，
其特征在于：
在所述结终端扩展区域中，形成所述结终端扩展区域，使：
所述第二导电型掺杂物的从所述一个主面向深度方向的浓度在从所述一个主面直至到达第一深度为止是上升的，
所述一个主面处的所述第二导电型掺杂物的浓度小于等于所述第一深度处的所述第二导电型掺杂物的浓度的十分之一，且高于所述漂移层处的所述第一导电型掺杂物的浓度，
所述第二导电型掺杂物的从所述一个主面向深度方向的浓度分布具有两个峰值。
6.根据权利要求5所述的半导体装置的制造方法，其特征在于：
其中，在所述保护环区域形成工序中，所述第二导电型掺杂物通过离子注入导入至所述漂移层。
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