JP2003303956A - 炭化けい素半導体素子およびその製造方法 - Google Patents
炭化けい素半導体素子およびその製造方法Info
- Publication number
- JP2003303956A JP2003303956A JP2002109177A JP2002109177A JP2003303956A JP 2003303956 A JP2003303956 A JP 2003303956A JP 2002109177 A JP2002109177 A JP 2002109177A JP 2002109177 A JP2002109177 A JP 2002109177A JP 2003303956 A JP2003303956 A JP 2003303956A
- Authority
- JP
- Japan
- Prior art keywords
- type semiconductor
- silicon carbide
- region
- impurity concentration
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 307
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 53
- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 50
- 239000012535 impurity Substances 0.000 claims abstract description 103
- 238000000034 method Methods 0.000 claims abstract description 15
- 238000005468 ion implantation Methods 0.000 claims description 45
- 230000007423 decrease Effects 0.000 claims description 14
- 238000002513 implantation Methods 0.000 claims description 12
- 150000002500 ions Chemical class 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 230000000903 blocking effect Effects 0.000 claims description 4
- 230000003247 decreasing effect Effects 0.000 claims 5
- 239000000758 substrate Substances 0.000 abstract description 16
- 239000010410 layer Substances 0.000 description 51
- 238000005530 etching Methods 0.000 description 19
- 150000004767 nitrides Chemical class 0.000 description 14
- 230000015556 catabolic process Effects 0.000 description 9
- 238000005498 polishing Methods 0.000 description 8
- 230000005684 electric field Effects 0.000 description 6
- 230000001133 acceleration Effects 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000007261 regionalization Effects 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000002344 surface layer Substances 0.000 description 2
- 229920001817 Agar Polymers 0.000 description 1
- 239000008272 agar Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
- H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 不純物濃度が異なる複数の領域からなる終端
構造を有する炭化けい素半導体素子を簡素なプロセスで
作製すること。 【解決手段】 ｎ型半導体基板１上にエピタキシャル成
長させたｎ型半導体層２に、深さが段階的に変化する凹
部を形成し、不純物濃度を段階的に高くしながら、ｐ型
半導体膜をエピタキシャル成長させることにより、凹部
内に、深さ方向に段階的に不純物濃度が異なる第１〜第
６のｐ型半導体領域１１，２１，３１，２２，３２，３
３を形成する。これにより、ショットキー電極３の終端
から素子の外側へ向かって段階的に不純物濃度が低くな
り、かつ深いほど段階的に不純物濃度が低い終端構造が
形成される。
構造を有する炭化けい素半導体素子を簡素なプロセスで
作製すること。 【解決手段】 ｎ型半導体基板１上にエピタキシャル成
長させたｎ型半導体層２に、深さが段階的に変化する凹
部を形成し、不純物濃度を段階的に高くしながら、ｐ型
半導体膜をエピタキシャル成長させることにより、凹部
内に、深さ方向に段階的に不純物濃度が異なる第１〜第
６のｐ型半導体領域１１，２１，３１，２２，３２，３
３を形成する。これにより、ショットキー電極３の終端
から素子の外側へ向かって段階的に不純物濃度が低くな
り、かつ深いほど段階的に不純物濃度が低い終端構造が
形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、炭化けい素半導体
素子およびその製造方法に関し、特に逆方向電圧印加時
の電極周辺での電界集中による破壊電圧の低下を避ける
ための終端構造を備えた炭化けい素半導体素子およびそ
の製造方法に関する。
素子およびその製造方法に関し、特に逆方向電圧印加時
の電極周辺での電界集中による破壊電圧の低下を避ける
ための終端構造を備えた炭化けい素半導体素子およびそ
の製造方法に関する。
【０００２】
【従来の技術】炭化けい素は、シリコンと比較して、バ
ンドギャッブが大きい、飽和ドリフト速度が大きい、熱
伝導度が高い、絶縁破壊電界強度が１桁程度大きいなど
の利点を有する。そのため、炭化けい素は、シリコンの
限界を超える特性を具えたパワーデバイス用材料として
期待されている。
ンドギャッブが大きい、飽和ドリフト速度が大きい、熱
伝導度が高い、絶縁破壊電界強度が１桁程度大きいなど
の利点を有する。そのため、炭化けい素は、シリコンの
限界を超える特性を具えたパワーデバイス用材料として
期待されている。
【０００３】パワーデバイスでは、逆方向電圧印加時に
電極周辺で起こる電界集中による破壊電圧の低下を避け
るため、電極周辺に終端構造を形成することが重要であ
る。従来より、終端構造としてメサエッチング構造、抵
抗プレート構造（米国特許５９７７６０５号）、または
フィールドプレート構造（特開平６−２６８２０２号）
などが用いられている。また、注入ガードリング構造、
フローティングフィールドリング構造（Ｍ．Ｂｈａｔｎ
ａｇａｒ ｅｔ．ａ１．，Ｐｒｏｃ． ５ｔｈＩｎｔ．
Ｓｙｍｐ． Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ Ｄｅｖｉｃｅｓ ａｎｄ ＩＣｓ，１９９３，ｐ８
９（１９９３））、またはＪＴＥ（Ｊｕｎｃｔｉｏｎ
Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｔｉｏｎ）なども
用いられている。
電極周辺で起こる電界集中による破壊電圧の低下を避け
るため、電極周辺に終端構造を形成することが重要であ
る。従来より、終端構造としてメサエッチング構造、抵
抗プレート構造（米国特許５９７７６０５号）、または
フィールドプレート構造（特開平６−２６８２０２号）
などが用いられている。また、注入ガードリング構造、
フローティングフィールドリング構造（Ｍ．Ｂｈａｔｎ
ａｇａｒ ｅｔ．ａ１．，Ｐｒｏｃ． ５ｔｈＩｎｔ．
Ｓｙｍｐ． Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ Ｄｅｖｉｃｅｓ ａｎｄ ＩＣｓ，１９９３，ｐ８
９（１９９３））、またはＪＴＥ（Ｊｕｎｃｔｉｏｎ
Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｔｉｏｎ）なども
用いられている。
【０００４】炭化けい素半導体素子では、不純物の拡散
係数が非常に小さいため、イオン注入により不純物領域
を形成する方法が主流となっている。以上のような終端
構造を用いることにより、電極終端での電界集中が緩和
される。したがって、エピタキシャル層の膜厚と不純物
濃度から予測される理想耐圧よりも著しく低い逆方向電
圧で破壊するのを防止することができるので、理想耐圧
に近い逆方向耐圧が得られる。
係数が非常に小さいため、イオン注入により不純物領域
を形成する方法が主流となっている。以上のような終端
構造を用いることにより、電極終端での電界集中が緩和
される。したがって、エピタキシャル層の膜厚と不純物
濃度から予測される理想耐圧よりも著しく低い逆方向電
圧で破壊するのを防止することができるので、理想耐圧
に近い逆方向耐圧が得られる。
【０００５】上述した終端構造のうち、ＪＴＥは高電圧
の終端構造として用いられている。たとえば特表２００
０−５１６７６７号および米国特許６００２１５９号に
は、ｐｎ接合の終端構造において、総電荷または有効表
面電荷密度が中心部から最外エッジの方へ半径方向にし
たがって階段状にまたは均一に減少する電荷プロファイ
ルを示す終端構造が開示されている。
の終端構造として用いられている。たとえば特表２００
０−５１６７６７号および米国特許６００２１５９号に
は、ｐｎ接合の終端構造において、総電荷または有効表
面電荷密度が中心部から最外エッジの方へ半径方向にし
たがって階段状にまたは均一に減少する電荷プロファイ
ルを示す終端構造が開示されている。
【０００６】図２７に、従来の炭化けい素半導体素子の
ＪＴＥよりなる終端構造の断面構成を模式的に示す。図
２７において、符号１は炭化けい素よりなるｎ型半導体
基板であり、符号２はｎ型半導体基板１上にエピタキシ
ャル成長したｎ型半導体層である。また、符号３はショ
ットキー電極であり、符号４は酸化膜であり、符号５は
裏面電極である。図２７に示すように、ｎ型半導体層２
の表面層には終端構造として、ショットキー電極３の終
端側から素子の外側（図の右側）へ向かって不純物濃度
が低くなるように、高濃度ｐ型半導体領域６、中濃度ｐ
型半導体領域７および低濃度ｐ型半導体領域８が設けら
れている。
ＪＴＥよりなる終端構造の断面構成を模式的に示す。図
２７において、符号１は炭化けい素よりなるｎ型半導体
基板であり、符号２はｎ型半導体基板１上にエピタキシ
ャル成長したｎ型半導体層である。また、符号３はショ
ットキー電極であり、符号４は酸化膜であり、符号５は
裏面電極である。図２７に示すように、ｎ型半導体層２
の表面層には終端構造として、ショットキー電極３の終
端側から素子の外側（図の右側）へ向かって不純物濃度
が低くなるように、高濃度ｐ型半導体領域６、中濃度ｐ
型半導体領域７および低濃度ｐ型半導体領域８が設けら
れている。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た従来のＪＴＥよりなる終端構造では、複数のｐ型半導
体領域６，７，８をイオン注入法により形成しているた
め、複数個のイオン注入マスクパターニングと複数回の
イオン注入処理が必要である。たとえば、上記特表２０
００−５１６７６７号および米国特許６００２１５９号
では、ＪＴＥ構造を構成する４つの領域を形成するため
に、４回のイオン注入マスクパターニングと４回のイオ
ン注入処理を繰り返しており、プロセスが複雑であると
いう問題点がある。
た従来のＪＴＥよりなる終端構造では、複数のｐ型半導
体領域６，７，８をイオン注入法により形成しているた
め、複数個のイオン注入マスクパターニングと複数回の
イオン注入処理が必要である。たとえば、上記特表２０
００−５１６７６７号および米国特許６００２１５９号
では、ＪＴＥ構造を構成する４つの領域を形成するため
に、４回のイオン注入マスクパターニングと４回のイオ
ン注入処理を繰り返しており、プロセスが複雑であると
いう問題点がある。
【０００８】本発明は、上記問題点に鑑みてなされたも
のであって、不純物濃度が異なる複数の領域からなる終
端構造を簡素なプロセスで作製することができる炭化け
い素半導体素子の製造方法と、その製造方法により製造
された炭化けい素半導体素子を提供することを目的とす
る。
のであって、不純物濃度が異なる複数の領域からなる終
端構造を簡素なプロセスで作製することができる炭化け
い素半導体素子の製造方法と、その製造方法により製造
された炭化けい素半導体素子を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、炭化けい素よりなる第１導電型の半導体
層と、前記半導体層の表面上に形成された電極と、前記
電極の終端から素子の外側へ向かって不純物濃度が低く
なるように複数の炭化けい素よりなる表面領域が配置さ
れ、かつ前記各表面領域に、下方へ向かって不純物濃度
が低くなる炭化けい素よりなる下部領域が連なる第２導
電型の半導体領域と、を具備する炭化けい素半導体素子
を製造するにあたり、前記第１導電型の半導体層に、深
さが段階的にまたは連続的に変化する凹部を形成し、該
凹部内に前記第２導電型の半導体領域を、不純物濃度が
異なるようにエピタキシャル成長させるか、または前記
第１導電型の半導体層に凹部を形成し、該凹部内に不純
物濃度が異なる半導体膜をエピタキシャル成長させ、該
エピタキシャル成長膜を選択的にエッチングして、前記
電極の終端から素子の外側へ向かって不純物濃度が低く
なるように表面を露出させることにより前記第２導電型
の半導体領域を形成することを特徴とする。この発明に
よれば、第２導電型不純物の濃度を高くしながら、第２
導電型の半導体領域を構成するエピタキシャル膜を成長
させることにより、ＪＴＥよりなる終端構造が形成され
る。
め、本発明は、炭化けい素よりなる第１導電型の半導体
層と、前記半導体層の表面上に形成された電極と、前記
電極の終端から素子の外側へ向かって不純物濃度が低く
なるように複数の炭化けい素よりなる表面領域が配置さ
れ、かつ前記各表面領域に、下方へ向かって不純物濃度
が低くなる炭化けい素よりなる下部領域が連なる第２導
電型の半導体領域と、を具備する炭化けい素半導体素子
を製造するにあたり、前記第１導電型の半導体層に、深
さが段階的にまたは連続的に変化する凹部を形成し、該
凹部内に前記第２導電型の半導体領域を、不純物濃度が
異なるようにエピタキシャル成長させるか、または前記
第１導電型の半導体層に凹部を形成し、該凹部内に不純
物濃度が異なる半導体膜をエピタキシャル成長させ、該
エピタキシャル成長膜を選択的にエッチングして、前記
電極の終端から素子の外側へ向かって不純物濃度が低く
なるように表面を露出させることにより前記第２導電型
の半導体領域を形成することを特徴とする。この発明に
よれば、第２導電型不純物の濃度を高くしながら、第２
導電型の半導体領域を構成するエピタキシャル膜を成長
させることにより、ＪＴＥよりなる終端構造が形成され
る。
【００１０】また、上記目的を達成するため、本発明
は、炭化けい素よりなる第１導電型の半導体層と、前記
半導体層の表面上に形成された電極と、前記電極の終端
から素子の外側へ向かって不純物濃度が低くなるように
複数の炭化けい素よりなる表面領域が配置され、かつ前
記各表面領域に、下方へ向かって不純物濃度が低くなる
炭化けい素よりなる下部領域が連なる第２導電型の半導
体領域と、を具備する炭化けい素半導体素子を製造する
にあたり、前記第２導電型の半導体領域の形成領域上
に、厚さの異なる領域を有するイオン注入マスク、もし
くは注入阻止能力の異なる領域を有するイオン注入マス
クを設け、該イオン注入マスクを用いて浅いほど不純物
濃度が高くなるようにイオン注入をおこなうか、または
前記第２導電型の半導体領域の形成領域に、浅いほど不
純物濃度が高くなるようにイオン注入をおこない、該イ
オン注入領域を選択的にエッチングして、前記電極の終
端から素子の外側へ向かって不純物濃度が低くなるよう
に表面を露出させることにより前記第２導電型の半導体
領域を形成することを特徴とする。この発明によれば、
第２導電型不純物のドーズ量を高くしながらイオン注入
を１回おこなうことにより、ＪＴＥよりなる終端構造が
形成される。
は、炭化けい素よりなる第１導電型の半導体層と、前記
半導体層の表面上に形成された電極と、前記電極の終端
から素子の外側へ向かって不純物濃度が低くなるように
複数の炭化けい素よりなる表面領域が配置され、かつ前
記各表面領域に、下方へ向かって不純物濃度が低くなる
炭化けい素よりなる下部領域が連なる第２導電型の半導
体領域と、を具備する炭化けい素半導体素子を製造する
にあたり、前記第２導電型の半導体領域の形成領域上
に、厚さの異なる領域を有するイオン注入マスク、もし
くは注入阻止能力の異なる領域を有するイオン注入マス
クを設け、該イオン注入マスクを用いて浅いほど不純物
濃度が高くなるようにイオン注入をおこなうか、または
前記第２導電型の半導体領域の形成領域に、浅いほど不
純物濃度が高くなるようにイオン注入をおこない、該イ
オン注入領域を選択的にエッチングして、前記電極の終
端から素子の外側へ向かって不純物濃度が低くなるよう
に表面を露出させることにより前記第２導電型の半導体
領域を形成することを特徴とする。この発明によれば、
第２導電型不純物のドーズ量を高くしながらイオン注入
を１回おこなうことにより、ＪＴＥよりなる終端構造が
形成される。
【００１１】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しつつ詳細に説明する。以下の各実施の
形態では、本発明をショットキーダイオードに適用した
例について説明する。また、第１導電型をｎ型とし、第
２導電型をｐ型とするが、本発明は導電型が逆の場合に
も同様に成り立つ。また、各図において左側をショット
キーダイオードの中心側とし、右側を素子の外側とす
る。
いて図面を参照しつつ詳細に説明する。以下の各実施の
形態では、本発明をショットキーダイオードに適用した
例について説明する。また、第１導電型をｎ型とし、第
２導電型をｐ型とするが、本発明は導電型が逆の場合に
も同様に成り立つ。また、各図において左側をショット
キーダイオードの中心側とし、右側を素子の外側とす
る。
【００１２】実施の形態１．図１は、本発明の実施の形
態１にかかる終端構造を模式的に示す断面図である。図
１に示すように、炭化けい素よりなるｎ型半導体基板１
上に、炭化けい素よりなるｎ型半導体層２が積層されて
いる。ｎ型半導体層２の表面の一部はショットキー電極
３により被覆されている。ショットキー電極３の終端部
分の下側には、第１のｐ型半導体領域１１がショットキ
ー電極３に接して設けられている。第１のｐ型半導体領
域１１の下側には、浅い方から順にたとえば第２のｐ型
半導体領域２１および第３のｐ型半導体領域３１が設け
られている。
態１にかかる終端構造を模式的に示す断面図である。図
１に示すように、炭化けい素よりなるｎ型半導体基板１
上に、炭化けい素よりなるｎ型半導体層２が積層されて
いる。ｎ型半導体層２の表面の一部はショットキー電極
３により被覆されている。ショットキー電極３の終端部
分の下側には、第１のｐ型半導体領域１１がショットキ
ー電極３に接して設けられている。第１のｐ型半導体領
域１１の下側には、浅い方から順にたとえば第２のｐ型
半導体領域２１および第３のｐ型半導体領域３１が設け
られている。
【００１３】第１および第２のｐ型半導体領域１１，２
１に接してその外側には、浅い方から順にたとえば第４
のｐ型半導体領域２２および第５のｐ型半導体領域３２
が設けられている。第４のｐ型半導体領域２２に接して
その外側には第６のｐ型半導体領域３３が設けられてい
る。ショットキー電極３の周囲の第１、第４および第６
のｐ型半導体領域１１，２２，３３とｎ型半導体層２の
表面は酸化膜４により覆われている。ショットキー電極
３の終端は酸化膜４の上に積層されており、フィールド
プレート９を形成している。また、ｎ型半導体基板１の
裏面には裏面電極５が設けられている。
１に接してその外側には、浅い方から順にたとえば第４
のｐ型半導体領域２２および第５のｐ型半導体領域３２
が設けられている。第４のｐ型半導体領域２２に接して
その外側には第６のｐ型半導体領域３３が設けられてい
る。ショットキー電極３の周囲の第１、第４および第６
のｐ型半導体領域１１，２２，３３とｎ型半導体層２の
表面は酸化膜４により覆われている。ショットキー電極
３の終端は酸化膜４の上に積層されており、フィールド
プレート９を形成している。また、ｎ型半導体基板１の
裏面には裏面電極５が設けられている。
【００１４】第１のｐ型半導体領域１１、第４のｐ型半
導体領域２２および第６のｐ型半導体領域３３の深さは
たとえばゼロ〜０．４μｍである。ここで、第１のｐ型
半導体領域１１とショットキー電極３との接触面を深さ
ゼロとする。第２のｐ型半導体領域２１および第５のｐ
型半導体領域３２の深さはたとえば０．４〜０．８μｍ
である。第３のｐ型半導体領域３１の深さはたとえば
０．８〜１．２μｍである。
導体領域２２および第６のｐ型半導体領域３３の深さは
たとえばゼロ〜０．４μｍである。ここで、第１のｐ型
半導体領域１１とショットキー電極３との接触面を深さ
ゼロとする。第２のｐ型半導体領域２１および第５のｐ
型半導体領域３２の深さはたとえば０．４〜０．８μｍ
である。第３のｐ型半導体領域３１の深さはたとえば
０．８〜１．２μｍである。
【００１５】また、第１のｐ型半導体領域１１の不純物
濃度はたとえば６×１０17ｃｍ-3である。第２のｐ型半
導体領域２１および第４のｐ型半導体領域２２の不純物
濃度はたとえば３×１０17ｃｍ-3である。第３のｐ型半
導体領域３１、第５のｐ型半導体領域３２および第６の
ｐ型半導体領域３３の不純物濃度はたとえば１．５×１
０17ｃｍ-3である。
濃度はたとえば６×１０17ｃｍ-3である。第２のｐ型半
導体領域２１および第４のｐ型半導体領域２２の不純物
濃度はたとえば３×１０17ｃｍ-3である。第３のｐ型半
導体領域３１、第５のｐ型半導体領域３２および第６の
ｐ型半導体領域３３の不純物濃度はたとえば１．５×１
０17ｃｍ-3である。
【００１６】また、第１のｐ型半導体領域１１、第２の
ｐ型半導体領域２１および第３のｐ型半導体領域３１の
幅はたとえば３３μｍである。第４のｐ型半導体領域２
２および第５のｐ型半導体領域３２の幅はたとえば３３
μｍである。第６のｐ型半導体領域３３の幅はたとえば
３４μｍである。
ｐ型半導体領域２１および第３のｐ型半導体領域３１の
幅はたとえば３３μｍである。第４のｐ型半導体領域２
２および第５のｐ型半導体領域３２の幅はたとえば３３
μｍである。第６のｐ型半導体領域３３の幅はたとえば
３４μｍである。
【００１７】つぎに、図１に示す終端構造を有するショ
ットキーダイオードの製造プロセスの一例について説明
する。まず、図２に示すように、ｎ型半導体基板１の表
面上にｎ型半導体層２をエピタキシャル成長させる。そ
して、ｎ型半導体層２に対して複数のマスクによるレジ
ストパターン形成とエッチングを複数回交互におこな
い、ｎ型半導体層２の表面層に、素子の外側に向かうに
つれて段階的に浅くなる凹部４１を形成する。
ットキーダイオードの製造プロセスの一例について説明
する。まず、図２に示すように、ｎ型半導体基板１の表
面上にｎ型半導体層２をエピタキシャル成長させる。そ
して、ｎ型半導体層２に対して複数のマスクによるレジ
ストパターン形成とエッチングを複数回交互におこな
い、ｎ型半導体層２の表面層に、素子の外側に向かうに
つれて段階的に浅くなる凹部４１を形成する。
【００１８】ここでは、凹部４１は３段の階段状に成形
されているとする。最も深い部分の深さはたとえば１．
２μｍであり、幅はたとえば３３μｍである。そのつぎ
に深い部分はたとえば０．８μｍの深さであり、その幅
はたとえば３３μｍである。最も浅い部分はたとえば
０．４μｍの深さであり、その幅はたとえば３４μｍで
ある。
されているとする。最も深い部分の深さはたとえば１．
２μｍであり、幅はたとえば３３μｍである。そのつぎ
に深い部分はたとえば０．８μｍの深さであり、その幅
はたとえば３３μｍである。最も浅い部分はたとえば
０．４μｍの深さであり、その幅はたとえば３４μｍで
ある。
【００１９】ついで、図３に示すように、不純物濃度が
１．５×１０17ｃｍ-3となるように制御しながら、厚さ
０．４μｍのｐ型半導体膜をエピタキシャル成長させ
る。これにより、凹部４１内に、第３のｐ型半導体領域
３１、第５のｐ型半導体領域３２および第６のｐ型半導
体領域３３が形成される。凹部４１の周りのｎ型半導体
層２の表面上にはｐ型半導体膜３４が積層される。
１．５×１０17ｃｍ-3となるように制御しながら、厚さ
０．４μｍのｐ型半導体膜をエピタキシャル成長させ
る。これにより、凹部４１内に、第３のｐ型半導体領域
３１、第５のｐ型半導体領域３２および第６のｐ型半導
体領域３３が形成される。凹部４１の周りのｎ型半導体
層２の表面上にはｐ型半導体膜３４が積層される。
【００２０】つづいて、不純物濃度が３×１０17ｃｍ-3
となるように制御しながら、再度、厚さ０．４μｍのｐ
型半導体膜をエピタキシャル成長させる。これにより、
第３のｐ型半導体領域３１および第５のｐ型半導体領域
３２の上にそれぞれ第２のｐ型半導体領域２１および第
４のｐ型半導体領域２２が形成される。第６のｐ型半導
体領域３３およびｐ型半導体膜３４の上にはそれぞれｐ
型半導体膜２３およびｐ型半導体膜２４が積層される。
となるように制御しながら、再度、厚さ０．４μｍのｐ
型半導体膜をエピタキシャル成長させる。これにより、
第３のｐ型半導体領域３１および第５のｐ型半導体領域
３２の上にそれぞれ第２のｐ型半導体領域２１および第
４のｐ型半導体領域２２が形成される。第６のｐ型半導
体領域３３およびｐ型半導体膜３４の上にはそれぞれｐ
型半導体膜２３およびｐ型半導体膜２４が積層される。
【００２１】つづいて、不純物濃度が６×１０17ｃｍ-3
となるように制御しながら、さらに再び厚さ０．４μｍ
のｐ型半導体膜をエピタキシャル成長させる。これによ
り、第２のｐ型半導体領域２１の上に第１のｐ型半導体
領域１１が形成される。第４のｐ型半導体領域２２およ
びｐ型半導体膜２３，２４の上にはそれぞれｐ型半導体
膜１２およびｐ型半導体膜１３，１４が積層される。
となるように制御しながら、さらに再び厚さ０．４μｍ
のｐ型半導体膜をエピタキシャル成長させる。これによ
り、第２のｐ型半導体領域２１の上に第１のｐ型半導体
領域１１が形成される。第４のｐ型半導体領域２２およ
びｐ型半導体膜２３，２４の上にはそれぞれｐ型半導体
膜１２およびｐ型半導体膜１３，１４が積層される。
【００２２】ついで、表面研磨をおこない、図４に示す
ように、ｎ型半導体層２の上の膜、すなわちｐ型半導体
膜１２，１３，１４，２３，２４，３４を除去する。そ
の後、研磨ダメージを除去するために犠牲酸化とエッチ
ングをおこなう。そして、酸化膜４、ショットキー電極
３および裏面電極５を形成し、図１に示す構成のショッ
トキーダイオードが完成する。
ように、ｎ型半導体層２の上の膜、すなわちｐ型半導体
膜１２，１３，１４，２３，２４，３４を除去する。そ
の後、研磨ダメージを除去するために犠牲酸化とエッチ
ングをおこなう。そして、酸化膜４、ショットキー電極
３および裏面電極５を形成し、図１に示す構成のショッ
トキーダイオードが完成する。
【００２３】つぎに、図１に示す終端構造を有するショ
ットキーダイオードの製造プロセスの別の例について説
明する。まず、図５に示すように、ｎ型半導体基板１の
上にエピタキシャル成長させたｎ型半導体層２の表面上
に、酸化膜４３を積層する。この酸化膜４３に対して複
数のマスクによるレジストパターン形成とエッチングを
複数回交互におこない、酸化膜４３に、素子の外側に向
かうにつれて段階的に浅くなる凹部４４を形成する。残
った酸化膜４３はイオン注入マスクとなる。
ットキーダイオードの製造プロセスの別の例について説
明する。まず、図５に示すように、ｎ型半導体基板１の
上にエピタキシャル成長させたｎ型半導体層２の表面上
に、酸化膜４３を積層する。この酸化膜４３に対して複
数のマスクによるレジストパターン形成とエッチングを
複数回交互におこない、酸化膜４３に、素子の外側に向
かうにつれて段階的に浅くなる凹部４４を形成する。残
った酸化膜４３はイオン注入マスクとなる。
【００２４】凹部４４はたとえば３段の階段状に成形さ
れており、最も深い部分とつぎに深い部分の幅はたとえ
ば３３μｍである。最も浅い部分の幅はたとえば３４μ
ｍである。このような凹部４４の形成後、後のイオン注
入工程において不純物イオンを注入したくない領域上の
酸化膜４３の表面を注入マスクとなるレジスト４５で被
覆する。
れており、最も深い部分とつぎに深い部分の幅はたとえ
ば３３μｍである。最も浅い部分の幅はたとえば３４μ
ｍである。このような凹部４４の形成後、後のイオン注
入工程において不純物イオンを注入したくない領域上の
酸化膜４３の表面を注入マスクとなるレジスト４５で被
覆する。
【００２５】ついで、図６に示すように、たとえばｎ型
半導体層２中に、不純物濃度がボックスプロファイルで
減少し、深さがゼロ〜０．４μｍ、０．４〜０．８μｍ
および０．８〜１．２μｍの各範囲での不純物濃度がそ
れぞれ６×１０17ｃｍ-3、３×１０17ｃｍ-3および１．
５×１０17ｃｍ-3となるように、加速度とドーズ量を制
御しながらＡｌイオンを注入する。これにより、第１〜
第６のｐ型半導体領域１１，２１，３１，２２，３２，
３３が形成される。
半導体層２中に、不純物濃度がボックスプロファイルで
減少し、深さがゼロ〜０．４μｍ、０．４〜０．８μｍ
および０．８〜１．２μｍの各範囲での不純物濃度がそ
れぞれ６×１０17ｃｍ-3、３×１０17ｃｍ-3および１．
５×１０17ｃｍ-3となるように、加速度とドーズ量を制
御しながらＡｌイオンを注入する。これにより、第１〜
第６のｐ型半導体領域１１，２１，３１，２２，３２，
３３が形成される。
【００２６】ここで、酸化膜４３の、第４のｐ型半導体
領域２２の上の部分は、不純物濃度が３×１０17ｃｍ-3
および１．５×１０17ｃｍ-3となるように制御したイオ
ン注入によりｎ型半導体層２中に第４および第５のｐ型
半導体領域２２，３２が丁度形成され、かつ不純物濃度
が６×１０17ｃｍ-3となるように制御したイオン注入時
に不純物がｎ型半導体層２中に注入されるのを阻止し得
る厚さを有する。したがって、酸化膜４３の、第４のｐ
型半導体領域２２の上の部分は、不純物濃度が６×１０
17ｃｍ-3となるように制御したイオン注入による不純物
注入領域１５となる。
領域２２の上の部分は、不純物濃度が３×１０17ｃｍ-3
および１．５×１０17ｃｍ-3となるように制御したイオ
ン注入によりｎ型半導体層２中に第４および第５のｐ型
半導体領域２２，３２が丁度形成され、かつ不純物濃度
が６×１０17ｃｍ-3となるように制御したイオン注入時
に不純物がｎ型半導体層２中に注入されるのを阻止し得
る厚さを有する。したがって、酸化膜４３の、第４のｐ
型半導体領域２２の上の部分は、不純物濃度が６×１０
17ｃｍ-3となるように制御したイオン注入による不純物
注入領域１５となる。
【００２７】また、酸化膜４３の、第６のｐ型半導体領
域３３の上の部分は、不純物濃度が１．５×１０17ｃｍ
-3となるように制御したイオン注入によりｎ型半導体層
２中に第６のｐ型半導体領域３３が丁度形成され、かつ
不純物濃度が３×１０17ｃｍ -3および６×１０17ｃｍ-3
となるように制御したイオン注入時に不純物がｎ型半導
体層２中に注入されるのを阻止し得る厚さを有する。し
たがって、酸化膜４３の、第６のｐ型半導体領域３３の
上の部分は、不純物濃度が３×１０17ｃｍ-3および６×
１０17ｃｍ-3となるように制御したイオン注入による不
純物注入領域２５，１５となる。
域３３の上の部分は、不純物濃度が１．５×１０17ｃｍ
-3となるように制御したイオン注入によりｎ型半導体層
２中に第６のｐ型半導体領域３３が丁度形成され、かつ
不純物濃度が３×１０17ｃｍ -3および６×１０17ｃｍ-3
となるように制御したイオン注入時に不純物がｎ型半導
体層２中に注入されるのを阻止し得る厚さを有する。し
たがって、酸化膜４３の、第６のｐ型半導体領域３３の
上の部分は、不純物濃度が３×１０17ｃｍ-3および６×
１０17ｃｍ-3となるように制御したイオン注入による不
純物注入領域２５，１５となる。
【００２８】ついで、ｎ型半導体層２の上の酸化膜４３
およびレジスト４５を除去する。それによって、酸化膜
４３の不純物注入領域１５，２５も除去される（図４参
照）。そして、酸化膜４、ショットキー電極３および裏
面電極５を形成し、図１に示す構成のショットキーダイ
オードが完成する。
およびレジスト４５を除去する。それによって、酸化膜
４３の不純物注入領域１５，２５も除去される（図４参
照）。そして、酸化膜４、ショットキー電極３および裏
面電極５を形成し、図１に示す構成のショットキーダイ
オードが完成する。
【００２９】つぎに、図１に示す終端構造を有するショ
ットキーダイオードの製造プロセスのさらに別の例につ
いて説明する。まず、図７に示すように、ｎ型半導体基
板１の上にエピタキシャル成長させたｎ型半導体層２の
表面上に、酸化膜４７を積層する。この酸化膜４７をパ
ターニングして、ｎ型半導体層２の、第１のｐ型半導体
領域１１を形成する領域上の表面を露出させる。この露
出面の幅はたとえば３３μｍである。
ットキーダイオードの製造プロセスのさらに別の例につ
いて説明する。まず、図７に示すように、ｎ型半導体基
板１の上にエピタキシャル成長させたｎ型半導体層２の
表面上に、酸化膜４７を積層する。この酸化膜４７をパ
ターニングして、ｎ型半導体層２の、第１のｐ型半導体
領域１１を形成する領域上の表面を露出させる。この露
出面の幅はたとえば３３μｍである。
【００３０】その後、酸化膜４７の上に、イオン注入に
よる不純物注入阻止能力が酸化膜４７とは異なる膜、た
とえば窒化膜４８を積層する。この窒化膜４８をパター
ニングして、酸化膜４７の、第４のｐ型半導体領域２２
を形成する領域上の表面を露出させる。この露出面の幅
もたとえば３３μｍである。そして、後のイオン注入工
程において不純物イオンを注入したくない領域上の酸化
膜４７および窒化膜４８の表面を注入マスクとなるレジ
スト４５で被覆する。窒化膜４８上のレジスト４５は、
窒化膜４８が幅３４μｍで露出するように後退させられ
ている。残った酸化膜４７および窒化膜４８はイオン注
入マスクとなる。窒化膜４８の存在により、このイオン
注入マスクには注入阻止能力の異なる領域が形成されて
いることになる。
よる不純物注入阻止能力が酸化膜４７とは異なる膜、た
とえば窒化膜４８を積層する。この窒化膜４８をパター
ニングして、酸化膜４７の、第４のｐ型半導体領域２２
を形成する領域上の表面を露出させる。この露出面の幅
もたとえば３３μｍである。そして、後のイオン注入工
程において不純物イオンを注入したくない領域上の酸化
膜４７および窒化膜４８の表面を注入マスクとなるレジ
スト４５で被覆する。窒化膜４８上のレジスト４５は、
窒化膜４８が幅３４μｍで露出するように後退させられ
ている。残った酸化膜４７および窒化膜４８はイオン注
入マスクとなる。窒化膜４８の存在により、このイオン
注入マスクには注入阻止能力の異なる領域が形成されて
いることになる。
【００３１】ついで、図８に示すように、たとえばｎ型
半導体層２中に、不純物濃度がボックスプロファイルで
減少し、深さがゼロ〜０．４μｍ、０．４〜０．８μｍ
および０．８〜１．２μｍの各範囲での不純物濃度がそ
れぞれ６×１０17ｃｍ-3、３×１０17ｃｍ-3および１．
５×１０17ｃｍ-3となるように、加速度とドーズ量を制
御しながらＡｌイオンを注入する。これにより、第１〜
第６のｐ型半導体領域１１，２１，３１，２２，３２，
３３が形成される。
半導体層２中に、不純物濃度がボックスプロファイルで
減少し、深さがゼロ〜０．４μｍ、０．４〜０．８μｍ
および０．８〜１．２μｍの各範囲での不純物濃度がそ
れぞれ６×１０17ｃｍ-3、３×１０17ｃｍ-3および１．
５×１０17ｃｍ-3となるように、加速度とドーズ量を制
御しながらＡｌイオンを注入する。これにより、第１〜
第６のｐ型半導体領域１１，２１，３１，２２，３２，
３３が形成される。
【００３２】ここで、酸化膜４７の露出部分は、不純物
濃度が３×１０17ｃｍ-3および１．５×１０17ｃｍ-3と
なるように制御したイオン注入によりｎ型半導体層２中
に第４および第５のｐ型半導体領域２２，３２が丁度形
成され、かつ不純物濃度が６×１０17ｃｍ-3となるよう
に制御したイオン注入時に不純物がｎ型半導体層２中に
注入されるのを阻止し得る厚さを有する。したがって、
酸化膜４７の露出部分は、不純物濃度が６×１０17ｃｍ
-3となるように制御したイオン注入による不純物注入領
域１５となる。
濃度が３×１０17ｃｍ-3および１．５×１０17ｃｍ-3と
なるように制御したイオン注入によりｎ型半導体層２中
に第４および第５のｐ型半導体領域２２，３２が丁度形
成され、かつ不純物濃度が６×１０17ｃｍ-3となるよう
に制御したイオン注入時に不純物がｎ型半導体層２中に
注入されるのを阻止し得る厚さを有する。したがって、
酸化膜４７の露出部分は、不純物濃度が６×１０17ｃｍ
-3となるように制御したイオン注入による不純物注入領
域１５となる。
【００３３】また、窒化膜４８の露出部分、および酸化
膜４７の、窒化膜露出部分の下側の部分は、不純物濃度
が１．５×１０17ｃｍ-3となるように制御したイオン注
入によりｎ型半導体層２中に第６のｐ型半導体領域３３
が丁度形成され、かつ不純物濃度が３×１０17ｃｍ-3お
よび６×１０17ｃｍ-3となるように制御したイオン注入
時に不純物がｎ型半導体層２中に注入されるのを阻止し
得る厚さを有する。それによって、窒化膜４８の露出部
分は、不純物濃度が６×１０17ｃｍ-3となるように制御
したイオン注入による不純物注入領域１５となる。酸化
膜４７の、窒化膜露出部分の下側の部分は、不純物濃度
が３×１０17ｃｍ-3となるように制御したイオン注入に
よる不純物注入領域２５となる。
膜４７の、窒化膜露出部分の下側の部分は、不純物濃度
が１．５×１０17ｃｍ-3となるように制御したイオン注
入によりｎ型半導体層２中に第６のｐ型半導体領域３３
が丁度形成され、かつ不純物濃度が３×１０17ｃｍ-3お
よび６×１０17ｃｍ-3となるように制御したイオン注入
時に不純物がｎ型半導体層２中に注入されるのを阻止し
得る厚さを有する。それによって、窒化膜４８の露出部
分は、不純物濃度が６×１０17ｃｍ-3となるように制御
したイオン注入による不純物注入領域１５となる。酸化
膜４７の、窒化膜露出部分の下側の部分は、不純物濃度
が３×１０17ｃｍ-3となるように制御したイオン注入に
よる不純物注入領域２５となる。
【００３４】ついで、ｎ型半導体層２の上の酸化膜４
７、窒化膜４８およびレジスト４５を除去する。それに
よって、酸化膜４７と窒化膜４８の不純物注入領域１
５，２５も除去される（図４参照）。そして、酸化膜
４、ショットキー電極３および裏面電極５を形成し、図
１に示す構成のショットキーダイオードが完成する。
７、窒化膜４８およびレジスト４５を除去する。それに
よって、酸化膜４７と窒化膜４８の不純物注入領域１
５，２５も除去される（図４参照）。そして、酸化膜
４、ショットキー電極３および裏面電極５を形成し、図
１に示す構成のショットキーダイオードが完成する。
【００３５】実施の形態２．図９は、本発明の実施の形
態２にかかる終端構造を模式的に示す断面図である。図
９に示すように、実施の形態２にかかる終端構造では、
ショットキー電極３の終端部分の下側に浅い方から順に
たとえば第１のｐ型半導体領域１１、第２のｐ型半導体
領域２１および第３のｐ型半導体領域３１が設けられて
いる。そして、第２および第３のｐ型半導体領域２１，
３１に接してその外側には、浅い方から順にたとえば第
４のｐ型半導体領域２２および第５のｐ型半導体領域３
２が設けられている。
態２にかかる終端構造を模式的に示す断面図である。図
９に示すように、実施の形態２にかかる終端構造では、
ショットキー電極３の終端部分の下側に浅い方から順に
たとえば第１のｐ型半導体領域１１、第２のｐ型半導体
領域２１および第３のｐ型半導体領域３１が設けられて
いる。そして、第２および第３のｐ型半導体領域２１，
３１に接してその外側には、浅い方から順にたとえば第
４のｐ型半導体領域２２および第５のｐ型半導体領域３
２が設けられている。
【００３６】さらに、第５のｐ型半導体領域３２に接し
てその外側に第６のｐ型半導体領域３３が設けられてい
る。これら第１のｐ型半導体領域１１、第４のｐ型半導
体領域２２および第６のｐ型半導体領域３３により、シ
ョットキー電極３の終端周辺領域は、素子の外側に向か
って階段を降りるような形状となっている。そして、シ
ョットキー電極３の周囲の第１、第４および第６のｐ型
半導体領域１１，２２，３３とｎ型半導体層２の表面を
覆う酸化膜４は階段状になっている。その他の構成、寸
法や不純物濃度などは実施の形態１と同じである。
てその外側に第６のｐ型半導体領域３３が設けられてい
る。これら第１のｐ型半導体領域１１、第４のｐ型半導
体領域２２および第６のｐ型半導体領域３３により、シ
ョットキー電極３の終端周辺領域は、素子の外側に向か
って階段を降りるような形状となっている。そして、シ
ョットキー電極３の周囲の第１、第４および第６のｐ型
半導体領域１１，２２，３３とｎ型半導体層２の表面を
覆う酸化膜４は階段状になっている。その他の構成、寸
法や不純物濃度などは実施の形態１と同じである。
【００３７】つぎに、図９に示す終端構造を有するショ
ットキーダイオードの製造プロセスの一例について説明
する。まず、図１０に示すように、ｎ型半導体基板１の
上にエピタキシャル成長させたｎ型半導体層２に、エッ
チングにより深さが一定の凹部５１を形成する。凹部５
１の深さはたとえば１．２μｍであり、幅はたとえば１
００μｍである。
ットキーダイオードの製造プロセスの一例について説明
する。まず、図１０に示すように、ｎ型半導体基板１の
上にエピタキシャル成長させたｎ型半導体層２に、エッ
チングにより深さが一定の凹部５１を形成する。凹部５
１の深さはたとえば１．２μｍであり、幅はたとえば１
００μｍである。
【００３８】ついで、図１１に示すように、不純物濃度
が１．５×１０17ｃｍ-3となるように制御しながら、厚
さ０．４μｍのｐ型半導体膜をエピタキシャル成長させ
る。これにより、凹部５１内に、第３のｐ型半導体領域
３１、第５のｐ型半導体領域３２および第６のｐ型半導
体領域３３が形成される。凹部５１の周りのｎ型半導体
層２の表面上にはｐ型半導体膜３４が積層される。
が１．５×１０17ｃｍ-3となるように制御しながら、厚
さ０．４μｍのｐ型半導体膜をエピタキシャル成長させ
る。これにより、凹部５１内に、第３のｐ型半導体領域
３１、第５のｐ型半導体領域３２および第６のｐ型半導
体領域３３が形成される。凹部５１の周りのｎ型半導体
層２の表面上にはｐ型半導体膜３４が積層される。
【００３９】つづいて、不純物濃度が３×１０17ｃｍ-3
となるように制御しながら、再度、厚さ０．４μｍのｐ
型半導体膜をエピタキシャル成長させる。これにより、
第３のｐ型半導体領域３１、第５のｐ型半導体領域３２
および第６のｐ型半導体領域３３の上にそれぞれ第２の
ｐ型半導体領域２１、第４のｐ型半導体領域２２および
ｐ型半導体膜２３が形成される。ｐ型半導体膜３４の上
にはｐ型半導体膜２４が積層される。
となるように制御しながら、再度、厚さ０．４μｍのｐ
型半導体膜をエピタキシャル成長させる。これにより、
第３のｐ型半導体領域３１、第５のｐ型半導体領域３２
および第６のｐ型半導体領域３３の上にそれぞれ第２の
ｐ型半導体領域２１、第４のｐ型半導体領域２２および
ｐ型半導体膜２３が形成される。ｐ型半導体膜３４の上
にはｐ型半導体膜２４が積層される。
【００４０】つづいて、不純物濃度が６×１０17ｃｍ-3
となるように制御しながら、さらに再び厚さ０．４μｍ
のｐ型半導体膜をエピタキシャル成長させる。これによ
り、第２のｐ型半導体領域２１、第４のｐ型半導体領域
２２およびｐ型半導体膜２３の上にそれぞれ第１のｐ型
半導体領域１１、ｐ型半導体膜１２およびｐ型半導体膜
１３が形成される。ｐ型半導体膜２４の上にはｐ型半導
体膜１４が積層される。
となるように制御しながら、さらに再び厚さ０．４μｍ
のｐ型半導体膜をエピタキシャル成長させる。これによ
り、第２のｐ型半導体領域２１、第４のｐ型半導体領域
２２およびｐ型半導体膜２３の上にそれぞれ第１のｐ型
半導体領域１１、ｐ型半導体膜１２およびｐ型半導体膜
１３が形成される。ｐ型半導体膜２４の上にはｐ型半導
体膜１４が積層される。
【００４１】ついで、表面研磨をおこない、図１２に示
すように、ｎ型半導体層２の上の膜、すなわちｐ型半導
体膜１４，２４，３４を除去する。その後、研磨ダメー
ジを除去するために犠牲酸化とエッチングをおこなう。
ついで、図１３に示すように、第１のｐ型半導体領域１
１の表面、およびそれよりもショットキーダイオードの
中心側（図の左側）の表面を覆うレジストパターンを形
成する。そして、エッチングによりｐ型半導体膜１２，
１３およびその外側（図の右側）の部分を除去する。
すように、ｎ型半導体層２の上の膜、すなわちｐ型半導
体膜１４，２４，３４を除去する。その後、研磨ダメー
ジを除去するために犠牲酸化とエッチングをおこなう。
ついで、図１３に示すように、第１のｐ型半導体領域１
１の表面、およびそれよりもショットキーダイオードの
中心側（図の左側）の表面を覆うレジストパターンを形
成する。そして、エッチングによりｐ型半導体膜１２，
１３およびその外側（図の右側）の部分を除去する。
【００４２】つづいて、再度、第４のｐ型半導体領域２
２の表面、およびそれよりもショットキーダイオードの
中心側（図の左側）の表面を覆うレジストパターンを形
成し、エッチングによりｐ型半導体膜２３およびその外
側（図の右側）の部分を除去する。さらに、第６のｐ型
半導体領域３３の表面、およびそれよりもショットキー
ダイオードの中心側（図の左側）の表面を覆うレジスト
パターンを形成し、エッチングにより第６のｐ型半導体
領域３３の外側（図の右側）の部分を除去する（図１３
参照）。そして、酸化膜４、ショットキー電極３および
裏面電極５を形成し、図９に示す構成のショットキーダ
イオードが完成する。
２の表面、およびそれよりもショットキーダイオードの
中心側（図の左側）の表面を覆うレジストパターンを形
成し、エッチングによりｐ型半導体膜２３およびその外
側（図の右側）の部分を除去する。さらに、第６のｐ型
半導体領域３３の表面、およびそれよりもショットキー
ダイオードの中心側（図の左側）の表面を覆うレジスト
パターンを形成し、エッチングにより第６のｐ型半導体
領域３３の外側（図の右側）の部分を除去する（図１３
参照）。そして、酸化膜４、ショットキー電極３および
裏面電極５を形成し、図９に示す構成のショットキーダ
イオードが完成する。
【００４３】つぎに、図９に示す終端構造を有するショ
ットキーダイオードの製造プロセスの別の例について説
明する。まず、図１４に示すように、ｎ型半導体基板１
の上にエピタキシャル成長させたｎ型半導体層２の表面
上にレジスト５３を被着させる。そして、レジスト５３
のパターン形成をおこない、ｎ型半導体層２の、第１〜
第６のｐ型半導体領域１１，２１，３１，２２，３２，
３３を形成する領域の表面を１００μｍの幅で露出させ
る。
ットキーダイオードの製造プロセスの別の例について説
明する。まず、図１４に示すように、ｎ型半導体基板１
の上にエピタキシャル成長させたｎ型半導体層２の表面
上にレジスト５３を被着させる。そして、レジスト５３
のパターン形成をおこない、ｎ型半導体層２の、第１〜
第６のｐ型半導体領域１１，２１，３１，２２，３２，
３３を形成する領域の表面を１００μｍの幅で露出させ
る。
【００４４】ついで、図１５に示すように、たとえばｎ
型半導体層２中に、不純物濃度がボックスプロファイル
で減少し、深さがゼロ〜０．４μｍ、０．４〜０．８μ
ｍおよび０．８〜１．２μｍの各範囲での不純物濃度が
それぞれ６×１０17ｃｍ-3、３×１０17ｃｍ-3および
１．５×１０17ｃｍ-3となるように、加速度とドーズ量
を制御しながらＡｌイオンを注入する。これにより、第
１〜第６のｐ型半導体領域１１，２１，３１，２２，３
２，３３、第４のｐ型半導体領域２２上のｐ型半導体膜
１２および第６のｐ型半導体領域３３上のｐ型半導体膜
１３，２３が形成される。
型半導体層２中に、不純物濃度がボックスプロファイル
で減少し、深さがゼロ〜０．４μｍ、０．４〜０．８μ
ｍおよび０．８〜１．２μｍの各範囲での不純物濃度が
それぞれ６×１０17ｃｍ-3、３×１０17ｃｍ-3および
１．５×１０17ｃｍ-3となるように、加速度とドーズ量
を制御しながらＡｌイオンを注入する。これにより、第
１〜第６のｐ型半導体領域１１，２１，３１，２２，３
２，３３、第４のｐ型半導体領域２２上のｐ型半導体膜
１２および第６のｐ型半導体領域３３上のｐ型半導体膜
１３，２３が形成される。
【００４５】ついで、レジスト５３を除去した後、上述
したように、第１のｐ型半導体領域１１の表面、および
それよりもショットキーダイオードの中心側（図の左
側）の表面を覆うレジストパターンの形成、エッチン
グ、第４のｐ型半導体領域２２の表面、およびそれより
もショットキーダイオードの中心側（図の左側）の表面
を覆うレジストパターンの形成、エッチング、第６のｐ
型半導体領域３３の表面、およびそれよりもショットキ
ーダイオードの中心側（図の左側）の表面を覆うレジス
トパターンの形成、およびエッチングを順次おこない、
ｐ型半導体膜１２，１３，２３およびその外側（図の右
側）の部分を除去して階段状にする。そして、酸化膜
４、ショットキー電極３および裏面電極５を形成し、図
９に示す構成のショットキーダイオードが完成する。
したように、第１のｐ型半導体領域１１の表面、および
それよりもショットキーダイオードの中心側（図の左
側）の表面を覆うレジストパターンの形成、エッチン
グ、第４のｐ型半導体領域２２の表面、およびそれより
もショットキーダイオードの中心側（図の左側）の表面
を覆うレジストパターンの形成、エッチング、第６のｐ
型半導体領域３３の表面、およびそれよりもショットキ
ーダイオードの中心側（図の左側）の表面を覆うレジス
トパターンの形成、およびエッチングを順次おこない、
ｐ型半導体膜１２，１３，２３およびその外側（図の右
側）の部分を除去して階段状にする。そして、酸化膜
４、ショットキー電極３および裏面電極５を形成し、図
９に示す構成のショットキーダイオードが完成する。
【００４６】実施の形態３．図１６は、本発明の実施の
形態３にかかる終端構造を模式的に示す断面図である。
図１６に示すように、実施の形態３にかかる終端構造で
は、浅い方から順にたとえば不純物濃度が６×１０17ｃ
ｍ-3の第１のｐ型半導体領域１６、不純物濃度が３×１
０17ｃｍ-3の第２のｐ型半導体領域２６、および不純物
濃度が１．５×１０17ｃｍ-3の第３のｐ型半導体領域３
６が設けられている。
形態３にかかる終端構造を模式的に示す断面図である。
図１６に示すように、実施の形態３にかかる終端構造で
は、浅い方から順にたとえば不純物濃度が６×１０17ｃ
ｍ-3の第１のｐ型半導体領域１６、不純物濃度が３×１
０17ｃｍ-3の第２のｐ型半導体領域２６、および不純物
濃度が１．５×１０17ｃｍ-3の第３のｐ型半導体領域３
６が設けられている。
【００４７】第１のｐ型半導体領域１６の深さは、ショ
ットキー電極３の終端部分の下側においてたとえばゼロ
〜０．４μｍであり、素子の外側へ向かって深さゼロに
なるまで連続的に浅くなっている。第２のｐ型半導体領
域２６の深さは、ショットキー電極３の終端部分の下側
においてたとえば０．４〜０．８μｍであり、素子の外
側へ向かって深さゼロになるまで連続的に浅くなってい
る。第３のｐ型半導体領域３６の深さは、ショットキー
電極３の終端部分の下側においてたとえば０．８〜１．
２μｍであり、素子の外側へ向かって深さゼロになるま
で連続的に浅くなっている。ショットキー電極３、酸化
膜４および裏面電極５については実施の形態１と同じで
ある。
ットキー電極３の終端部分の下側においてたとえばゼロ
〜０．４μｍであり、素子の外側へ向かって深さゼロに
なるまで連続的に浅くなっている。第２のｐ型半導体領
域２６の深さは、ショットキー電極３の終端部分の下側
においてたとえば０．４〜０．８μｍであり、素子の外
側へ向かって深さゼロになるまで連続的に浅くなってい
る。第３のｐ型半導体領域３６の深さは、ショットキー
電極３の終端部分の下側においてたとえば０．８〜１．
２μｍであり、素子の外側へ向かって深さゼロになるま
で連続的に浅くなっている。ショットキー電極３、酸化
膜４および裏面電極５については実施の形態１と同じで
ある。
【００４８】つぎに、図１６に示す終端構造を有するシ
ョットキーダイオードの製造プロセスの一例について説
明する。まず、図１７に示すように、ｎ型半導体基板１
の上にエピタキシャル成長させたｎ型半導体層２に、メ
サエッチングにより素子の外側に向かって連続的に浅く
なる凹部５５を形成する。凹部５５の深さは、たとえば
１．２μｍからゼロまで変化する。
ョットキーダイオードの製造プロセスの一例について説
明する。まず、図１７に示すように、ｎ型半導体基板１
の上にエピタキシャル成長させたｎ型半導体層２に、メ
サエッチングにより素子の外側に向かって連続的に浅く
なる凹部５５を形成する。凹部５５の深さは、たとえば
１．２μｍからゼロまで変化する。
【００４９】ついで、図１８に示すように、不純物濃度
が１．５×１０17ｃｍ-3となるように制御しながら、厚
さ０．４μｍのｐ型半導体膜をエピタキシャル成長させ
る。これにより、凹部４１内、およびそれよりも素子の
外側部分に第３のｐ型半導体領域３６が形成される。凹
部４１よりもショットキーダイオードの中心側部分には
ｐ型半導体膜３４が積層される。
が１．５×１０17ｃｍ-3となるように制御しながら、厚
さ０．４μｍのｐ型半導体膜をエピタキシャル成長させ
る。これにより、凹部４１内、およびそれよりも素子の
外側部分に第３のｐ型半導体領域３６が形成される。凹
部４１よりもショットキーダイオードの中心側部分には
ｐ型半導体膜３４が積層される。
【００５０】つづいて、不純物濃度が３×１０17ｃｍ-3
となるように制御しながら、再度、厚さ０．４μｍのｐ
型半導体膜をエピタキシャル成長させる。これにより、
凹部４１内、およびそれよりも素子の外側部分の第３の
ｐ型半導体領域３６上に第２のｐ型半導体領域２６が形
成される。ｐ型半導体膜３４上にはｐ型半導体膜２４が
積層される。
となるように制御しながら、再度、厚さ０．４μｍのｐ
型半導体膜をエピタキシャル成長させる。これにより、
凹部４１内、およびそれよりも素子の外側部分の第３の
ｐ型半導体領域３６上に第２のｐ型半導体領域２６が形
成される。ｐ型半導体膜３４上にはｐ型半導体膜２４が
積層される。
【００５１】つづいて、不純物濃度が６×１０17ｃｍ-3
となるように制御しながら、さらに再び厚さ０．４μｍ
のｐ型半導体膜をエピタキシャル成長させる。これによ
り、凹部４１内、およびそれよりも素子の外側部分の第
２のｐ型半導体領域２６上に第１のｐ型半導体領域１６
が形成される。ｐ型半導体膜２４上にはｐ型半導体膜１
４が積層される。
となるように制御しながら、さらに再び厚さ０．４μｍ
のｐ型半導体膜をエピタキシャル成長させる。これによ
り、凹部４１内、およびそれよりも素子の外側部分の第
２のｐ型半導体領域２６上に第１のｐ型半導体領域１６
が形成される。ｐ型半導体膜２４上にはｐ型半導体膜１
４が積層される。
【００５２】ついで、表面研磨をおこない、図１９に示
すように、ｎ型半導体層２の上の部分を除去する。その
後、研磨ダメージを除去するために犠牲酸化とエッチン
グをおこなう。そして、酸化膜４、ショットキー電極３
および裏面電極５を形成し、図１６に示す構成のショッ
トキーダイオードが完成する。
すように、ｎ型半導体層２の上の部分を除去する。その
後、研磨ダメージを除去するために犠牲酸化とエッチン
グをおこなう。そして、酸化膜４、ショットキー電極３
および裏面電極５を形成し、図１６に示す構成のショッ
トキーダイオードが完成する。
【００５３】つぎに、図１６に示す終端構造を有するシ
ョットキーダイオードの製造プロセスの別の例について
説明する。まず、図２０に示すように、ｎ型半導体基板
１の上にエピタキシャル成長させたｎ型半導体層２の表
面上に酸化膜５７を積層し、この酸化膜５７の厚さがゼ
ロから素子の外側に向かって連続的に厚くなるようにメ
サエッチングをおこなう。そして、後のイオン注入工程
において不純物イオンを注入したくない領域の表面をレ
ジスト４５で被覆する。
ョットキーダイオードの製造プロセスの別の例について
説明する。まず、図２０に示すように、ｎ型半導体基板
１の上にエピタキシャル成長させたｎ型半導体層２の表
面上に酸化膜５７を積層し、この酸化膜５７の厚さがゼ
ロから素子の外側に向かって連続的に厚くなるようにメ
サエッチングをおこなう。そして、後のイオン注入工程
において不純物イオンを注入したくない領域の表面をレ
ジスト４５で被覆する。
【００５４】ついで、図２１に示すように、たとえばｎ
型半導体層２中に、不純物濃度がボックスプロファイル
で減少し、ショットキーダイオードの中心側端部におけ
る深さがゼロ〜０．４μｍ、０．４〜０．８μｍおよび
０．８〜１．２μｍの各範囲でそれぞれ不純物濃度が６
×１０17ｃｍ-3、３×１０17ｃｍ-3および１．５×１０
17ｃｍ-3となるように、加速度とドーズ量を制御しなが
らＡｌイオンを注入する。これにより、第１〜第３のｐ
型半導体領域１６，２６，３６が形成される。
型半導体層２中に、不純物濃度がボックスプロファイル
で減少し、ショットキーダイオードの中心側端部におけ
る深さがゼロ〜０．４μｍ、０．４〜０．８μｍおよび
０．８〜１．２μｍの各範囲でそれぞれ不純物濃度が６
×１０17ｃｍ-3、３×１０17ｃｍ-3および１．５×１０
17ｃｍ-3となるように、加速度とドーズ量を制御しなが
らＡｌイオンを注入する。これにより、第１〜第３のｐ
型半導体領域１６，２６，３６が形成される。
【００５５】また、酸化膜５７の、第１〜第３のｐ型半
導体領域１６，２６，３６の上の部分は不純物注入領域
１５，２５，３５となる。ついで、ｎ型半導体層２の上
の酸化膜５７およびレジスト４５を除去する。それによ
って、酸化膜５７の不純物注入領域１５，２５，３５も
除去される（図１９参照）。そして、酸化膜４、ショッ
トキー電極３および裏面電極５を形成し、図１６に示す
構成のショットキーダイオードが完成する。
導体領域１６，２６，３６の上の部分は不純物注入領域
１５，２５，３５となる。ついで、ｎ型半導体層２の上
の酸化膜５７およびレジスト４５を除去する。それによ
って、酸化膜５７の不純物注入領域１５，２５，３５も
除去される（図１９参照）。そして、酸化膜４、ショッ
トキー電極３および裏面電極５を形成し、図１６に示す
構成のショットキーダイオードが完成する。
【００５６】実施の形態４．図２２は、本発明の実施の
形態４にかかる終端構造を模式的に示す断面図である。
図２２に示すように、実施の形態４にかかる終端構造で
は、浅い方から順にたとえば不純物濃度が６×１０17ｃ
ｍ-3の第１のｐ型半導体領域１６、不純物濃度が３×１
０17ｃｍ-3の第２のｐ型半導体領域２６、および不純物
濃度が１．５×１０17ｃｍ-3の第３のｐ型半導体領域３
６が設けられている。
形態４にかかる終端構造を模式的に示す断面図である。
図２２に示すように、実施の形態４にかかる終端構造で
は、浅い方から順にたとえば不純物濃度が６×１０17ｃ
ｍ-3の第１のｐ型半導体領域１６、不純物濃度が３×１
０17ｃｍ-3の第２のｐ型半導体領域２６、および不純物
濃度が１．５×１０17ｃｍ-3の第３のｐ型半導体領域３
６が設けられている。
【００５７】第１のｐ型半導体領域１６の深さはたとえ
ばゼロ〜０．４μｍである。第２のｐ型半導体領域２６
の深さはたとえば０．４〜０．８μｍである。第３のｐ
型半導体領域３６の深さはたとえば０．８〜１．２μｍ
である。ショットキー電極３の終端周辺領域は、素子の
外側に向かって連続的に下る傾斜状となっている。その
ため、第１のｐ型半導体領域１６、第２のｐ型半導体領
域２６および第３のｐ型半導体領域３６は、ショットキ
ー電極３の終端から素子の外側に向かってこの順に露出
することになる。そして、その露出面を酸化膜４が被覆
している。ショットキー電極３および裏面電極５につい
ては実施の形態１と同じである。
ばゼロ〜０．４μｍである。第２のｐ型半導体領域２６
の深さはたとえば０．４〜０．８μｍである。第３のｐ
型半導体領域３６の深さはたとえば０．８〜１．２μｍ
である。ショットキー電極３の終端周辺領域は、素子の
外側に向かって連続的に下る傾斜状となっている。その
ため、第１のｐ型半導体領域１６、第２のｐ型半導体領
域２６および第３のｐ型半導体領域３６は、ショットキ
ー電極３の終端から素子の外側に向かってこの順に露出
することになる。そして、その露出面を酸化膜４が被覆
している。ショットキー電極３および裏面電極５につい
ては実施の形態１と同じである。
【００５８】つぎに、図２２に示す終端構造を有するシ
ョットキーダイオードの製造プロセスの一例について説
明する。まず、ｎ型半導体基板１の上にエピタキシャル
成長させたｎ型半導体層２に、エッチングにより深さが
一定の凹部を形成する（図１０参照）。この凹部の深さ
はたとえば１．２μｍであり、幅はたとえば１００μｍ
である。
ョットキーダイオードの製造プロセスの一例について説
明する。まず、ｎ型半導体基板１の上にエピタキシャル
成長させたｎ型半導体層２に、エッチングにより深さが
一定の凹部を形成する（図１０参照）。この凹部の深さ
はたとえば１．２μｍであり、幅はたとえば１００μｍ
である。
【００５９】ついで、図２３に示すように、不純物濃度
が１．５×１０17ｃｍ-3となるように制御しながら、厚
さ０．４μｍのｐ型半導体膜をエピタキシャル成長させ
る。これにより、凹部内に第３のｐ型半導体領域３６が
形成される。凹部の周りにはｐ型半導体膜３４が積層さ
れる。
が１．５×１０17ｃｍ-3となるように制御しながら、厚
さ０．４μｍのｐ型半導体膜をエピタキシャル成長させ
る。これにより、凹部内に第３のｐ型半導体領域３６が
形成される。凹部の周りにはｐ型半導体膜３４が積層さ
れる。
【００６０】つづいて、不純物濃度が３×１０17ｃｍ-3
となるように制御しながら、再度、厚さ０．４μｍのｐ
型半導体膜をエピタキシャル成長させる。これにより、
第３のｐ型半導体領域３６の上に第２のｐ型半導体領域
２６が形成される。ｐ型半導体膜３４の上にはｐ型半導
体膜２４が積層される。
となるように制御しながら、再度、厚さ０．４μｍのｐ
型半導体膜をエピタキシャル成長させる。これにより、
第３のｐ型半導体領域３６の上に第２のｐ型半導体領域
２６が形成される。ｐ型半導体膜３４の上にはｐ型半導
体膜２４が積層される。
【００６１】つづいて、不純物濃度が６×１０17ｃｍ-3
となるように制御しながら、さらに再び厚さ０．４μｍ
のｐ型半導体膜をエピタキシャル成長させる。これによ
り、第２のｐ型半導体領域２６の上に第１のｐ型半導体
領域１６が形成される。ｐ型半導体膜２４の上にはｐ型
半導体膜１４が積層される。
となるように制御しながら、さらに再び厚さ０．４μｍ
のｐ型半導体膜をエピタキシャル成長させる。これによ
り、第２のｐ型半導体領域２６の上に第１のｐ型半導体
領域１６が形成される。ｐ型半導体膜２４の上にはｐ型
半導体膜１４が積層される。
【００６２】ついで、表面研磨をおこない、図２４に示
すように、ｎ型半導体層２の上の部分を除去する。その
後、研磨ダメージを除去するために犠牲酸化とエッチン
グをおこなう。ついで、図２５に示すように、第１〜第
３のｐ型半導体領域１６，２６，３６よりもショットキ
ーダイオードの中心側の表面をレジスト５９で被覆す
る。そして、第１〜第３のｐ型半導体領域１６，２６，
３６およびそれよりも素子の外側の部分に対してメサエ
ッチングをおこない、傾斜状とする。レジスト５９を除
去した後、酸化膜４、ショットキー電極３および裏面電
極５を形成し、図２２に示す構成のショットキーダイオ
ードが完成する。
すように、ｎ型半導体層２の上の部分を除去する。その
後、研磨ダメージを除去するために犠牲酸化とエッチン
グをおこなう。ついで、図２５に示すように、第１〜第
３のｐ型半導体領域１６，２６，３６よりもショットキ
ーダイオードの中心側の表面をレジスト５９で被覆す
る。そして、第１〜第３のｐ型半導体領域１６，２６，
３６およびそれよりも素子の外側の部分に対してメサエ
ッチングをおこない、傾斜状とする。レジスト５９を除
去した後、酸化膜４、ショットキー電極３および裏面電
極５を形成し、図２２に示す構成のショットキーダイオ
ードが完成する。
【００６３】つぎに、図２２に示す終端構造を有するシ
ョットキーダイオードの製造プロセスの別の例について
説明する。まず、図２６に示すように、ｎ型半導体基板
１の上にエピタキシャル成長させたｎ型半導体層２の表
面上にレジスト５３を被着させる。そして、レジスト５
３のパターン形成をおこない、ｎ型半導体層２の表面を
１００μｍの幅で露出させる。
ョットキーダイオードの製造プロセスの別の例について
説明する。まず、図２６に示すように、ｎ型半導体基板
１の上にエピタキシャル成長させたｎ型半導体層２の表
面上にレジスト５３を被着させる。そして、レジスト５
３のパターン形成をおこない、ｎ型半導体層２の表面を
１００μｍの幅で露出させる。
【００６４】ついで、たとえばｎ型半導体層２中に、不
純物濃度がボックスプロファイルで減少し、深さがゼロ
〜０．４μｍ、０．４〜０．８μｍおよび０．８〜１．
２μｍの各範囲での不純物濃度がそれぞれ６×１０17ｃ
ｍ-3、３×１０17ｃｍ-3および１．５×１０17ｃｍ-3と
なるように、加速度とドーズ量を制御しながらＡｌイオ
ンを注入する。これにより、第１〜第３のｐ型半導体領
域１６，２６，３６が形成される。
純物濃度がボックスプロファイルで減少し、深さがゼロ
〜０．４μｍ、０．４〜０．８μｍおよび０．８〜１．
２μｍの各範囲での不純物濃度がそれぞれ６×１０17ｃ
ｍ-3、３×１０17ｃｍ-3および１．５×１０17ｃｍ-3と
なるように、加速度とドーズ量を制御しながらＡｌイオ
ンを注入する。これにより、第１〜第３のｐ型半導体領
域１６，２６，３６が形成される。
【００６５】ついで、レジスト５３を除去した後、上述
したように、第１〜第３のｐ型半導体領域１６，２６，
３６およびそれよりも素子の外側の部分に対してメサエ
ッチングをおこない、傾斜状とする。そして、酸化膜
４、ショットキー電極３および裏面電極５を形成し、図
２２に示す構成のショットキーダイオードが完成する。
したように、第１〜第３のｐ型半導体領域１６，２６，
３６およびそれよりも素子の外側の部分に対してメサエ
ッチングをおこない、傾斜状とする。そして、酸化膜
４、ショットキー電極３および裏面電極５を形成し、図
２２に示す構成のショットキーダイオードが完成する。
【００６６】上述した各実施の形態によれば、エピタキ
シャル成長により、または１回のイオン注入により、シ
ョットキー電極３の終端周辺領域に第１〜第６のｐ型半
導体領域１１，２１，３１，２２，３２，３３または第
１〜第３のｐ型半導体領域１６，２６，３６を形成する
ことができるので、逆方向電圧印加時の電極周辺での電
界集中による破壊電圧の低下を避けるための終端構造を
備えたショットキーダイオードを簡素なプロセスで得る
ことができる。
シャル成長により、または１回のイオン注入により、シ
ョットキー電極３の終端周辺領域に第１〜第６のｐ型半
導体領域１１，２１，３１，２２，３２，３３または第
１〜第３のｐ型半導体領域１６，２６，３６を形成する
ことができるので、逆方向電圧印加時の電極周辺での電
界集中による破壊電圧の低下を避けるための終端構造を
備えたショットキーダイオードを簡素なプロセスで得る
ことができる。
【００６７】以上において本発明は、上述した各実施の
形態に限らず、種々変更可能である。たとえば、基板横
方向および深さ方向のいずれについても、２分割の構成
としてもよいし、あるいは４分割以上の構成としてもよ
い。また、終端構造を構成するｐ型半導体領域の不純物
濃度が深さ方向に連続的に変化する構成としてもよい。
また、フィールドプレート９がない構成としてもよい。
また、酸化膜４以外のパッシベーション膜を用いた構成
としてもよい。また、イオン注入マスクとして、レジス
トや酸化膜以外の膜を用いた構成としてもよい。また、
上述した各実施の形態の終端構造は、ショットキーダイ
オードに限らず、ｐｎダイオードやその他のデバイスに
も適用可能である。
形態に限らず、種々変更可能である。たとえば、基板横
方向および深さ方向のいずれについても、２分割の構成
としてもよいし、あるいは４分割以上の構成としてもよ
い。また、終端構造を構成するｐ型半導体領域の不純物
濃度が深さ方向に連続的に変化する構成としてもよい。
また、フィールドプレート９がない構成としてもよい。
また、酸化膜４以外のパッシベーション膜を用いた構成
としてもよい。また、イオン注入マスクとして、レジス
トや酸化膜以外の膜を用いた構成としてもよい。また、
上述した各実施の形態の終端構造は、ショットキーダイ
オードに限らず、ｐｎダイオードやその他のデバイスに
も適用可能である。
【００６８】
【発明の効果】本発明によれば、第２導電型不純物の濃
度を高くしながら、第２導電型の半導体領域を構成する
エピタキシャル膜を成長させることにより、また第２導
電型不純物のドーズ量を高くしながらイオン注入を１回
おこなうことにより、ＪＴＥよりなる終端構造が形成さ
れるため、逆方向電圧印加時の電極周辺での電界集中に
よる破壊電圧の低下を避けるための終端構造を備えた炭
化けい素半導体素子を簡素なプロセスで得ることができ
る。
度を高くしながら、第２導電型の半導体領域を構成する
エピタキシャル膜を成長させることにより、また第２導
電型不純物のドーズ量を高くしながらイオン注入を１回
おこなうことにより、ＪＴＥよりなる終端構造が形成さ
れるため、逆方向電圧印加時の電極周辺での電界集中に
よる破壊電圧の低下を避けるための終端構造を備えた炭
化けい素半導体素子を簡素なプロセスで得ることができ
る。
【図１】本発明の実施の形態１にかかる炭化けい素半導
体素子の終端構造を模式的に示す断面図である。
体素子の終端構造を模式的に示す断面図である。
【図２】図１に示す終端構造の第１の製造方法による製
造途中の状態を模式的に示す断面図である。
造途中の状態を模式的に示す断面図である。
【図３】図１に示す終端構造の第１の製造方法による製
造途中の状態を模式的に示す断面図である。
造途中の状態を模式的に示す断面図である。
【図４】図１に示す終端構造の第１の製造方法による製
造途中の状態を模式的に示す断面図である。
造途中の状態を模式的に示す断面図である。
【図５】図１に示す終端構造の第２の製造方法による製
造途中の状態を模式的に示す断面図である。
造途中の状態を模式的に示す断面図である。
【図６】図１に示す終端構造の第２の製造方法による製
造途中の状態を模式的に示す断面図である。
造途中の状態を模式的に示す断面図である。
【図７】図１に示す終端構造の第３の製造方法による製
造途中の状態を模式的に示す断面図である。
造途中の状態を模式的に示す断面図である。
【図８】図１に示す終端構造の第３の製造方法による製
造途中の状態を模式的に示す断面図である。
造途中の状態を模式的に示す断面図である。
【図９】本発明の実施の形態２にかかる炭化けい素半導
体素子の終端構造を模式的に示す断面図である。
体素子の終端構造を模式的に示す断面図である。
【図１０】図９に示す終端構造の第１の製造方法による
製造途中の状態を模式的に示す断面図である。
製造途中の状態を模式的に示す断面図である。
【図１１】図９に示す終端構造の第１の製造方法による
製造途中の状態を模式的に示す断面図である。
製造途中の状態を模式的に示す断面図である。
【図１２】図９に示す終端構造の第１の製造方法による
製造途中の状態を模式的に示す断面図である。
製造途中の状態を模式的に示す断面図である。
【図１３】図９に示す終端構造の第１の製造方法による
製造途中の状態を模式的に示す断面図である。
製造途中の状態を模式的に示す断面図である。
【図１４】図９に示す終端構造の第２の製造方法による
製造途中の状態を模式的に示す断面図である。
製造途中の状態を模式的に示す断面図である。
【図１５】図９に示す終端構造の第２の製造方法による
製造途中の状態を模式的に示す断面図である。
製造途中の状態を模式的に示す断面図である。
【図１６】本発明の実施の形態３にかかる炭化けい素半
導体素子の終端構造を模式的に示す断面図である。
導体素子の終端構造を模式的に示す断面図である。
【図１７】図１６に示す終端構造の第１の製造方法によ
る製造途中の状態を模式的に示す断面図である。
る製造途中の状態を模式的に示す断面図である。
【図１８】図１６に示す終端構造の第１の製造方法によ
る製造途中の状態を模式的に示す断面図である。
る製造途中の状態を模式的に示す断面図である。
【図１９】図１６に示す終端構造の第１の製造方法によ
る製造途中の状態を模式的に示す断面図である。
る製造途中の状態を模式的に示す断面図である。
【図２０】図１６に示す終端構造の第２の製造方法によ
る製造途中の状態を模式的に示す断面図である。
る製造途中の状態を模式的に示す断面図である。
【図２１】図１６に示す終端構造の第２の製造方法によ
る製造途中の状態を模式的に示す断面図である。
る製造途中の状態を模式的に示す断面図である。
【図２２】本発明の実施の形態４にかかる炭化けい素半
導体素子の終端構造を模式的に示す断面図である。
導体素子の終端構造を模式的に示す断面図である。
【図２３】図２２に示す終端構造の第１の製造方法によ
る製造途中の状態を模式的に示す断面図である。
る製造途中の状態を模式的に示す断面図である。
【図２４】図２２に示す終端構造の第１の製造方法によ
る製造途中の状態を模式的に示す断面図である。
る製造途中の状態を模式的に示す断面図である。
【図２５】図２２に示す終端構造の第１の製造方法によ
る製造途中の状態を模式的に示す断面図である。
る製造途中の状態を模式的に示す断面図である。
【図２６】図２２に示す終端構造の第２の製造方法によ
る製造途中の状態を模式的に示す断面図である。
る製造途中の状態を模式的に示す断面図である。
【図２７】従来の炭化けい素半導体素子の終端構造を模
式的に示す断面図である。
式的に示す断面図である。
１ ｎ型半導体基板
２ 第１導電型の半導体層（ｎ型半導体層）
３ ショットキー電極
１１，１６，２１，２２，２６，３１，３２，３３，３
６ 第２導電型の半導体領域（ｐ型半導体領域） ４１ 凹部 ４３ イオン注入マスク（酸化膜） ４８ イオン注入マスク（窒化膜）
６ 第２導電型の半導体領域（ｐ型半導体領域） ４１ 凹部 ４３ イオン注入マスク（酸化膜） ４８ イオン注入マスク（窒化膜）
Claims (8)
- 【請求項１】 炭化けい素よりなる第１導電型の半導体
層と、 前記半導体層の表面上に形成された電極と、 前記電極の終端から素子の外側へ向かって不純物濃度が
低くなるように複数の炭化けい素よりなる表面領域が配
置され、かつ前記各表面領域に、下方へ向かって不純物
濃度が低くなる炭化けい素よりなる下部領域が連なる第
２導電型の半導体領域と、 を具備することを特徴とする炭化けい素半導体素子。 - 【請求項２】 前記第２導電型の半導体領域のある表面
領域に連なる下部領域の不純物濃度は、当該表面領域の
外側の隣りに位置する別の表面領域およびその別の表面
領域に連なる下部領域と同じ不純物濃度であることを特
徴とする請求項１に記載の炭化けい素半導体素子。 - 【請求項３】 炭化けい素よりなる第１導電型の半導体
層と、前記半導体層の表面上に形成された電極と、前記
電極の終端から素子の外側へ向かって不純物濃度が低く
なるように複数の炭化けい素よりなる表面領域が配置さ
れ、かつ前記各表面領域に、下方へ向かって不純物濃度
が低くなる炭化けい素よりなる下部領域が連なる第２導
電型の半導体領域と、を具備する炭化けい素半導体素子
を製造するにあたり、 前記第２導電型の半導体領域を、不純物濃度が異なるよ
うにエピタキシャル成長させることを特徴とする炭化け
い素半導体素子の製造方法。 - 【請求項４】 前記第１導電型の半導体層に、深さが段
階的にまたは連続的に変化する凹部を形成し、該凹部内
に前記第２導電型の半導体領域を、不純物濃度が異なる
ようにエピタキシャル成長させることを特徴とする請求
項３に記載の炭化けい素半導体素子の製造方法。 - 【請求項５】 前記第１導電型の半導体層に凹部を形成
し、該凹部内に不純物濃度が異なる半導体膜をエピタキ
シャル成長させ、該エピタキシャル成長膜を選択的にエ
ッチングして、前記電極の終端から素子の外側へ向かっ
て不純物濃度が低くなるように表面を露出させることに
より前記第２導電型の半導体領域を形成することを特徴
とする請求項３に記載の炭化けい素半導体素子の製造方
法。 - 【請求項６】 炭化けい素よりなる第１導電型の半導体
層と、前記半導体層の表面上に形成された電極と、前記
電極の終端から素子の外側へ向かって不純物濃度が低く
なるように複数の炭化けい素よりなる表面領域が配置さ
れ、かつ前記各表面領域に、下方へ向かって不純物濃度
が低くなる炭化けい素よりなる下部領域が連なる第２導
電型の半導体領域と、を具備する炭化けい素半導体素子
を製造するにあたり、 前記第２導電型の半導体領域の形成領域上に、厚さの異
なる領域を有するイオン注入マスクを設け、該イオン注
入マスクを用いて浅いほど不純物濃度が高くなるように
イオン注入をおこなうことにより前記第２導電型の半導
体領域を形成することを特徴とする炭化けい素半導体素
子の製造方法。 - 【請求項７】 炭化けい素よりなる第１導電型の半導体
層と、前記半導体層の表面上に形成された電極と、前記
電極の終端から素子の外側へ向かって不純物濃度が低く
なるように複数の炭化けい素よりなる表面領域が配置さ
れ、かつ前記各表面領域に、下方へ向かって不純物濃度
が低くなる炭化けい素よりなる下部領域が連なる第２導
電型の半導体領域と、を具備する炭化けい素半導体素子
を製造するにあたり、 前記第２導電型の半導体領域の形成領域上に、注入阻止
能力の異なる領域を有するイオン注入マスクを設け、該
イオン注入マスクを用いて浅いほど不純物濃度が高くな
るようにイオン注入をおこなうことにより前記第２導電
型の半導体領域を形成することを特徴とする炭化けい素
半導体素子の製造方法。 - 【請求項８】 炭化けい素よりなる第１導電型の半導体
層と、前記半導体層の表面上に形成された電極と、前記
電極の終端から素子の外側へ向かって不純物濃度が低く
なるように複数の炭化けい素よりなる表面領域が配置さ
れ、かつ前記各表面領域に、下方へ向かって不純物濃度
が低くなる炭化けい素よりなる下部領域が連なる第２導
電型の半導体領域と、を具備する炭化けい素半導体素子
を製造するにあたり、 前記第２導電型の半導体領域の形成領域に、浅いほど不
純物濃度が高くなるようにイオン注入をおこない、該イ
オン注入領域を選択的にエッチングして、前記電極の終
端から素子の外側へ向かって不純物濃度が低くなるよう
に表面を露出させることにより前記第２導電型の半導体
領域を形成することを特徴とする炭化けい素半導体素子
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002109177A JP3873798B2 (ja) | 2002-04-11 | 2002-04-11 | 炭化けい素半導体素子およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002109177A JP3873798B2 (ja) | 2002-04-11 | 2002-04-11 | 炭化けい素半導体素子およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003303956A true JP2003303956A (ja) | 2003-10-24 |
| JP3873798B2 JP3873798B2 (ja) | 2007-01-24 |
Family
ID=29392710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002109177A Expired - Fee Related JP3873798B2 (ja) | 2002-04-11 | 2002-04-11 | 炭化けい素半導体素子およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3873798B2 (ja) |
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008034646A (ja) * | 2006-07-28 | 2008-02-14 | Toshiba Corp | 高耐圧半導体装置 |
| JP2008252143A (ja) * | 2008-07-17 | 2008-10-16 | Mitsubishi Electric Corp | 半導体装置 |
| US7564072B2 (en) * | 2004-12-07 | 2009-07-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having junction termination extension |
| JP4889645B2 (ja) * | 2005-09-08 | 2012-03-07 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JP2012156444A (ja) * | 2011-01-28 | 2012-08-16 | Mitsubishi Electric Corp | 炭化珪素半導体装置およびその製造方法 |
| JP2013021014A (ja) * | 2011-07-07 | 2013-01-31 | Canon Inc | エネルギー線検出装置の製造方法 |
| JP2013089907A (ja) * | 2011-10-21 | 2013-05-13 | Showa Denko Kk | 炭化珪素半導体装置 |
| CN103474478A (zh) * | 2013-09-17 | 2013-12-25 | 西安电子科技大学 | 一种碳化硅sbd器件 |
| US9153443B2 (en) | 2011-04-05 | 2015-10-06 | Mitsubishi Electric Corporation | Semiconductor device and method of fabricating same |
| US9287391B2 (en) | 2012-03-05 | 2016-03-15 | Mitsubishi Electric Corporation | Semiconductor device |
| US9515136B2 (en) | 2014-06-18 | 2016-12-06 | Stmicroelectronics S.R.L. | Edge termination structure for a power integrated device and corresponding manufacturing process |
| CN106298967A (zh) * | 2015-06-02 | 2017-01-04 | 中国科学院苏州纳米技术与纳米仿生研究所 | 碳化硅二极管及其制备方法 |
| JP2017139507A (ja) * | 2017-05-22 | 2017-08-10 | 富士電機株式会社 | 炭化珪素半導体装置 |
| EP2175497A3 (en) * | 2008-08-12 | 2017-12-27 | Ascatron AB | A photodiode |
| US10090417B2 (en) | 2012-05-31 | 2018-10-02 | Fuji Electric Co., Ltd. | Silicon carbide semiconductor device and fabrication method of silicon carbide semiconductor device |
| CN109148551A (zh) * | 2017-06-15 | 2019-01-04 | 乐山尚鼎科技有限责任公司 | 一种横向恒流二极管 |
| CN111727506A (zh) * | 2018-02-13 | 2020-09-29 | 新电元工业株式会社 | 半导体装置以及半导体装置的制造方法 |
| CN113053999A (zh) * | 2021-03-12 | 2021-06-29 | 深圳方正微电子有限公司 | 金属氧化物半导体晶体管及其制备方法 |
| EP3174104B1 (en) * | 2015-11-24 | 2021-08-11 | Macroblock, Inc. | Power semiconductor device |
| CN113517355A (zh) * | 2021-05-21 | 2021-10-19 | 浙江芯国半导体有限公司 | 基于隐埋AlTiO3终端结构的4H-SiC肖特基二极管及制备方法 |
| CN113517356A (zh) * | 2021-05-21 | 2021-10-19 | 浙江芯国半导体有限公司 | 基于台阶状P型CBN与SiC混合结构的4H-SiC二极管及制备方法 |
| CN113809072A (zh) * | 2021-07-26 | 2021-12-17 | 浙江芯国半导体有限公司 | 一种包含肖特基二极管的电路及相关应用 |
| WO2022140756A1 (en) * | 2020-12-23 | 2022-06-30 | Semiconductor Components Industries, Llc | Termination structures with reduced dynamic output capacitance loss |
| CN115579382A (zh) * | 2022-12-12 | 2023-01-06 | 深圳市森国科科技股份有限公司 | 半导体器件的终端结构及其半导体器件 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101590477B1 (ko) * | 2014-04-25 | 2016-02-01 | 서강대학교산학협력단 | 경사 이온 주입을 이용한 실리콘 카바이드 쇼트키 다이오드 및 그의 제조 방법 |
-
2002
- 2002-04-11 JP JP2002109177A patent/JP3873798B2/ja not_active Expired - Fee Related
Cited By (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7564072B2 (en) * | 2004-12-07 | 2009-07-21 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having junction termination extension |
| JP4889645B2 (ja) * | 2005-09-08 | 2012-03-07 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JP2008034646A (ja) * | 2006-07-28 | 2008-02-14 | Toshiba Corp | 高耐圧半導体装置 |
| JP2008252143A (ja) * | 2008-07-17 | 2008-10-16 | Mitsubishi Electric Corp | 半導体装置 |
| EP2175497A3 (en) * | 2008-08-12 | 2017-12-27 | Ascatron AB | A photodiode |
| JP2012156444A (ja) * | 2011-01-28 | 2012-08-16 | Mitsubishi Electric Corp | 炭化珪素半導体装置およびその製造方法 |
| US9153443B2 (en) | 2011-04-05 | 2015-10-06 | Mitsubishi Electric Corporation | Semiconductor device and method of fabricating same |
| JP2013021014A (ja) * | 2011-07-07 | 2013-01-31 | Canon Inc | エネルギー線検出装置の製造方法 |
| JP2013089907A (ja) * | 2011-10-21 | 2013-05-13 | Showa Denko Kk | 炭化珪素半導体装置 |
| US9287391B2 (en) | 2012-03-05 | 2016-03-15 | Mitsubishi Electric Corporation | Semiconductor device |
| US20160204237A1 (en) * | 2012-03-05 | 2016-07-14 | Mitsubishi Electric Corporation | Semiconductor device |
| US10903312B2 (en) | 2012-03-05 | 2021-01-26 | Mitsubishi Electric Corporation | Semiconductor device |
| US9735229B2 (en) | 2012-03-05 | 2017-08-15 | Mitsubishi Electric Corporation | Semiconductor device |
| US10090417B2 (en) | 2012-05-31 | 2018-10-02 | Fuji Electric Co., Ltd. | Silicon carbide semiconductor device and fabrication method of silicon carbide semiconductor device |
| CN103474478A (zh) * | 2013-09-17 | 2013-12-25 | 西安电子科技大学 | 一种碳化硅sbd器件 |
| US9515136B2 (en) | 2014-06-18 | 2016-12-06 | Stmicroelectronics S.R.L. | Edge termination structure for a power integrated device and corresponding manufacturing process |
| CN106298967A (zh) * | 2015-06-02 | 2017-01-04 | 中国科学院苏州纳米技术与纳米仿生研究所 | 碳化硅二极管及其制备方法 |
| EP3174104B1 (en) * | 2015-11-24 | 2021-08-11 | Macroblock, Inc. | Power semiconductor device |
| JP2017139507A (ja) * | 2017-05-22 | 2017-08-10 | 富士電機株式会社 | 炭化珪素半導体装置 |
| CN109148551A (zh) * | 2017-06-15 | 2019-01-04 | 乐山尚鼎科技有限责任公司 | 一种横向恒流二极管 |
| CN111727506A (zh) * | 2018-02-13 | 2020-09-29 | 新电元工业株式会社 | 半导体装置以及半导体装置的制造方法 |
| CN111727506B (zh) * | 2018-02-13 | 2023-05-16 | 新电元工业株式会社 | 半导体装置以及半导体装置的制造方法 |
| WO2022140756A1 (en) * | 2020-12-23 | 2022-06-30 | Semiconductor Components Industries, Llc | Termination structures with reduced dynamic output capacitance loss |
| US11817478B2 (en) | 2020-12-23 | 2023-11-14 | Semiconductor Components Industries, Llc | Termination structures with reduced dynamic output capacitance loss |
| CN113053999A (zh) * | 2021-03-12 | 2021-06-29 | 深圳方正微电子有限公司 | 金属氧化物半导体晶体管及其制备方法 |
| CN113517355A (zh) * | 2021-05-21 | 2021-10-19 | 浙江芯国半导体有限公司 | 基于隐埋AlTiO3终端结构的4H-SiC肖特基二极管及制备方法 |
| CN113517355B (zh) * | 2021-05-21 | 2023-07-21 | 浙江芯科半导体有限公司 | 基于隐埋AlTiO3终端结构的4H-SiC肖特基二极管及制备方法 |
| CN113517356B (zh) * | 2021-05-21 | 2023-08-04 | 浙江芯科半导体有限公司 | 基于台阶状P型CBN与SiC混合结构的4H-SiC二极管及制备方法 |
| CN113517356A (zh) * | 2021-05-21 | 2021-10-19 | 浙江芯国半导体有限公司 | 基于台阶状P型CBN与SiC混合结构的4H-SiC二极管及制备方法 |
| CN113809072A (zh) * | 2021-07-26 | 2021-12-17 | 浙江芯国半导体有限公司 | 一种包含肖特基二极管的电路及相关应用 |
| CN113809072B (zh) * | 2021-07-26 | 2024-04-02 | 浙江芯国半导体有限公司 | 一种包含肖特基二极管的电路及相关应用 |
| CN115579382A (zh) * | 2022-12-12 | 2023-01-06 | 深圳市森国科科技股份有限公司 | 半导体器件的终端结构及其半导体器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3873798B2 (ja) | 2007-01-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3873798B2 (ja) | 炭化けい素半導体素子およびその製造方法 | |
| US20240170558A1 (en) | Semiconductor device having a protrusion projection formed under a gate electrode and between body regions | |
| JP3527247B2 (ja) | マスク数を低減したｍｏｓゲートデバイスの製造プロセス | |
| KR100816541B1 (ko) | 실리콘 카바이드 쇼트키 소자용 에피택시 에지 터미네이션및 그것이 결합된 실리콘 카바이드 소자의 제조방법 | |
| JP4860929B2 (ja) | 半導体装置およびその製造方法 | |
| JP5560931B2 (ja) | 超接合半導体装置の製造方法 | |
| US7816733B2 (en) | SiC semiconductor having junction barrier schottky device | |
| US6770539B2 (en) | Vertical type MOSFET and manufacturing method thereof | |
| TWI388059B (zh) | The structure of gold-oxygen semiconductor and its manufacturing method | |
| JP5298565B2 (ja) | 半導体装置およびその製造方法 | |
| KR100731141B1 (ko) | 반도체소자 및 그의 제조방법 | |
| KR19990045294A (ko) | 전계 효과 트랜지스터 및 그 제조 방법 | |
| JP2011114028A (ja) | ＳｉＣ半導体装置とその製造方法 | |
| JP2004342660A (ja) | 半導体装置及びその製造方法 | |
| WO2007022370A2 (en) | A method for fabricating a semiconductor device | |
| JP6871562B2 (ja) | 炭化珪素半導体素子およびその製造方法 | |
| US8017494B2 (en) | Termination trench structure for mosgated device and process for its manufacture | |
| JP2007042954A (ja) | 半導体装置 | |
| JP2003068760A (ja) | 炭化珪素半導体装置およびその製造方法 | |
| WO2004032244A1 (ja) | 半導体装置、半導体装置の製造方法 | |
| JP4764003B2 (ja) | 半導体装置 | |
| JP5715461B2 (ja) | 半導体装置の製造方法 | |
| CN114464667A (zh) | 一种可优化终端电场的屏蔽栅沟槽mosfet结构及其制造方法 | |
| WO2006082618A1 (ja) | 半導体装置およびその製造方法 | |
| JPH03101169A (ja) | 半導体デバイス作製方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040812 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060207 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060410 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060711 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060911 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061003 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061016 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3873798 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091102 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131102 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |