KR100816541B1 - 실리콘 카바이드 쇼트키 소자용 에피택시 에지 터미네이션및 그것이 결합된 실리콘 카바이드 소자의 제조방법 - Google Patents

실리콘 카바이드 쇼트키 소자용 에피택시 에지 터미네이션및 그것이 결합된 실리콘 카바이드 소자의 제조방법 Download PDF

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Abstract

쇼트키 정류기의 전압 블로킹층 상에 형성되고 실리콘 카바이드 정류기의 쇼트키 콘택에 인접하는 실리콘 카바이드 에피택시 영역을 포함하는 실리콘 카바이드 쇼트키 정류기용 에지 터미네이션이 제공된다. 블로킹층의 표면 도핑에 기초하여 실리콘 카바이드 에피택시 영역에 전하를 제공하도록 실리콘 카바이드 에피택시층의 두께 및 도핑 레벨을 조절할 수 있다. 실리콘 카바이드 에피택시 영역은 상기한 쇼트키 콘택과 비-오믹 콘택을 형성할 수 있다. 실리콘 카바이드 에피택시 영역은 블로킹층 두께의 약 1.5배 내지 약 5배의 폭을 가질 수 있다. 이러한 에지 터미네이션을 가진 쇼트키 정류기와 이러한 에지 터미네이션 및 이러한 정류기를 제조하는 방법이 또한 제공된다. 이러한 방법은 결과물인 소자의 성능을 향상시킬 수 있을 뿐만이 아니라 제조 공정을 단순화시킬 수 있다.
실리콘 카바이드(silicon carbide), 정류기(rectifier), 에지 터미네이션(edge termination), 쇼트키 콘택(schottky contact)

Description

실리콘 카바이드 쇼트키 소자용 에피택시 에지 터미네이션 및 그것이 결합된 실리콘 카바이드 소자의 제조방법{Epitaxial edge termination for silicon carbide schottky devices and methods of fabricating silicon carbide devices incorporating same}
본 발명은 극소전자 소자(microelectronic device)에 관한 것으로, 보다 구체적으로는 실리콘 카바이드 쇼트키 소자용 에지 터미네이션(edge termination)에 관한 것이다.
600V에서 2.5kV 사이의 전압을 처리할 수 있는 고전압 실리콘 카바이드(SiC) 쇼트키 다이오드는 유사한 정격 전압(voltage ratings)용으로 제조되는 실리콘 PIN 다이오드와 경쟁을 할 것으로 예상된다. 이러한 다이오드들은 그것들의 활성 영역(active area)에 따라서는, 100암페어나 되는 많은 전류를 처리할 것이다. 고전압 쇼트키 다이오드는 수많은 중요 응용 기기에서 사용되고 있는데, 특히 동력을 조절하고, 분배하며 제어하는 분야의 응용 기기에 널리 사용된다.
이러한 응용 기기에서 SiC 쇼트키 다이오드 특성을 좌우하는 중요한 요소는 그것의 스위칭 속도이다. 실리콘 PIN 소자(silicon-based PIN device)는 상대적으로 열악한 스위칭 속도를 일반적으로 보여준다. 실리콘 PIN 다이오드는 그것의 정 격 전압에 따라서는, 최고 약 20 키로헤르쯔(kHz)의 스위칭 속도를 보여줄 수 있다. 반면, 실리콘 카바이드 소자는 이론적으로 훨씬 빠른 스위칭 속도로 동작할 수 있는데, 예를 들면, 실리콘 소자에 비하여 100배를 넘는 속도를 보여줄 수 있다. 게다가, 실리콘 카바이드 소자는 실리콘 소자에 비하여 더 높은 밀도의 전류를 처리할 수 있다.
그러나, 신뢰할 만한 실리콘 카바이드 쇼트키 소자를 제조하는 것은 용이하지 않을 수 있다. 실리콘 카바이드 쇼트키 다이오드를 제조하는데 있어서 전형적인 에지 터미네이션 공정은 p형 불순물을 결정 내로 주입하는 공정을 필요로 한다. 이러한 이온 주입 공정은 결정 격자에 실질적인 손상을 초래할 수 있으며, 이러한 손상을 치유하기 위해서 고온 어닐링 공정을 실시할 필요가 있다. 이러한 고온 어닐링 공정(>1500℃)은 여러 가지 이유에서 바람직하지 못하다. 예를 들어, 이와 같은 고온에서 어닐링을 실시하게 되면 실리콘은 결정의 노출된 표면으로부터 분리되는 경향이 있기 때문에, 고온 어닐링 공정은 쇼트키 콘택이 그 위에 만들어지는 SiC의 표면을 열화시키는 경향이 있다. 이와 같은 식으로 실리콘 손실이 발생하면 금속과 반도체 표면 사이에 형성되는 쇼트키 콘택의 질을 떨어뜨릴 수 있다. 고온 어닐링 공정은 다른 결점도 또한 가지고 있다. 즉, 고온 어닐링 공정에서는 소정의 시간이 소요되고 비용이 많이 소모된다. 게다가, p형(Al) 불순물을 주입하게 되면 격자의 실질적인 손상을 초래할 수 있는 반면, 다른 종류의 불순물(B)은 활동성(activation rate)이 좋지 않다.
종래의 SiC 쇼트키 다이오드 구조물은 n형 SiC 기판과 그 위에 형성된 드리프트 영역(drift region)의 역할을 하는 n- 에피택시층을 포함한다. 그 소자는 n-층의 바로 위에 형성되어 있는 쇼트키 콘택을 일반적으로 포함한다. p형 JTE(junction termination extension) 영역이 쇼트키 콘택을 둘러싸고 있는데, 이 p형 JTE 영역은 이온 주입법으로 일반적으로 형성한다. 주입되는 이온은 알루미늄, 보론 또는 다른 종류의 적합한 p형 불순물일 수 있다. JTE 영역을 형성하는 목적은 에지 부근에 전기장이 집중되는 것을 방지하고, 공핍 영역(depletion area)이 그 소자의 표면과 반응하는 것을 방지하기 위해서이다. 표면 효과가 나타나면 공핍 영역이 불균일하게 확장될 수 있으며, 이로 인하여 소자의 항복 전압에 악영향을 미칠 수가 있다. 다른 터미네이션 기술로는, 표면 효과에 의하여 더 큰 영향을 받는 가드 링 및 플로팅 필드 링(guard ring and floating field ring)이 있다. 공핍 영역이 소자의 에지까지 확장되는 것을 방지하기 위하여 질소 또는 인과 같은 n형 불순물을 주입함으로써 채널 스톱 영역(channel stop region)을 또한 형성할 수도 있다.
SiC 쇼트키 다이오드의 터미네이션에 대한 다른 종래 기술은 Singh 등이 발표한 "4H-SiC 쇼트키 다이오드에서 낮은 누설 전류 및 높은 생산성을 가진 평면 터미네이션(Planar Terminations in 4H-SiC Schottky diodes with Low Leakage And High Yields)"(ISPSD '97, pp.157-160)이라는 논문에 개시되어 있다. SiC 쇼트키 장벽 다이오드(barrier diode)용 p형 에피택시 가드 링 터미네이션은 Ueno 등이 발표한 "고전압 SiC 쇼트키 장벽 다이오드용 가드 링 터미네이션(The Guard-Ring Termination for High-Voltage SiC Schottky Barrier Diodes)"(IEEE Electron Device Letters, Vol. 16, No. 7, July, 1995, pp. 331-332)이라는 논문에 개시되어 있다. 또한, 터미네이션에 관련된 다른 기술들은 "전압을 흡수하는 에지를 구비한 PN 정션을 포함하는 SiC 반도체 소자(SiC Semiconductor Device Comprising A PN junction With A Voltage Absorbing Edge)"라는 제목의 PCT 출원번호 WO 97/08754호의 공개된 팜플렛에 개시되어 있다.
미국 특허 제5,789,311호에는 Al-Ti 합금을 포함하거나 또는 Al막과 Ti막이 교대로 배열되어 있는 n형 SiC 베이스 부재(base member) 상에 형성된 쇼트키 전극이 개시되어 있는데, 공정 결과 생기는 구조물(resulting structure)은 600℃에서 1,200℃ 사이의 열처리를 받는다. n형 SiC 베이스 부재와 p-n 정션을 형성하도록 쇼트키 정션의 주위에는 p형 SiC층이 형성될 수도 있다.
미국 특허 제5,914,500호에는 쇼트키 정션을 구비하는 다이오드 구조물이 개시되어 있는데, 여기서 금속 콘택과 제1 도전형 실리콘 카바이드 반도체층은 정션을 형성하며, 그리고 정션의 에지(edge)는 점진적으로 증가하는 총 전하량 또는 금속 콘택에 가까운 유효 면 전하 밀도(effective sheet charge density)를 가지는 전이 벨트(transition belt)와 이 전이 벨트의 외부에 위치한 정션 터미네이션 연장부(junction termination extension, JTE)로 나누어지는 정션 터미네이션을 나타낸다. JTE는 JTE의 중심부에서부터 터미네이션의 외각 에지쪽으로 방사상의 방향(radial direction)을 따라 초기값으로부터 터미네이션의 외각에서는 총 전하량이 0이거나 거의 0이 되게 총 전하량 또는 유효 면 전하 밀도가 계단식으로 또는 균일하게 감소하는 모양의 전하량 프로파일을 가진다.
미국 특허 제5,712,502호에는 반도체 구성 요소의 활성 영역의 공핍 영역에, 인가된 블로킹 전압에 의존하는 수직 연장부(vertical extension)를 제공하는 n형 또는 p형으로 도핑된 반도체 영역이 개시되어 있다.
EP 출원 번호 제 EP1111688A1 호에는 실리콘 카바이드 기판 상에 형성된 쇼트키 다이오드가 개시되어 있다.
본 발명의 일 실시예에서는 소정의 표면 도핑 수준을 가진 실리콘 카바이드 전압 블로킹층(silicon carbide voltage blocking layer) 및 그 실리콘 카바이드 전압 블로킹층 상에 형성된 쇼트키 콘택을 포함하는 실리콘 카바이드 쇼트키 정류기를 제공한다. 실리콘 카바이드 전압 블로킹층 및 인접한 쇼트키 콘택 상에는 실리콘 카바이드 에피택시 영역이 또한 제공된다. 실리콘 카바이드 에피택시 영역은, 이 실리콘 카바이드 에피택시 영역에 임의로 선택된 단위 면적 당 전하를 제공할 수 있는 두께와 도핑 레벨을 가진다. 정션 터미네이션 연장(JTE) 전하라고도 칭해지는, 실리콘 카바이드 에피택시 영역에서의 단위 면적 당 전하량은 블로킹층의 표면 도핑에 기초하여 선택된다. 본 발명의 특정 실시예에서는, JTE 전하는 블로킹층의 표면 도핑에 의해 결정되는 최적 JTE 전하의 50% 보다 크다. 게다가, JTE 전하는 최적의 전하값(optimal charge value)보다 크지 않는 것이 바람직하다.
본 발명의 다른 실시예에서는, 실리콘 카바이드 전압 블로킹층 및 그 실리콘 카바이드 전압 블로킹층 상에 형성된 쇼트키 콘택을 포함하는 실리콘 카바이드 쇼 트키 정류기를 제공한다. 전압 블로킹층 상의 쇼트키 콘택에 인접한 곳에 실리콘 카바이드 에피택시 터미네이션 영역이 제공된다. 실리콘 카바이드 에피택시 영역의 두께 및 도핑 농도는
Figure 112003015617153-pct00001
의 약 50% 보다 큰 전하량을 제공하도록 선택된다.
여기서, εr 은 SiC의 상대 유전 상수(relative dielectric constant);
ε0 는 공기의 유전 상수;
Εc 는 SiC의 임계 전기장(critical electric field); 및
q는 전자 전하량이다.
다른 실시예에서는, 두께 및 도핑 농도는
Figure 112003015617153-pct00002
의 약 100% 보다 크지 않은 전하량을 제공하도록 선택된다. 또 다른 실시예에서는, 두께 및 도핑 농도는
Figure 112003015617153-pct00003
의 약 75% 보다 작지 않은 전하량을 제공하도록 선택된다.
본 발명의 또 다른 실시예에서는, 실리콘 카바이드 에피택시 영역은 쇼트키 콘택으로부터 블로킹층 두께의 약 1.5배 내지 약 5배만큼 연장된다. 또한, 실리콘 카바이드 에피택시 터미네이션 영역 및 쇼트키 콘택 사이에 비-오믹(non-ohmic) 콘택이 제공될 수도 있다.
실리콘 카바이드 에피택시 영역이 제1 도전형(conductive type)이고 전압 블 로킹층이 제1 도전형과 반대되는 제2 도전형인 본 발명의 실시예에서, 에지 터미네이션은 전압 블로킹층의 캐리어 농도보다 높은 캐리어 농도를 가지고 실리콘 카바이드 에피택시 영역의 외면 중 쇼트키 콘택의 반대편과 반대편 외면에 인접하는 제1 도전성 실리콘 카바이드 영역을 전압 장벽층에 또한 포함할 수 있다.
본 발명의 다른 실시예에서는, 쇼트키 정류기는 블로킹층의 도전형과 동일한 제1 도전형이고 블로킹층과 실리콘 카바이드 기판 사이에 배치된 제1 실리콘 카바이드층을 또한 포함할 수 있다. 제1 실리콘 카바이드층은 블로킹층보다 높은 캐리어 농도를 가질 수 있다. 기판의 캐리어 농도보다 높은 캐리어 농도를 가진 실리콘 카바이드층을 제공하도록 제1 실리콘 카바이드층에 대하여 반대편 기판 상에 제1 도전형의 제2 실리콘 카바이드층이 제공될 수 있다. 제2 실리콘 카바이드층 상에 오믹 콘택이 제공될 수 있다. 이러한 실시예에서는, 제2 실리콘 카바이드층은 제1 도전형 실리콘 카바이드 기판에 이온을 주입하여 형성된 층일 수가 있다. 게다가, 실리콘 카바이드 에피택시 영역은 제1 도전형의 실리콘 카바이드 영역과 반대되는 제2 도전형일 수 있다. 특히, 제1 도전형은 n형이고 제2 도전형은 p형 일 수 있다.
본 발명의 다른 실시예에서는, n형 실리콘 카바이드 기판, n형 실리콘 카바이드 기판 상에 형성된 n형 실리콘 카바이드 블로킹층, 실리콘 카바이드 블로킹층 상에 형성된 쇼트키 콘택, 실리콘 카바이드 블로킹층 상에 형성되고 쇼트키 콘택에 인접하여 쇼트키 콘택과 비-오믹 콘택을 형성하는 p형 실리콘 카바이드 에피택시 영역, 및 블로킹층에 대하여 반대편 기판 상에 형성된 오믹 콘택을 포함하는 쇼트 키 정류기가 제공된다.
본 발명의 또 다른 실시예에서는, 블로킹층 상에 다수의 p형 실리콘 카바이드 아일랜드(island)가 제공될 수 있다. 이러한 실시예에서는, 쇼트키 콘택은 다수의 p형 아일랜드와 중첩된다.
본 발명의 또 다른 실시예에서는, n형 실리콘 카바이드 기판, 실리콘 카바이드 기판 상에 형성된 n형 실리콘 카바이드 블로킹층, 실리콘 카바이드 블로킹층 상에 형성된 쇼트키 콘택, 실리콘 카바이드 블로킹층 상에 형성되고 쇼트키 콘택에 인접하여 쇼트키 콘택과 비-오믹 콘택을 형성하는 p형 실리콘 카바이드 에피택시 영역 및 블로킹층에 대하여 반대편 기판 상에 형성된 오믹 콘택을 포함하는 쇼트키 정류기가 제공된다. p형 실리콘 카바이드 에피택시 영역은 쇼트키 콘택으로부터 블로킹층 두께의 약 2배 내지 약 3배만큼 연장된다. 이러한 실시예는 블로킹층 상에 형성된 다수의 p형 실리콘 카바이드 아일랜드를 또한 포함할 수 있다. 이 경우에, 쇼트키 콘택은 다수의 p형 아일랜드와 중첩된다.
본 발명에 의한 제조방법의 실시예에서, 실리콘 카바이드 쇼트키 정류기의 터미네이션 영역을 제조하는 방법은 쇼트키 정류기의 실리콘 카바이드 블로킹층의 표면 도핑에 비례하는 전하를 쇼트키 정류기의 쇼트키 콘택에 인접한 p형 실리콘 카바이드 영역에 제공하도록 선택된 두께 및 도핑 농도를 가지는 p형 실리콘 카바이드 에피택시층을 형성하는 단계 및 쇼트키 정류기의 쇼트키 콘택에 인접한 p형 실리콘 카바이드 영역을 제공하도록 p형 실리콘 카바이드 에피택시층을 패터닝하는 단계를 포함한다.
이러한 제조방법의 실시예에서, p형 실리콘 카바이드 에피택시층을 패터닝하는 단계는 p형 실리콘 카바이드 에피택시층 상에 산화막을 형성하는 단계, p형 에피택시층의 쇼트키 콘택에 상응하는 부분을 노출시키도록 산화막을 패터닝하는 단계, 노출된 p형 에피택시층의 전 부분을 소모하기에 충분한 온도 및 시간동안 p형 에피택시층의 노출부를 열산화시키는 단계, 및 쇼트키 콘택이 그 위에 형성될 블로킹층의 일부분을 노출시키도록 p형 에피택시층의 열산화된 부분을 식각하는 단계를 포함할 수 있다. 게다가, p형 에피택시층을 열산화하는 단계는 건식 분위기에서 실시할 수 있다. 또한, p형 에피택시층을 열산화하는 단계는 약 1300℃ 미만의 온도에서 p형 에피택시층을 산화시킴으로써 수행할 수 있다.
다른 실시예에서는, p형 에피택시층의 열산화된 부분을 식각하는 단계 이전에는 블로킹층에 대하여 반대편 실리콘 카바이드 기판의 표면 상에 오믹 금속을 증착하는 단계 및 실리콘 카바이드 기판에 오믹 콘택을 형성하도록 오믹 금속층을 어닐링하는 단계를 수행할 수도 있다. 이러한 오믹 금속 증착 단계 이전에 기판의 캐리어 농도보다 높은 캐리어 농도를 가진 n형 실리콘 카바이드 영역을 형성하도록 기판에 n형 불순물을 주입하는 단계를 수행할 수도 있다. 이러한 실시예에서, 오믹 금속은 기판에서 이온이 주입된 영역 상에 증착될 수 있다. 게다가, n형 불순물을 주입하는 단계는 p형 에피택시층의 노출부를 열산화하는 단계 이전에 수행할 수 있는데, 이 경우 p형 에피택시층의 노출부를 열산화함으로써 n형 불순물 또한 활성화시킬 수 있다.
본 발명의 또 다른 실시예에서는, p형 에피택시층의 열산화된 부분을 식각하 는 단계 이후에 블로킹층의 노출부 상에 쇼트키 금속을 증착하는 단계를 수행할 수도 있다.
본 발명의 또 다른 실시예에서는, 다수의 p형 에피택시층의 노출부 영역을 포함하도록 쇼트키 콘택에 상응하는 p형 에피택시층의 일부를 노출시키기 위하여 양질의 패시베이션 산화막을 패터닝한다. 다수의 영역을 포함하는 p형 에피택시층의 노출부는 p형 에피택시층의 노출부 전부를 소모하기에 충분한 온도에서 충분한 시간 동안 열적으로 산화시킨다. 쇼트키 콘택이 그 위에 형성되는 블로킹층의 일부를 노출시키도록 p형 에피택시층의 열 산화부를 식각하여 그 결과 p형 실리콘 카바이드의 아일랜드에 의하여 이격되어 있는 다수의 블로킹층의 노출부를 제공한다.
본 발명의 또 다른 실시예에서는, 쇼트키 콘택에 상응하는 p형 에피택시층의 일부를 노출시키도록 산화막을 패터닝하는 단계 이전에 쇼트키 정류기의 주위에 있는 블로킹층의 일부를 노출시키도록 산화막 및 p형 에피택시층을 패터닝하는 단계 및 p형 에피택시층의 외면에 인접한 n형 불순물 주입 영역을 제공하도록 n형 블로킹층의 노출부에 n형 불순물을 주입하는 단계를 수행할 수 있다.
특정한 실시예에서는, 쇼트키 정류기의 쇼트키 콘택에 인접한 p형 실리콘 카바이드 영역에
Figure 112003015617153-pct00004
의 약 50%에서 약 100%의 전하량을 제공할 수 있도록 실리콘 카바이드 에피택시 영역의 두께 및 도핑 농도를 선택한다.
여기서,
Figure 112003015617153-pct00005
는 최적의 JTE 전하량;
εr 은 SiC의 상대 유전 상수;
ε0 는 공기의 유전 상수;
Εc 는 SiC의 임계 전기장; 및
q는 전자 전하량이다.
또한, 두께 및 도핑 레벨은
Figure 112003015617153-pct00006
의 약 75%의 전하량을 제공하도록 선택될 수 있다.
본 발명에 의한 다른 제조방법 실시예에서, 쇼트키 정류기를 제조하는 방법은 n형 실리콘 카바이드 기판 상에 n형 제1 실리콘 카바이드 에피택시층을 형성하는 단계를 포함하는데, 여기서 n형 제1 실리콘 카바이드 에피택시층은 실리콘 카바이드 기판의 캐리어 농도보다 낮은 캐리어 농도를 갖는다. n형 제1 에피택시층 상에 p형 실리콘 카바이드 에피택시층을 형성한다. p형 실리콘 카바이드 에피택시층 상에 패시베이션 산화막을 증착하고, 이 패시베이션 산화막을 패터닝하여 쇼트키 정류기의 쇼트키 콘택에 상응하는 p형 실리콘 카바이드 영역을 노출시킨다. p형 실리콘 카바이드의 노출부를 열적으로 산화하여 p형 실리콘 카바이드를 n형 제1 에피택시층까지 산화시킨다. 다음으로, 오믹 콘택 금속을 n형 제1 에피택시층에 대하여 반대편 기판 상에 오믹 콘택 금속을 증착하고 기판에 오믹 콘택을 제공하도록 어닐링한다. 계속해서, 산화된 p-형 실리콘 카바이드를 제거하여 n형 제1 에피택시층에서 쇼트키 콘택에 상응하는 부분을 노출시키고, n형 제1 에피택시층에 쇼트 키 콘택을 제공하도록 n형 제1 에피택시층의 노출부 상에 쇼트키 금속을 증착한다.
본 발명의 다른 실시예에서는, p형 실리콘 카바이드 에피택시층은 n형 에피택시층의 표면 도핑에 기초하여, 쇼트키 정류기의 쇼트키 콘택에 인접한 p형 실리콘 카바이드의 영역에 n형 제1 에피택시층의 표면 도핑에 비례하는 전하량을 제공하도록 선택된 두께 및 농도를 가진다.
다른 실시예에서, 상기한 제조방법은 n형 제2 실리콘 카바이드층을 형성하는 단계를 더 포함하는데, 여기서 n형 제2 실리콘 카바이드층은 실리콘 카바이드 기판과 n형 제1 에피택시층 사이에 배치되며 실리콘 카바이드 기판의 캐리어 농도보다 높은 캐리어 농도를 가진다.
또 다른 실시예에서는, 상기한 제조방법은 p형 에피택시층을 패터닝하여 n형 제1 에피택시층에서 쇼트키 정류기의 외면에 인접한 부분을 노출시키는 단계, n형 제1 에피택시층의 노출부에 n형 불순물을 주입하는 단계 및 불순물이 활성화되도록 주입된 불순물을 열적 어닐링하는 단계를 또한 포함할 수 있다. 이러한 실시예에서, 패시베이션 산화막을 증착하는 단계는 p형 에피택시층 및 n형 제1 에피택시층의 이온 주입 영역 상에 패시베이션 산화막을 증착하는 단계를 또한 포함할 수 있다. 특정한 실시예에서는, 주입된 불순물에 대한 열적 어닐링은 약 1300℃ 미만의 온도에서 실시할 수 있다.
게다가, 또 다른 방법 실시예는 실리콘 카바이드 기판의 캐리어 농도보다 높은 캐리어 농도를 가진 n형 실리콘 카바이드 영역을 제공하도록 n형 제1 에피택시층에 대하여 반대편 실리콘 카바이드 기판에 n형 불순물을 주입하는 단계를 또한 포함할 수 있다. 이러한 실시예에서, n형 불순물을 주입하는 단계 이후에 실리콘 카바이드 기판의 이온 주입 영역 상에 산화막을 증착하는 단계를 수행할 수 있으며, 열 산화 단계 이후에 실리콘 카바이드 기판의 이온 주입 영역으로부터 산화막을 제거하는 단계를 수행할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이며, 이 실시예는 본 발명의 바람직한 그리고 예시적인 실시예이다.
도 1은 본 발명의 실시예들에 따른 에지 터미네이션을 가진 쇼트키 정류기의 일 실시예에 대한 단면도이다;
도 2a 내지 도 2i는 본 발명의 실시예들에 따른 에지 터미네이션을 가진 실리콘 카바이드 쇼트키 정류기를 제조하는 공정 단계를 도시하는 도면들이다;
도 3a는 에피택시 에지 터미네이션의 전하량과 그 위에 이 에피택시 에지 터미네이션이 형성되는 전압 블로킹층의 표면 도핑 사이의 관계를 보여주는 그래프이다;
도 3b는 전압 블로킹층의 소정의 두께(WD) 범위에서 전압 블로킹층의 표면 도핑(ND) 대 "이상적인" 블로킹 전압(VB)의 관계를 예시하고 있는 그래프이다;
도 3c는 JTE 전하량(QJTE)에 대한 블로킹 전압을 도시하고 있는 그래프이다; 그리고
도 4는 본 발명의 다른 실시예에 따른 쇼트키 정류기의 단면도이다.
지금부터 본 발명의 여러 가지 실시예들이 도시되어 있는 도면들을 참조하여 본 발명을 기술한다. 도시된 바와 같이, 명확한 설명을 위하여 층 및 영역들의 크기는 과장되었으며, 따라서 이것들은 본 발명의 일반적인 구조를 보여주기 위하여 제공되는 것이다. 게다가, 본 발명의 여러 가지 측면들이 기판 또는 다른 층 상에 형성된 층에 관하여 기술될 것이다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확한 것과 같이, 다른 층 또는 기판 상에 형성된 층을 지칭할 때는 그 사이에 다른 층이 개재될 수도 있다. 다른 층 또는 기판 상에 형성되어 그 사이에 다른 층이 개재하지 않는 층을 지칭할 때는 그 층 또는 기판 "바로" 위에 형성되었다고 기술한다. 명세서 전체에 걸쳐서 동일한 참조 번호는 동일한 구성 요소를 나타낸다.
뒤에 보다 상세하게 기술한 바와 같이, 본 발명의 실시예에서는 p형 불순물을 주입할 필요가 없는 p형 에지 터미네이션을 제공함으로써 개선된 쇼트키 정류기를 제공할 것이다. p형 불순물 주입 공정을 제거함으로써 소자의 특성에 악영향을 미칠 수도 있는 고온 어닐링 공정에 대한 필요성을 없앨 것이다. 본 발명의 특정한 실시예에서는 예컨대 1300℃ 미만 예컨대 1200℃의 온도에서 어닐링을 하는 인(Phosphorous)과 같은 n형 불순물 또는 약 1500℃의 온도에서 어닐링을 하는 질소와 같은 n형 불순물만을 사용하기 때문에, p형 불순물을 활성화시키기 위하여 요구되는 고온 어닐링 공정을 실시할 필요가 없다.
게다가, 뒤에서 보다 상세하게 기술한 바와 같이, p형 터미네이션 영역을 에피택시 공정에서 형성하기 때문에, 그것의 도핑 농도 및 두께를 정밀하게 제어할 수 있다. 따라서, 에피택시 p형 에지 터미네이션을 사용하면, 전압 블로킹층의 표면 전하량에 기초하여 에지 터미네이션의 전하량을 선택하는 것이 가능하므로, 예를 들어, 상대적으로 제어되지 않는 에피택시 에지 터미네이션 또는 이온 주입 기술을 사용하여 형성되는 에지 터미네이션에 비하여 개선된 에지 터미네이션 성능을 제공할 수 있다.
본 발명의 실시예에서는 고온(예를 들면 >1500℃) 어닐링이 수행되는 환경에 노출되지 않았으며, 따라서 어닐링 공정 동안에 Si의 소모가 감소되거나 없는 SiC의 일 영역 상에 쇼트키 콘택을 형성하는 것이 또한 가능하다. 따라서, 보다 성능이 좋은 쇼트키 콘택이 제공될 것이다.
도 1에는 본 발명에 따른 에피택시 에지 터미네이션을 포함하는 쇼트키 정류기에 대한 일 실시예가 도시되어 있다. n형 도전성 단결정 벌크 실리콘 카바이드 기판(12) 상에 제1(이것은 임의적인 것이다) n형 도전성 에피택시층(12)이 성장되어 있으며 이것은 버퍼층(buffer layer)의 역할을 한다. 제1 실리콘 카바이드 에피택시층(12)은 기판(10)과 전압 블로킹층을 제공하는 n형 에피택시층(14) 사이에 배치된다. 실리콘 카바이드 기판(10)은 n+ SiC 기판일 수 있으며, 제1 에피택시층(12)은 고농도로 도핑된 n형 SiC 에피택시층일 수 있고 n형 에피택시층(14)은 저농도로 도핑된 n형 SiC 에피택시층일 수 있다. 따라서, 제1 에피택시층(12)은 실리콘 카바이드 기판(10)에 상당하는 캐리어 농도를 가질 수 있으며, n형 에피택시층(14)은 실리콘 카바이드 기판(10)보다 낮은 캐리어 농도를 가질 수 있다. n형 에피택시층(14) 상에는 쇼트키 콘택(18)이 또한 제공된다.
p형 실리콘 카바이드 에피택시 터미네이션 영역(16)이 또한 제공된다. n형 에피택시층(14) 상에 p형 에피택시 터미네이션 영역(16)이 제공되며 이것은 쇼트키 콘택(18)에 인접한다. 패시베이션 산화막(20)이 또한 제공될 수 있다. 패시베이션 산화막(20)은 쇼트키 콘택(18)이 형성되어 있지 않은 쇼트키 정류기의 노출된 영역을 덮을 수 있다. 게다가, 쇼트키 콘택(18)에 대하여 반대편 기판(10) 상에는 오믹 콘택(22)이 또한 제공될 수 있다. 기판(10)에 이온을 주입함으로써 형성되거나 그리고/또는 기판(10) 상에 형성된 에피택시층으로서 제공될 수 있는 실리콘 카바이드의 임의의 n+ 영역에 오믹 콘택(22)이 제공될 수 있다. 바람직하게는, p형 에피택시 터미네이션 영역은(16)은 n형 에피택시층 두께의 약 2 배에서 약 3배 정도의 거리를 쇼트키 콘택(18)으로부터 연장될 수 있다. 실리콘 카바이드 기판 및 에피택시층은 4H SiC일 수 있다.
도 1에는 p형 에피택시 터미네이션 영역(16)의 외면에 위치한 n형 전압 블로킹층(14)에 임의의 n+ 실리콘 카바이드 영역(24)이 또한 도시되어 있다. n+ 실리콘 카바이드 영역(24)은 쇼트키 정류기에 대한 "채널 스톱(channel stop)" 영역을 제공할 수 있다. 도 1에는 쇼트키 금속(18) 상에 형성된 임의의 금속층(28)이 또한 도시되어 있다.
본 발명의 특정한 실시에에서는, n형 전압 블로킹층(14)의 표면 도핑에 기초하여 p형 에피택시 터미네이션 영역(16)에 소정의 전하량을 제공하도록 p형 에피택시 터미네이션 영역(16)의 도핑 농도 및 두께를 제어할 수가 있다. 바람직하게는, 에피택시층의 주어진 표면 도핑 농도에서 이와 같은 구조의 소자를 만들기 위하여 사용되는 이론상 최적의 정션 터미네이션 연장(JTE) 전하량에 기초하여 p형 에피택시 터미네이션 영역(16)의 전하량이 선택된다:
Figure 112003015617153-pct00007
여기서,
Figure 112003015617153-pct00008
;
여기서, α는 0.5에서 1.0 사이의 비례 상수;
Figure 112003015617153-pct00009
는 이론상 최적 JTE 전하량;
εr 은 SiC의 상대 유전 상수(약 9.7);
ε0 는 8.854×10-14 C·cm/V인 공기의 유전 상수;
Εc 는 SiC의 임계 전기장인데, 이것은 다음에 주어진 공식에 따라 주어지는 도핑 농도에 의존한다;
q는 1.602×10-19 C인 전자 전하량; 및
Figure 112003015617153-pct00010
는 실제 선택된 JTE 전하량이다.
SiC의 임계 전기장은 다음 식으로 주어진다:
Figure 112003015617153-pct00011
;
여기서 N은 n형 블로킹층의 도핑 농도이다. Applied Physics Letters, vol.72, No.1, July 1997에 있는 A. O Konstantinov, Q. Wahab, N. Nordell 및 U. Lindefelt에 의한 "4H-SiC에서의 이온화율 및 임계 장(Ionization rates and critical fields in 4H-SiC)"를 참조하라.
표면 도핑 농도에 대한 JTE 전하량의 관계에 대한 일 예는 도 3a에 도시되어 있다. 도면에서 "이론상"이라고 표시된 선은 α가 1.0인 경우이고, "75% 이론상"이라고 표시된 선은 α가 0.75인 경우이다. 도 3b에는 전압 블로킹층(14)의 주어진 두께(wD) 범위에서 전압 블로킹층(14)의 표면 도핑 농도(ND)에 대한 "이상적인" 블로킹 전압(VB)의 관계에 대한 일 예가 도시되어 있다. 본 명세서에서 "이상적인"이라는 용어는 표면 효과나 기타 다른 효과에 관계없이 층의 주어진 두께 및 도핑 농도에 대하여 얻을 수 있는 최선의 블로킹 전압(best blocking voltage)을 가리킨다. 도 3b를 참조하면, 전압 블로킹층(14)의 표면 도핑 농도(ND)가 증가함에 따라서, 이상적인 블로킹 전압은 일반적으로 감소한다. 일반적으로, 이상적인 블로킹 전압은 다음의 식으로부터 구할 수 있다:
Figure 112003015617153-pct00012
여기서 0.75≤β≤1이고 EC는 상기한 식으로부터 주어진다. 소자가 펀치-쓰루 영역(punch-through regime)에서 유지되고 있는 동안에 도핑 농도를 가능한 한 높게 선택할 경우에, 1×1015 에서 2×1016의 범위의 도핑 레벨이면 wD = 30㎛인 경우에 약 2.5kV의 블로킹 전압에서 wD = 4㎛인 경우에 약 400V의 블로킹 전압까지 생기게 할 수 있다.
당업자가 인식할 수 있는 것과 같이, 항복 전압이 실질적으로 전압 블로킹층의 에피택시 두께의 함수인 경우에, 다이오드 에피택시 디자인(diode epitaxial design)은 펀치-쓰루 영역 내에 있다고 한다. 반대로, 비 펀치-쓰루 영역(non-punch-through regime)에서는, 항복 전압은 실질적으로 도핑 농도의 함수이다. 주어진 에피택시 두께에서, 다이오드 디자인이 펀치-쓰루 영역에 있느냐 또는 비 펀치-쓰루 영역에 있느냐 하는 것은 전압 블로킹층의 도핑 농도에 달려있다. 일반적으로, 펀치-쓰루 영역 및 비 펀치-쓰루 영역 사이의 경계를 기술하는 실험적인 관계식은 다음과 같다:
Figure 112003015617153-pct00013
JTE 전하량(QJTE)에 대한 블로킹 전압의 관계에 대한 일 예는 도 3c에 도시되어 있다. 도 3c에 도시된 바와 같이, 전압 블로킹층의 주어진 표면 도핑 농도에 대하여 JTE에서의 전하량이 증가함에 따라서, 소자의 항복 전압은 일반적으로 증가한다. 그러나, 블로킹층의 표면 도핑 농도가 일정하고 전하량이 문턱 값(도 3c에 는
Figure 112003015617153-pct00014
로 표시되어 있음)을 넘어서 증가한다면, 소자의 블로킹 전압은 감소한다. 게다가, JTE 전하량에 대한 블로킹 전압 곡선의 기울기의 절대값은 문턱 값 이하보다 문턱 값 이상에서 실질적으로 더 크다. JTE 전하량에 대한 블로킹 전압의 관계를 나타내는 곡선에서 이 최대점은 "이론상 최적" 전하량인데, 그것은 이것이 전압 블로킹층의 주어진 표면 농도에 대하여 소자의 최대 항복 전압을 이론상 제공하는 전하량이기 때문이다. 이론상 최적의 값 이상에서 기울기가 더 크기 때문에, 이론상 최적의 값을 초과하지 않는 것이 바람직하다. 따라서, α값이 실질적으로 1.0을 초과하지 않는 것이 바람직하다. 게다가, α가 너무 작으면, JTE는 단지 소자의 성능에 제한적인 영향밖에 미치지 못할 것이다. 따라서, α는 0.5보다 큰 것이 바람직하다. 또한, 최적의 전하량 값을 초과하는 것은 소자의 블로킹 전압을 실질적으로 감소시킬 수 있기 때문에, JTE에 대한 전하량을 설정할 때, 제조 공정에서의 변수를 고려하는 것이 바람직하다. 따라서, α값이 약 0.75인 경우나 약 0.75에서 약 1.0사이 α값을 이용하는 것이 바람직할 것이다. 그러나, 본 발명에 개시된 내용의 관점에서 본 발명이 속하여 기술분야에서 통상의 지식을 가진 자에게 명확한 바와 같이, α값을 선택하는 것은 최종 제품에서의 변수(variation) 정도, 허용되는 불량률 또는 다른 제조 공정상의 주요 변수에 따라서 달라질 수 있다.
도 2a 내지 도 2i에는 본 발명의 여러 가지 실시예에 따른 에지 터미네이션을 가진 쇼트키 정류기를 생산하는데 사용될 수 있는 공정 단계들이 도시되어 있 다. 도 2a에 도시된 바와 같이, 에피택시 성장법, 이온 주입법 또는 당업자에게 공지된 다른 기술을 사용하여 단결정 실리콘 카바이드 기판(10) 상에 n+ 실리콘 카바이드층(12)을 형성할 수 있는데, 이 공정은 임의적인 것이다. n+ 실리콘 카바이드층(12)이 존재하는 경우에는 그 위에, 그렇지 않은 경우에는 기판(10) 상에 n- 실리콘 카바이드 에피택시층(14)을 형성한다. n- 에피택시층(14)도 당업자에게 공지된 기술을 사용하여 형성할 수 있다.
도 2b에 도시된 바와 같이, 전술한 바와 같이 n- 에피택시층(14)의 표면 전하에 비례하는 소정의 전하량을 제공하도록 제어되는 도핑 농도 및 깊이를 갖는 p형 에피택시층을 n- 에피택시층(14) 상에 형성한다. 이러한 도핑 농도 및 깊이는 후속 공정에서 생기는 p형 에피택시층에서의 손실을 또한 고려하여 최종 p형 터미네이션이 적절한 최종 총 전하량을 갖도록 할 수 있다.
도 2c 및 도 2d에는 채널 스톱 이온 주입 영역(channel stop implants)을 제공하기 위한 공정이 도시되어 있는데, 이 공정은 임의적인 것이다. 도 2c에 도시된 바와 같이, p형 에피택시층(40) 상에 마스크용 산화막(masking oxide, 42)을 형성한다. 이 마스크용 산화막은 예컨대 SiO2의 플라즈마 강화 화학 기상 증착법(PECVD)을 사용하여 형성할 수 있다. 계속해서, 채널 스톱 이온 주입 영역(24)을 형성하기 위하여 산화막 마스크(42`) 및 패터닝된 p형 층(40`)을 제공 하도록 p형 에피택시층(40) 및 마스크용 산화막(42)을 패터닝한다. 게다가, n+ 층(26`)을 제공하도록 기판(10)의 반대쪽 표면에는 n형 불순물을 또한 주입할 수 있는데, 이 n+ 층은 임의적인 것이다. 적절한 n형 불순물은 질소 및 인을 포함할 수 있다. 계속해서, 도 2d에 도시된 구조물을 어닐링하여 주입된 n형 불순물을 활성화시킬 수 있다. 이러한 어닐링 공정은 이 단계에서 실시하지 않고 후술하는 p형 층(40`)의 열산화 공정과 동시에 실시할 수도 있다. SiC에 n형 불순물을 주입하여 활성화시키는 공정은 당업자에게 공지되어 있다. 결과적으로 소자에는 한번 또는 그 이상의 n형 불순물을 주입하는 공정이 포함되지 않으므로 이온 주입 단계 및/또는 어닐링 단계가 생략될 수 있다. 그러나, p형 에피택시 터미네이션 영역(16)의 외면을 한정하도록 p형 층(40)을 패터닝하는 공정은 예전처럼 실시하는 것이 바람직하다.
도 2e에 도시된 바와 같이, 산화막 마스크(42`)를 제거한 다음에, 최소한 패터닝된 p형 에피택시층(40`), (존재하는 경우에는) n형 이온 주입 영역(24) 및/또는 n형 전압 블로킹층(14)의 노출된 표면 상에 패시베이션 산화막(44)을 형성한다. 이어서, 기판(10)의 반대쪽 면에 n형 이온 주입 공정을 실시한 경우에는, 이온 주입 영역(26`) 위에 산화막(50)을 또한 증착한다. 이러한 산화막은 후속 열산화 단계에서 이온 주입 영역에 손실이 발생하는 것을 방지하는데 도움이 될 수 있다. 산화막(44 및 50)은 증착된 산화막인 것이 바람직하고, 저압 화학 기상 증착(LPCVD)법으로 증착한 산화막인 것이 보다 바람직한데, 양질의 플라즈마 강화 화학 기상 증착법을 사용할 수도 있다.
도 2f에 도시된 바와 같이, 패시베이션 산화막(44)을 패터닝하여 p형 층(40')을 노출시킬 수 있다. 이러한 패터닝 공정은 포토리소그라피 및 반응성 이온 식각법, 선택적 성장법 또는 당업자에게 공지되어 있는 이와 유사한 다른 기술을 사용하여 수행할 수 있다. 바람직하기로는, 패시베이션 산화막(44)을 패터닝하여 쇼트키 콘택을 형성하기 위한 윈도우를 제공함으로써 최종 소자의 쇼트키 콘택(18)이 형성될 영역을 제외한 영역 상에 패시베이션막(20)을 제공한다. p형 층(40`)의 노출부를 완전히 산화시키기에 충분한 시간 동안 도 2f에 도시된 소자를 열산화시켜서 도 2g에 도시된 것과 같이 터미네이션 영역(16) 및 쇼트키 콘택 위치에 상응하는 산화된 p형 SiC 영역(46)을 제공한다. 이러한 열산화 공정은 바람직하게는 약 1500℃ 보다 낮은 온도, 보다 바람직하게는 약 1300℃ 이하의 건식 분위기에서 또는 p형 에피택시층(40`)을 완전히 산화시키는데 충분한 시간 동안 수행하는 것이 바람직하다. 이러한 열산화 공정을 지속하는 시간은 사용되는 온도 및 p형 에피택시층(40')의 두께에 따라서 달라질 수가 있다. 상기한 바와 같이, 이러한 산화 단계는 n형 불순물을 활성화시키기 위하여 또한 사용될 수 있다.
열 산화 공정이 끝난 다음에는, 반응성 이온 식각법과 같은 방법을 사용하여 기판의 반대쪽 면으로부터 산화막(50)을 제거한 다음, 금속 막을 증착하여 오믹 콘택(22)을 제공한다. 이러한 오믹 콘택을 형성하기 위한 적절한 물질로는 니켈 또는 당업자에게 공지된 다른 물질이 포함된다. 또한 금속막을 열처리하여 오믹 콘택(22)을 형성한다. 이 열처리 공정은 고속 열처리(rapid thermal anneal) 공정을 사용하여 수행할 수 있다. 이 과정은 도 2h에 도시되어 있다. 오믹 콘택(22)을 형성한 다음에는, 쇼트키 콘택(18)을 정의하는 감광막 패턴을 증착한 후, n형 에피택시층(14)까지 열산화막을 식각하여 쇼트키 콘택(18) 형성을 위한 윈도우를 제공한다. 이러한 산화막(46)의 식각 공정은 버퍼 산화막 식각(buffered oxide etch) 공정을 사용하여 수행할 수 있다. 도 2i에 도시된 바와 같이, 산화막 영역(46)을 식각하여 형성된 윈도우에 쇼트키 금속을 증착하는데, 이 쇼트키 금속은 p형 터미네이션 영역(16)과 약간 중첩될 수 있다. 쇼트키 금속은, 예를 들어 니켈, 크롬, 티타늄 또는 백금과 같은 쇼트키 금속으로 적합한 물질은 어떤 것이든 될 수 있다. 또한, 쇼트키 콘택(18) 상에, 예컨대 금을 사용하여 금속 중첩막(metal overlayer, 28)을 형성할 수 있는데, 이 막은 임의적인 것이다.
도 2i에 도시된 바와 같이, 쇼트키 콘택(18) 및 p형 에지 터미네이션 영역(16)은 비-오믹 콘택을 형성한다. 이러한 비-오믹 콘택은 콘택의 전압/전류 관계가 비선형이라는 점이 특징이 될 수 있다. 특히, 이 콘택은 유한의 턴-온 전압(finite turn-on voltage)과 정격 온-상태 전류(rated on-state current)보다 최소한 103 배 작은 역방향 누설 전류(reverse leakage current)를 가진다. 역방향 블로킹 전압(reverse blocking voltage)은 에피택시층(14)의 물성에 의하여 주요하게 결정되는 것으로 또한 나타난다. 게다가, 이 정션은 상온에서의 열이온 전류 전달 특성(thermionic current transport physics)을 거의 따른다.
도 4에는 쇼트키 게이트 영역에 정션 장벽 쇼트키(Junction Barrier Schottky, JBS)/병합된 P-I-N 쇼트키 그리드(Merged P-I-N Shottky grid, MPS grid, 17)가 제공되어 있는 본 발명의 다른 실시예가 도시되어 있다. JBS/MPS 그리드(17) 위로 쇼트키 콘택(18') 및 금속 중첩층(metal overlayer, 28')이 제공된다. 패시베이션막(44)에 대한 패터닝을 변형하여 도 4에 도시된 것과 같은 구조의 JBS/MPS 게이트 "범퍼" 또는 "아일랜드"를 제공하는 p형 에피택시층(40')을 산화시키기 위한 마스크를 제공함으로써 이와 같은 그리드를 제공할 수 있다. 그리드(17) 상에 형성된 산화막은 마스크를 사용한 반응성 이온 식각법(mask and reactive ion etching)에 의하여 제거될 수 있다. 게다가, 쇼트키 콘택 윈도우를 제공하기 위하여 열 산화된 영역을 식각하여 제거할 경우에 그리드(17)는 마스크되어 보호될 수 있다.
도면 및 실시예에는, 본 발명의 전형적인 바람직한 실시예가 개시되었으며, 비록 특정한 용어를 사용하였지만, 이것들은 단지 일반적이고 묘사적인 의미로 사용된 것이지 후술되는 청구항에 의하여 정해지는 본 발명의 사상을 제한하기 위하여 사용된 것은 아니다.
본 발명에 의한 소자는 고전압을 처리하는 응용기기에 많이 사용되는데, 특히 동력을 조절하고, 분배하며 제어하는 분야의 응용 기기에 널리 사용된다.

Claims (45)

  1. 소정의 표면 도핑 레벨을 가진 실리콘 카바이드 전압 블로킹층;
    상기 실리콘 카바이드 전압 블로킹층 상에 형성된 쇼트키 콘택; 및
    상기 실리콘 카바이드 전압 블로킹층 상에 형성되고 상기 쇼트키 콘택에 인접하며, 상기 전압 블로킹층의 표면 도핑과 소정의 관계를 가지는 소정의 전하를 제공하는 두께 및 도핑 레벨을 가지는 실리콘 카바이드 에피택시 터미네이션 영역을 포함하는 실리콘 카바이드 쇼트키 정류기.
  2. 제1항에 있어서, 상기 전압 블로킹층의 표면 도핑 농도에 대한 상기 소정의 관계는 상기 전압 블로킹층의 표면 도핑에 대한 정션 터미네이션 연장 전하량(junction termination extension charge) 대 블로킹 전압 곡선에서 최대점의 전하량의 50%보다 큰 정션 터미네이션 연장 전하량을 제공하는 것을 특징으로 하는 실리콘 카바이드 쇼트키 정류기.
  3. 제2항에 있어서, 상기 정션 터미네이션 연장 전하량은 최대점의 전하량보다 크지 않은 것을 특징으로 하는 실리콘 카바이드 쇼트키 정류기.
  4. 제1항에 있어서, 상기 실리콘 카바이드 에피택시 터미네이션 영역의 두께와 도핑 농도는
    Figure 112007076653659-pct00034
    의 50% 보다 큰 전하량을 제공하도록 선택되는 것을 특징으로 하는 실리콘 카바이드 쇼트키 정류기.
    여기서, εr 은 SiC의 상대 유전 상수;
    ε0 는 공기의 유전 상수;
    Εc 는 SiC의 임계 전기장; 및
    q는 전자 전하량이다.
  5. 제4항에 있어서, 상기 두께 및 도핑 농도는
    Figure 112007076653659-pct00035
    의 100%보다 크지 않은 전하량을 제공하도록 선택되는 것을 특징으로 하는 실리콘 카바이드 쇼트키 정류기.
  6. 제4항에 있어서, 상기 도핑 농도 및 두께는
    Figure 112007076653659-pct00036
    의 75%보다 작지 않은 전하량을 제공하도록 선택되는 것을 특징으로 하는 실리콘 카바이드 쇼트키 정류기.
  7. 제4항에 있어서, 상기 실리콘 카바이드 에피택시 터미네이션 영역은 상기 전압 블로킹층 두께의 1.5배에서 5배 크기만큼 상기 쇼트키 콘택으로부터 연장된 것을 특징으로 하는 실리콘 카바이드 쇼트키 정류기.
  8. 제4항에 있어서, 상기 실리콘 카바이드 에피택시 터미네이션 영역과 상기 쇼트키 콘택 사이에 비-오믹 콘택이 제공되는 것을 특징으로 하는 실리콘 카바이드 쇼트키 정류기.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서, 상기 실리콘 카바이드 에피택시 터미네이션 영역은 제1 도전형 불순물을 가지고 상기 전압 블로킹층은 상기 제1 도전형에 반대되는 제2 도전형 불순물을 가지며,
    상기 실리콘 카바이드 쇼트키 정류기는 상기 전압 블로킹층 내에, 상기 전압 블로킹층의 캐리어 농도보다 더 높은 캐리어 농도를 가지며, 상기 쇼트키 콘택에 대향하는 상기 실리콘 카바이드 에피택시 터미네이션 영역의 주변부에 인접하는 제 1 도전형의 실리콘 카바이드 영역을 더 포함하는 것을 특징으로 하는 실리콘 카바이드 쇼트키 정류기.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제4항에 있어서,
    상기 전압 블로킹층과 실리콘 카바이드 기판 사이에 배치되고 상기 전압 블로킹층의 도전형과 동일한 제1 도전형이며, 상기 전압 블로킹층보다 높은 캐리어 농도를 가지는 제1 실리콘 카바이드층;
    상기 전압 블로킹층의 캐리어 농도보다 더 높은 캐리어 농도를 가지며, 상기 제1 실리콘 카바이드층에 대하여 반대편 기판 상에 형성된 상기 제1 도전형의 제2 실리콘 카바이드층; 및
    상기 제2 실리콘 카바이드층 상에 형성된 오믹 콘택을 더 포함하는 것을 특징으로 하는 실리콘 카바이드 쇼트키 정류기.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서, 상기 제2 실리콘 카바이드층은 제1 도전형 실리콘 카바이드 기판에 이온을 주입하여 형성한 층인 것을 특징으로 하는 실리콘 카바이드 쇼트키 정류기.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제10항에 있어서, 상기 실리콘 카바이드 에피택시 터미네이션 영역은 상기 제1 도전형과 반대되는 제2 도전형을 갖는 것을 특징으로 하는 실리콘 카바이드 쇼트키 정류기.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제12항에 있어서, 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형인 것을 특징으로 하는 실리콘 카바이드 쇼트키 정류기.
  14. n형 실리콘 카바이드 기판, 상기 실리콘 카바이드 기판 상에 형성된 n형 실리콘 카바이드 전압 블로킹층 및 상기 전압 블로킹층 상에 형성된 쇼트키 콘택을 포함하는 쇼트키 정류기에 있어서,
    상기 전압 블로킹층 상에 형성되고 상기 전압 블로킹층보다 높은 곳에 위치하는 표면을 가지고 상기 쇼트키 콘택에 인접하여 상기 쇼트키 콘택과 비-오믹 콘택을 형성하는 p형 실리콘 카바이드 에피택시 영역; 및
    상기 전압 블로킹층에 대하여 반대편 상기 기판 상에 형성된 오믹 콘택을 더 포함하는 쇼트키 정류기.
  15. 제14항에 있어서, 상기 전압 블로킹층 상에 다수의 p형 실리콘 카바이드 아일랜드를 더 포함하고,
    상기 쇼트키 콘택은 상기 다수의 p형 아일랜드에 중첩되는 것을 특징으로 하는 쇼트키 정류기.
  16. 제14항에 있어서, 상기 p형 실리콘 카바이드 에피택시 영역은 상기 전압 블로킹층 두께의 1.5배에서 5배 정도의 거리만큼 상기 쇼트키 콘택으로부터 연장된 것을 특징으로 하는 쇼트키 정류기.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제14항에 있어서, 상기 전압 블로킹층 내에, 상기 전압 블로킹층의 캐리어 농도보다 높은 캐리어 농도를 가지고 상기 p형 실리콘 카바이드 에피택시 영역의 외면 중 상기 쇼트키 콘택과 반대편 외면에 인접하는 n형 실리콘 카바이드 영역을 더 포함하는 것을 특징으로 하는 쇼트키 정류기.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제14항에 있어서, 상기 전압 블로킹층과 실리콘 카바이드 기판 사이에 배치되는 n형 제1 실리콘 카바이드층을 더 포함하고, 상기 제1 실리콘 카바이드층은 상기 전압 블로킹층보다 더 높은 캐리어 농도를 가지는 것을 특징으로 하는 쇼트키 정류기.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제18항에 있어서, 상기 제1 실리콘 카바이드층에 대하여 반대편 상기 기판 상에 형성된 n형 제2 실리콘 카바이드층을 더 포함하고, 상기 제2 실리콘 카바이드층은 상기 기판의 캐리어 농도보다 높은 캐리어 농도를 가지고,
    상기 오믹 콘택은 상기 제2 실리콘 카바이드층 상에 형성되어 있는 것을 특징으로 하는 쇼트키 정류기.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제19항에 있어서, 상기 제2 실리콘 카바이드층은 상기 n형 실리콘 카바이드 기판에 이온을 주입하여 형성한 층인 것을 특징으로 하는 쇼트키 정류기.
  21. 제14항에 있어서, 상기 p형 실리콘 카바이드 에피택시 영역은 상기 전압 블로킹층 두께의 1.5배에서 5배 정도의 거리만큼 상기 쇼트키 콘택으로부터 연장된 것을 특징으로 하는 쇼트키 정류기.
  22. 제21항에 있어서, 상기 전압 블로킹층 상에 형성된 다수의 p형 실리콘 카바이드 아일랜드를 더 포함하고,
    상기 쇼트키 콘택은 상기 다수의 p형 아일랜드에 중첩되는 것을 특징으로 하는 쇼트키 정류기.
  23. 제21항에 있어서, 상기 전압 블로킹층 내에, 상기 전압 블로킹층의 캐리어 농도보다 높은 캐리어 농도를 가지고 상기 p형 실리콘 카바이드 에피택시 영역의 외면 중 상기 쇼트키 콘택과 반대편 외면에 인접하는 n형 실리콘 카바이드 영역을 더 포함하는 것을 특징으로 하는 쇼트키 정류기.
  24. 제21항에 있어서, 상기 전압 블로킹층과 실리콘 카바이드 기판 사이에 배치되는 n형 제1 실리콘 카바이드층을 더 포함하고, 상기 제1 실리콘 카바이드층은 상기 전압 블로킹층보다 더 높은 캐리어 농도를 가지는 것을 특징으로 하는 쇼트키 정류기.
  25. 실리콘 카바이드 쇼트키 정류기의 터미네이션 영역을 제조하는 방법에 있어서,
    상기 쇼트키 정류기의 쇼트키 콘택에 인접하는 p형 실리콘 카바이드 영역에 상기 쇼트키 정류기의 실리콘 카바이드 블로킹층의 표면 도핑에 기초한 전하를 제공하도록 선택된 두께 및 도핑 레벨을 가진 p형 실리콘 카바이드 에피택시층을 형성하는 단계; 및
    상기 쇼트키 정류기의 쇼트키 콘택에 인접하는 상기 p형 실리콘 카바이드 영역을 제공하도록 상기 p형 실리콘 카바이드 에피택시층을 패터닝하는 단계를 포함하는 실리콘 카바이드 쇼트키 정류기의 터미네이션 영역 제조방법.
  26. 제25항에 있어서, 상기 p형 실리콘 카바이드 에피택시층을 패터닝하는 단계는,
    상기 p형 실리콘 카바이드 에피택시층 상에 산화막을 형성하는 단계;
    상기 p형 에피택시층의 상기 쇼트키 콘택에 상응하는 부분을 노출시키도록 상기 산화막을 패터닝하는 단계;
    상기 p형 에피택시층의 노출부의 전부를 소모시킬 수 있는 온도에서 상기 p형 에피택시층의 노출부를 열산화시키는 단계; 및
    상기 쇼트키 콘택이 그 위에 형성되는 상기 블로킹층의 일부분을 노출시키도록 상기 p형 에피택시층의 상기 노출부의 열산화부를 식각하는 단계를 포함하는 것을 특징으로 하는 실리콘 카바이드 쇼트키 정류기의 터미네이션 영역 제조방법.
  27. 제26항에 있어서, 상기 p형 에피택시층을 열산화시키는 단계는 건식 분위기에서 실시하는 것을 특징으로 하는 실리콘 카바이드 쇼트키 정류기의 터미네이션 영역 제조방법.
  28. 제26항에 있어서, 상기 p형 에피택시층을 열산화시키는 단계는 상기 p형 에피택시층을 1300℃ 보다 낮은 온도에서 산화시키는 단계를 포함하는 것을 특징으로 하는 실리콘 카바이드 쇼트키 정류기의 터미네이션 영역 제조방법.
  29. 제26항에 있어서, 상기 p형 에피택시층의 상기 열산화부를 식각하는 단계를 수행하기 이전에,
    실리콘 카바이드 기판의 상기 블로킹층에 대하여 반대편 표면 상에 오믹 금속을 형성하는 단계; 및
    상기 실리콘 카바이드 기판에 오믹 콘택을 형성하도록 상기 오믹 금속을 어닐링하는 단계를 수행하는 것을 특징으로 하는 실리콘 카바이드 쇼트키 정류기의 터미네이션 영역 제조방법.
  30. 제29항에 있어서, 상기 오믹 금속을 형성하는 단계 이전에 상기 기판의 캐리어 농도보다 높은 캐리어 농도를 갖는 n형 실리콘 카바이드 영역을 형성하도록 상기 기판에 n형 불순물을 주입하는 단계를 실시하고,
    상기 오믹 금속을 형성하는 단계는 상기 기판의 이온 주입 영역 상에 오믹 금속을 증착하는 단계를 포함하는 것을 특징으로 하는 실리콘 카바이드 쇼트키 정류기의 터미네이션 영역 제조방법.
  31. 제30항에 있어서, 상기 p형 에피택시층의 노출부를 열산화시키는 단계에서 상기 n형 불순물도 활성화시키도록 상기 p형 에피택시층의 노출부를 열산화시키는 단계 이전에 상기 n형 불순물을 주입하는 단계를 수행하는 것을 특징으로 하는 실리콘 카바이드 쇼트키 정류기의 터미네이션 영역 제조방법.
  32. 제29항에 있어서, 상기 p형 에피택시층의 상기 노출부의 열산화부를 식각하는 단계 이후에 상기 블로킹층의 노출부 상에 쇼트키 금속을 증착하는 단계를 포함하는 것을 특징으로 하는 실리콘 카바이드 쇼트키 정류기의 터미네이션 영역 제조방법.
  33. 제26항에 있어서, 상기 p형 에피택시층의 상기 쇼트키 콘택에 상응하는 일부분을 노출시키도록 상기 산화막을 패터닝하는 단계는,
    상기 p형 에피택시층의 상기 쇼트키 콘택에 상응하는 일부분을 노출시키되 상기 p형 에피택시층에 다수의 노출부 영역을 제공하도록 상기 산화막을 패터닝하는 단계;
    상기 p형 에피택시층의 상기 노출부 전부를 소모시킬 수 있는 온도에서 상기 다수의 노출부 영역을 포함하는 상기 p형 에피택시층의 노출부를 열산화하는 단계; 및
    그 위에 상기 쇼트키 콘택이 형성되는 상기 블로킹층의 일부를 노출시키도록 상기 p형 에피택시층의 상기 노출부의 열산화부를 식각하여 그 결과 p형 실리콘 카바이드 아일랜드에 의하여 이격되어 있는 상기 블로킹층의 다수의 노출부를 제공하는 단계를 더 포함하는 것을 특징으로 하는 실리콘 카바이드 쇼트키 정류기의 터미네이션 영역 제조방법.
  34. 제26항에 있어서, 상기 p형 에피택시층의 상기 쇼트키 콘택에 상응하는 부분을 노출시키도록 상기 산화막을 패터닝하는 단계 이전에,
    상기 산화막 및 상기 p형 에피택시층을 패터닝하여 상기 쇼트키 정류기의 외면에 상기 블로킹층의 일부를 노출시키는 단계; 및
    상기 p형 에피택시층의 외면에 인접하는 n형 불순물 주입 영역을 제공하도록 상기 n형 블로킹층의 노출부에 n형 불순물을 주입하는 단계를 수행하는 것을 특징으로 하는 실리콘 카바이드 쇼트키 정류기의 터미네이션 영역 제조방법.
  35. 제25항에 있어서, 상기 쇼트키 정류기의 쇼트키 콘택에 인접하는 상기 p형 실리콘 카바이드 영역에
    Figure 112007076653659-pct00037
    의 50%에서 100%의 전하량을 제공하도록 상기 실리콘 카바이드 에피택시층의 상기 두께 및 도핑 레벨을 선택하는 것을 특징으로 하는 실리콘 카바이드 쇼트키 정류기의 터미네이션 영역 제조방법.
    여기서, εr 은 SiC의 상대 유전 상수;
    ε0 는 공기의 유전 상수;
    Εc 는 SiC의 임계 전기장; 및
    q는 전자 전하량이다.
  36. 제35항에 있어서, 상기 두께 및 도핑 레벨은
    Figure 112007076653659-pct00038
    의 75%의 전하량을 제공하도록 선택하는 것을 특징으로 하는 실리콘 카바이드 쇼트키 정류기의 터미네이션 영역 제조방법.
  37. 실리콘 카바이드 쇼트키 정류기를 제조하는 방법에 있어서,
    n형 실리콘 카바이드 기판 상에 n형 제1 실리콘 카바이드 에피택시층을 형성하는 단계로서, 상기 n형 제1 실리콘 카바이드 에피택시층은 상기 실리콘 카바이드 기판의 캐리어 농도보다 낮은 캐리어 농도를 가지는 단계;
    상기 n형 제1 에피택시층 상에 p형 실리콘 카바이드 에피택시층을 형성하는 단계;
    상기 p형 실리콘 카바이드 에피택시층 상에 패터닝된 패시베이션 산화막을 형성하여 상기 쇼트키 정류기의 쇼트키 콘택에 상응하는 상기 p형 실리콘 카바이드 영역을 노출시키는 단계;
    상기 p형 실리콘 카바이드의 노출부를 열산화하여 상기 p형 실리콘 카바이드를 상기 n형 제1 에피택시층까지 산화시키는 단계;
    상기 기판에 오믹 콘택을 제공하도록 상기 n형 제1 에피택시층에 대하여 반대편 상기 기판 상에 오믹 콘택 금속을 증착하고 어닐링하는 단계;
    상기 산화된 p형 실리콘 카바이드를 제거하여 상기 n형 제1 에피택시층의 상기 쇼트키 콘택에 상응하는 일부를 노출시키는 단계; 및
    상기 n형 제1 에피택시층에 쇼트키 콘택을 제공하도록 상기 n형 제1 에피택시층의 노출부 상에 쇼트키 금속을 형성하는 단계를 포함하는 실리콘 카바이드 쇼트키 정류기 제조방법.
  38. 제37항에 있어서, 상기 n형 제1 에피택시층의 표면 도핑에 기초하여 상기 쇼트키 정류기의 상기 쇼트키 콘택에 인접하는 p형 실리콘 카바이드의 영역에 전하를 제공하도록 상기 p형 실리콘 카바이드 에피택시층의 두께 및 도핑 레벨을 선택하는 것을 특징으로 하는 실리콘 카바이드 쇼트키 정류기의 제조방법.
  39. 제37항에 있어서, n형 제2 실리콘 카바이드층을 형성하는 단계를 더 포함하고, 상기 n형 제2 실리콘 카바이드층은 상기 실리콘 카바이드 기판과 상기 n형 제2 에피택시층 사이에 배치되며, 상기 n형 제1 에피택시층의 캐리어 농도보다 더 높은 캐리어 농도를 가지는 것을 특징으로 하는 실리콘 카바이드 쇼트키 정류기의 제조방법.
  40. 제37항에 있어서,
    상기 p형 에피택시층을 패터닝하여 상기 n형 제1 에피택시층의 상기 쇼트키 정류기의 외면에 인접하는 부분을 노출시키는 단계;
    상기 n형 제1 에피택시층의 노출부에 n형 불순물을 주입하는 단계; 및
    상기 n형 불순물을 활성화시키도록 상기 주입된 불순물을 열적 어닐링하는 단계를 더 포함하고,
    상기 패시베이션 산화막을 증착하는 단계는 상기 p형 에피택시층 및 상기 n형 제1 에피택시층의 상기 이온 주입 영역 상에 패시베이션 산화막을 증착하는 단계를 포함하는 것을 특징으로 하는 실리콘 카바이드 쇼트키 정류기의 제조방법.
  41. 제40항에 있어서, 상기 주입된 불순물을 열적 어닐링하는 단계는 1300℃ 보다 낮은 온도에서 수행하는 것을 특징으로 하는 실리콘 카바이드 쇼트키 정류기의 제조방법.
  42. 제40항에 있어서, 상기 실리콘 카바이드 기판의 캐리어 농도와 동일한 캐리어 농도를 가진 n형 실리콘 카바이드 영역을 제공하도록 상기 n형 제1 에피택시층에 대하여 반대편 상기 실리콘 카바이드 기판에 n형 불순물을 주입하는 단계를 더 포함하는 것을 특징으로 하는 실리콘 카바이드 쇼트키 정류기의 제조방법.
  43. 제42항에 있어서, 상기 n형 불순물을 주입하는 단계 이후에는 상기 실리콘 기판의 이온 주입 영역 상에 산화막을 증착하는 단계를 수행하고,
    상기 열산화 단계 이후에는 상기 실리콘 카바이드 기판의 이온 주입 영역으로부터 상기 산화막을 제거하는 단계를 수행하는 것을 특징으로 하는 실리콘 카바이드 쇼트키 정류기의 제조방법.
  44. 삭제
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