JPS62279672A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62279672A JPS62279672A JP12284186A JP12284186A JPS62279672A JP S62279672 A JPS62279672 A JP S62279672A JP 12284186 A JP12284186 A JP 12284186A JP 12284186 A JP12284186 A JP 12284186A JP S62279672 A JPS62279672 A JP S62279672A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
- H01L29/157—Doping structures, e.g. doping superlattices, nipi superlattices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３発明の詳細な説明
［産業上の利用分野］
本発明は半導体装置に関する。さらに詳しくは簡単な製
造プロセスにより製造できるとともにパワー用に適した
半導体装置に関する。
造プロセスにより製造できるとともにパワー用に適した
半導体装置に関する。
［従来の技術］
従来ダイオード、トランジスタなどからなる半導体装置
においては、それに含まれるダイオ−ドやトランジスタ
は例えば単結晶Ｓｔのような固体半導体結晶の表面に不
純物を付着しこれを高温下において不純物を固体半導体
結晶内に熱拡散させること（熱拡散法）によってｐｎ型
、ｐｎｐ型あるいはｎｐｎ型の接合のものとして製造さ
れたり、あるいは不純物をイオン化し静電的に加速して
固体半導体結晶に打ち込むこと（イオン注入法）によっ
てｐｎ型、ｐｎｐ型あるいはｎｐｎ型の接合のものとし
て製造されている。
においては、それに含まれるダイオ−ドやトランジスタ
は例えば単結晶Ｓｔのような固体半導体結晶の表面に不
純物を付着しこれを高温下において不純物を固体半導体
結晶内に熱拡散させること（熱拡散法）によってｐｎ型
、ｐｎｐ型あるいはｎｐｎ型の接合のものとして製造さ
れたり、あるいは不純物をイオン化し静電的に加速して
固体半導体結晶に打ち込むこと（イオン注入法）によっ
てｐｎ型、ｐｎｐ型あるいはｎｐｎ型の接合のものとし
て製造されている。
［発明が解決しようとする問題点］
しかしながら以上のような従来の方法においては、たと
えば前記固体半導体結晶として単結晶Ｓ１を用いるばあ
いにはパターン形成のためにＳｔを酸化してＳｉ０２に
し、その８１０２のエツチングを行なうなどのプロセス
が必要となったり、またイオン注入法によるばあいには
イオン注入によって固体半導体結晶の結晶構造が乱れる
ためこれを回復するのに熱アニールが必要となりプロセ
スが複雑になるという問題がある。
えば前記固体半導体結晶として単結晶Ｓ１を用いるばあ
いにはパターン形成のためにＳｔを酸化してＳｉ０２に
し、その８１０２のエツチングを行なうなどのプロセス
が必要となったり、またイオン注入法によるばあいには
イオン注入によって固体半導体結晶の結晶構造が乱れる
ためこれを回復するのに熱アニールが必要となりプロセ
スが複雑になるという問題がある。
本発明はこのような問題点を解決するためになされたも
ので簡単な製造プロセスにより半導体装置を製造できる
とともにパワー用に適した半導体装置を提供することを
目的としている。
ので簡単な製造プロセスにより半導体装置を製造できる
とともにパワー用に適した半導体装置を提供することを
目的としている。
［問題点を解決するための手段］
本発明による半導体装置はｎ型半導体および／またはｎ
型半導体からなる単結晶および／または多結晶の半導体
基板の少なくとも一方の表面上に真性半導体および／ま
たはｎ型半導体および／またはｎ型半導体からなる非結
晶を含む半導体層が形成され、前記半導体基板および半
導体層に電極が形成されたものである。
型半導体からなる単結晶および／または多結晶の半導体
基板の少なくとも一方の表面上に真性半導体および／ま
たはｎ型半導体および／またはｎ型半導体からなる非結
晶を含む半導体層が形成され、前記半導体基板および半
導体層に電極が形成されたものである。
本発明に用いられるｎ型半導体および／またはｎ型半導
体からなる単結晶および／または多結晶の半導体基板に
用いられる真性半導体としてはＳｉ、 Ｇｅ５ＳｉＣな
どがある。また前記半導体基板上に形成される真性半導
体および／またはｎ型半導体および／またはｎ型半導体
からなる非結晶を含む半導体層に用いられる半導体とし
て、ａ−３ｉＳａ−８ｉＧｅＳａ−３ＩＣなどがあり、
これはμｃ−３ｊ、 μｃ−３ｔＧｅｓ μｃ−３ｉＣ
などの結晶相を含むものであってもよい。
体からなる単結晶および／または多結晶の半導体基板に
用いられる真性半導体としてはＳｉ、 Ｇｅ５ＳｉＣな
どがある。また前記半導体基板上に形成される真性半導
体および／またはｎ型半導体および／またはｎ型半導体
からなる非結晶を含む半導体層に用いられる半導体とし
て、ａ−３ｉＳａ−８ｉＧｅＳａ−３ＩＣなどがあり、
これはμｃ−３ｊ、 μｃ−３ｔＧｅｓ μｃ−３ｉＣ
などの結晶相を含むものであってもよい。
また接合形態としてはｐｎ接合よりｐｉｎ接合とした方
が好ましく、このばあいにｉ層に使用される真性半導体
としてはａ−８ｉ、ａ−３ＩＧｅ、 ａ−３ｉＣが好ま
しい。しかしこれらの真性半導体に■価または７価の金
属を不純物としである程度加えて真性半導体としての性
質をもたせたものを前記ｉ層として使用してもよく、弱
いｎ型の半導体を示すものを１層として使用してもよい
。
が好ましく、このばあいにｉ層に使用される真性半導体
としてはａ−８ｉ、ａ−３ＩＧｅ、 ａ−３ｉＣが好ま
しい。しかしこれらの真性半導体に■価または７価の金
属を不純物としである程度加えて真性半導体としての性
質をもたせたものを前記ｉ層として使用してもよく、弱
いｎ型の半導体を示すものを１層として使用してもよい
。
さらにまた量子井戸効果を利用して導電率を改善したり
、禁止帯幅を任意に変えるために前記非晶質を含む半導
体層中の真性半導体層および／またはｎ型半導体層およ
び／またはｎ型半導体層のうち１つ以上の各層が２００
人以内の厚さの周期で禁止帯幅が異なる半導体薄層を積
層するようにしたものでもよい。
、禁止帯幅を任意に変えるために前記非晶質を含む半導
体層中の真性半導体層および／またはｎ型半導体層およ
び／またはｎ型半導体層のうち１つ以上の各層が２００
人以内の厚さの周期で禁止帯幅が異なる半導体薄層を積
層するようにしたものでもよい。
そして前記半導体基板上に前記非晶質を含む半導体層を
形成する方法としてはグロー放雷法、マイクロ波放電法
、光ＣＶＤ法、熱ＣＶＤ法が用いられるがこれに限定さ
れるものではない。
形成する方法としてはグロー放雷法、マイクロ波放電法
、光ＣＶＤ法、熱ＣＶＤ法が用いられるがこれに限定さ
れるものではない。
［′実施例］
以下、本発明による半導体装置の実施例を図によって説
明する。
明する。
第１図は本発明による半導体装置がンヨットキーダイオ
ードであるばあいの実施例１を示している。第１図にお
いて（１）は多結晶ｎ型シリコンからなる半導体基板で
あり、この基板（１）の厚さは１００〜ＬＯＯＯｕｍで
ある。半導体基板（１）上にはａ−３Ｉの真性半導体か
らなる半導体層（２）がグロー放電法により形成されて
いる。この半導体層（２）の厚さは ５６０〜５０００
０人である。そしてさらに半導体層（２）上には障壁を
形成すべく Ｐｉからなる障壁金属層が電極（３）とし
て形成されている。
ードであるばあいの実施例１を示している。第１図にお
いて（１）は多結晶ｎ型シリコンからなる半導体基板で
あり、この基板（１）の厚さは１００〜ＬＯＯＯｕｍで
ある。半導体基板（１）上にはａ−３Ｉの真性半導体か
らなる半導体層（２）がグロー放電法により形成されて
いる。この半導体層（２）の厚さは ５６０〜５０００
０人である。そしてさらに半導体層（２）上には障壁を
形成すべく Ｐｉからなる障壁金属層が電極（３）とし
て形成されている。
電極（３）の厚さは １００〜１００００人である。ま
た電極（３）上の適宜箇所にはこれに接触してリード線
（５ａ）が接続されている。また半導体基板（１）上の
半導体層（２）が形成されていない部分の適宜箇所には
これに接触してＭ ５ＮＩＳＣｒ、）ｉｏ、 Ｗまたは
これらの合金および／またはシリサイドからなる電！１
ｉｉｌ！（４）が形成されている。そして電極（４）に
はリード線（５ｂ）が接続されており、リード線（５ｂ
）は接地されている。なお前記電極（３）はＰｔに替え
てＰｄを使用したものであってもよく、また障壁を形成
できる金属であればこれらに限定されるものではない。
た電極（３）上の適宜箇所にはこれに接触してリード線
（５ａ）が接続されている。また半導体基板（１）上の
半導体層（２）が形成されていない部分の適宜箇所には
これに接触してＭ ５ＮＩＳＣｒ、）ｉｏ、 Ｗまたは
これらの合金および／またはシリサイドからなる電！１
ｉｉｌ！（４）が形成されている。そして電極（４）に
はリード線（５ｂ）が接続されており、リード線（５ｂ
）は接地されている。なお前記電極（３）はＰｔに替え
てＰｄを使用したものであってもよく、また障壁を形成
できる金属であればこれらに限定されるものではない。
第２図は本発明による半導体装置が旧Ｓダイオードであ
るばあいの実施例２を示している。
るばあいの実施例２を示している。
第２図においてＱｖはｎ型多結晶シリコンからなる半導
体基板であり、この基板力の厚さは１００〜１０００μ
ｍである。半導体基板の上にはａ−８ｉの真性半導体か
らなる半導体層のがグロー放電法により形成されている
。この半導体層のの厚さは５００〜５００００人である
。そして半導体層の上にはＳｉ０２からなる絶縁膜のが
形成されており、絶縁膜のの厚さは１０〜５００Ａであ
る。また絶縁膜力上にはＰｔからなる障壁金属層が電極
（２４として形成されており、この電極（至）の厚さは
１００〜１００００人である。また電極Ｃ４の上の適宜
箇所にはこれに接触してリード線（２６ａ）が接続され
ている。また半導体基板（２１）上で半導体層のが形成
されていない部分の適宜箇所にはこれに接触してＭＳＮ
ｌ、 Ｃｒ、、Ｈａ、 Ｗまたはこれらの合金および／
またはシサイドからなる電極力が形成されている。そし
て電極力にはリード線（２６ｂ）が接続されており、リ
ード線（２６ｂ）は接地されている。なお前記絶縁膜の
はＳｉｏ２に替えてＮｂ２Ｏ３またはａ−９ｉ Ｎを使
用したものであってもよく、またこれらに限定されるも
のではない。さらにまた前記電極Ｃ４はｐｔに替えてＰ
ｄを使用したものでもよく、またこれらに限定されるも
のではない。
体基板であり、この基板力の厚さは１００〜１０００μ
ｍである。半導体基板の上にはａ−８ｉの真性半導体か
らなる半導体層のがグロー放電法により形成されている
。この半導体層のの厚さは５００〜５００００人である
。そして半導体層の上にはＳｉ０２からなる絶縁膜のが
形成されており、絶縁膜のの厚さは１０〜５００Ａであ
る。また絶縁膜力上にはＰｔからなる障壁金属層が電極
（２４として形成されており、この電極（至）の厚さは
１００〜１００００人である。また電極Ｃ４の上の適宜
箇所にはこれに接触してリード線（２６ａ）が接続され
ている。また半導体基板（２１）上で半導体層のが形成
されていない部分の適宜箇所にはこれに接触してＭＳＮ
ｌ、 Ｃｒ、、Ｈａ、 Ｗまたはこれらの合金および／
またはシサイドからなる電極力が形成されている。そし
て電極力にはリード線（２６ｂ）が接続されており、リ
ード線（２６ｂ）は接地されている。なお前記絶縁膜の
はＳｉｏ２に替えてＮｂ２Ｏ３またはａ−９ｉ Ｎを使
用したものであってもよく、またこれらに限定されるも
のではない。さらにまた前記電極Ｃ４はｐｔに替えてＰ
ｄを使用したものでもよく、またこれらに限定されるも
のではない。
第３図は本発明による半導体装置がｐｉｎ型ダイオード
であるばあいの実施例３を示している。
であるばあいの実施例３を示している。
第３図において（３１）は多結晶Ｐ型シリコンからなる
半導体基板であり、この基板（３１）の厚さは１００〜
１００００μｍである。半導体基板（３１）上にはａ−
３ｉからなる真性半導体層（３２ａ）がグロー放電法に
より形成されている。この真性半導体層（３２ａ）の厚
さは５００〜５００００人である。そして真性半導体層
（３２ａ）上には真性半導体としてμｃ−９ｉを使用し
たｎ型半導体層（３２ｂ）がグロー放電法により形成さ
れており、このｎ型半導体層（３２ｂ）の厚さは１００
〜５０００Ａである。そして真性半導体層（３２ａ）と
ｎ型半導体層（３２ｂ）とにより非晶質を含む半導体層
（３３）が構成されている。またｎ型半導体層（３２ｂ
）上にはＮからなる層状の電極（３４）が電子ビーム蒸
着法により形成されている。電極（３４）の厚さは１０
００〜１００００人である。そして電極（３４）上の適
宜箇所にはこれに接触してリード線（３８ａ）が接続さ
れている。
半導体基板であり、この基板（３１）の厚さは１００〜
１００００μｍである。半導体基板（３１）上にはａ−
３ｉからなる真性半導体層（３２ａ）がグロー放電法に
より形成されている。この真性半導体層（３２ａ）の厚
さは５００〜５００００人である。そして真性半導体層
（３２ａ）上には真性半導体としてμｃ−９ｉを使用し
たｎ型半導体層（３２ｂ）がグロー放電法により形成さ
れており、このｎ型半導体層（３２ｂ）の厚さは１００
〜５０００Ａである。そして真性半導体層（３２ａ）と
ｎ型半導体層（３２ｂ）とにより非晶質を含む半導体層
（３３）が構成されている。またｎ型半導体層（３２ｂ
）上にはＮからなる層状の電極（３４）が電子ビーム蒸
着法により形成されている。電極（３４）の厚さは１０
００〜１００００人である。そして電極（３４）上の適
宜箇所にはこれに接触してリード線（３８ａ）が接続さ
れている。
また半導体基板（３１）上の真性半導体層（３２ａ）が
形成されていない部分の適宜箇所にはこれに接触してＮ
、旧、Ｃｒ１Ｍ０ＳＷまたはこれらの合金および／また
はシリサイドからなる電極（３５）が形成されている。
形成されていない部分の適宜箇所にはこれに接触してＮ
、旧、Ｃｒ１Ｍ０ＳＷまたはこれらの合金および／また
はシリサイドからなる電極（３５）が形成されている。
そして電極（３５）にはリード線（３８ｂ）が接続され
ており、リード線（３６ｂ）は接地されている。なお前
記半導体基板（３１）およびｎ型半導体層（３２ｂ）は
それぞれｐ型子結晶Ｓｔおよびｎ型μｃ−３ｌに替えて
ｎ型多結晶Ｓ１およびｎ型μｃ−３ｉであってもよ＜、
ｐｉｎ接合の形態となるものであれば使用される物質に
限定はない。
ており、リード線（３６ｂ）は接地されている。なお前
記半導体基板（３１）およびｎ型半導体層（３２ｂ）は
それぞれｐ型子結晶Ｓｔおよびｎ型μｃ−３ｌに替えて
ｎ型多結晶Ｓ１およびｎ型μｃ−３ｉであってもよ＜、
ｐｉｎ接合の形態となるものであれば使用される物質に
限定はない。
また電極（３４）はＮに替えてＣ「、ＮｏＸＰｔであっ
てもよく、またオーミック接触する金属であればこれら
に限定されるものではない。
てもよく、またオーミック接触する金属であればこれら
に限定されるものではない。
第４図は本発明による半導体装置がサンドイッチ型トラ
ンジスタであるばあいの実施例４を示している。第４図
において（４１）はｐ型子結晶シリコンからなる半導体
基板であり、この基板（４１）の厚さは１００〜１００
０μｍである。半導体基板（４１）の上面上及び下面上
にはそれぞれａ−８ｉからなる真性半導体層（４２ａ）
、（４２ｂ）がグロー放電法により形成されており、
真性半導体層（４２ａ） 、（４２ｂ）の厚さはそれぞ
れ５００〜５００００人である。また真性半導体層（４
２ａ） 、（４２ｂ）上にはそれぞれμｃ−３Ｉを使用
したｎ型半導体層（４３ａ） 、（４３ｂ）がグロー放
電法により形成されており、ｎ型半導体層（４３ａ）
、（４３ｂ）の厚さはそれぞれ１００〜５０００ Ａで
ある。そして真性半導体層（４２ａ）とｎ型半導体層（
４３ａ）お７よび真性半導体層（４２ｂ）とｎ型半導体
層（４３ｂ）により非晶質を含む半導体層（４３Ｇ）お
よび半導体層（４３ｄ）が構成されている。またｎ型半
導体層（４３ａ）、（４３ｂ）上にはＮからなる層状の
電極（４４ａ）、（４４ｂ）が電子ビーム蒸着法により
形成されている。電極（４４ａ） 、（４４ｂ）の厚さ
はそれぞれ１００〜１００００人である。そして電極（
４４ａ） 、（４４ｂ）上の適宜箇所にはこれに接触し
てリード線（４６ａ） 、（４６ｂ）が接続されている
。また半導体基板り４１）の上面上の真性半導体層（４
２ａ）が形成されていない部分の適宜箇所にはこれに接
触してＮ１旧、Ｃｒ、 Ｎｏ、１！またはこれらの合金
および／またはシリサイドからなる電極（４５）が形成
されている。そして電極（４５）にはリード線（４６ｃ
）が接続されており、リード線（４８ｃ）は接地されて
いる。なお前記半導体基板（４１）およびｎ型半導体層
（４３ａ） 、（４３ｂ）はそれぞれｎ型多結晶Ｓｉお
よびｎ型μｃ−８ｉに替えてｎ型多結晶Ｓ１およびＰ型
μｃ−３ｉであってもよ（、ｐｆｎｉｐ接合またはｎ１
ｐｉｎ接合の型態となるものであれば使用される物質に
限定はない。また電極（４４ａ） 、（４４ｂ）はＮに
替えてＣｒ５Ｎｏ、 Ｐｔであってもよく、またこれら
に限定されるものではない。
ンジスタであるばあいの実施例４を示している。第４図
において（４１）はｐ型子結晶シリコンからなる半導体
基板であり、この基板（４１）の厚さは１００〜１００
０μｍである。半導体基板（４１）の上面上及び下面上
にはそれぞれａ−８ｉからなる真性半導体層（４２ａ）
、（４２ｂ）がグロー放電法により形成されており、
真性半導体層（４２ａ） 、（４２ｂ）の厚さはそれぞ
れ５００〜５００００人である。また真性半導体層（４
２ａ） 、（４２ｂ）上にはそれぞれμｃ−３Ｉを使用
したｎ型半導体層（４３ａ） 、（４３ｂ）がグロー放
電法により形成されており、ｎ型半導体層（４３ａ）
、（４３ｂ）の厚さはそれぞれ１００〜５０００ Ａで
ある。そして真性半導体層（４２ａ）とｎ型半導体層（
４３ａ）お７よび真性半導体層（４２ｂ）とｎ型半導体
層（４３ｂ）により非晶質を含む半導体層（４３Ｇ）お
よび半導体層（４３ｄ）が構成されている。またｎ型半
導体層（４３ａ）、（４３ｂ）上にはＮからなる層状の
電極（４４ａ）、（４４ｂ）が電子ビーム蒸着法により
形成されている。電極（４４ａ） 、（４４ｂ）の厚さ
はそれぞれ１００〜１００００人である。そして電極（
４４ａ） 、（４４ｂ）上の適宜箇所にはこれに接触し
てリード線（４６ａ） 、（４６ｂ）が接続されている
。また半導体基板り４１）の上面上の真性半導体層（４
２ａ）が形成されていない部分の適宜箇所にはこれに接
触してＮ１旧、Ｃｒ、 Ｎｏ、１！またはこれらの合金
および／またはシリサイドからなる電極（４５）が形成
されている。そして電極（４５）にはリード線（４６ｃ
）が接続されており、リード線（４８ｃ）は接地されて
いる。なお前記半導体基板（４１）およびｎ型半導体層
（４３ａ） 、（４３ｂ）はそれぞれｎ型多結晶Ｓｉお
よびｎ型μｃ−８ｉに替えてｎ型多結晶Ｓ１およびＰ型
μｃ−３ｉであってもよ（、ｐｆｎｉｐ接合またはｎ１
ｐｉｎ接合の型態となるものであれば使用される物質に
限定はない。また電極（４４ａ） 、（４４ｂ）はＮに
替えてＣｒ５Ｎｏ、 Ｐｔであってもよく、またこれら
に限定されるものではない。
第５図は本発明による半導体装置がプレーナートランジ
スタであるばあいの実施例５を示している。本実施例は
半導体基板の片面側に実施例４に対応する２つのｐｉｎ
接合を形成したものであり、第５図において第４図と対
応する符号は同一のものを示す。
スタであるばあいの実施例５を示している。本実施例は
半導体基板の片面側に実施例４に対応する２つのｐｉｎ
接合を形成したものであり、第５図において第４図と対
応する符号は同一のものを示す。
第６図は本発明による半導体装置が２極サイリスクであ
るばあいの実施例６を示している。
るばあいの実施例６を示している。
第６図において（６１）はｎ型多結晶シリコンからなる
半導体基板であり、この基板（６１）の厚さは１００〜
１０００μのである。半導体基板（６１）の上面上には
ａ−９ｉのからなる真性半導体層（８２ａ）がグロー放
電法により形成されており、真性半導体層（６２ａ）の
厚さは５００〜５００００人である。また真性半導体層
（６２ａ）上にはμｃ−３ｉを使用したｎ型半導体層（
８３ａ）がグロー放電法により形成されており、ｎ型半
導体層（８３ａ）の厚さは１００〜５０００人である。
半導体基板であり、この基板（６１）の厚さは１００〜
１０００μのである。半導体基板（６１）の上面上には
ａ−９ｉのからなる真性半導体層（８２ａ）がグロー放
電法により形成されており、真性半導体層（６２ａ）の
厚さは５００〜５００００人である。また真性半導体層
（６２ａ）上にはμｃ−３ｉを使用したｎ型半導体層（
８３ａ）がグロー放電法により形成されており、ｎ型半
導体層（８３ａ）の厚さは１００〜５０００人である。
また半導体層（６３ａ）上にはさらにα−８１からなる
真性半導体層（８４ａ）がグロー放電法により形成され
ており、真性半導体層（６４ａ）の厚さは５００〜５０
０００人である。そしてさらに真性半導体層（８４ａ）
上には真性半導体としてμｃ−３ｉを使用したｎ型の半
導体層（８５ａ）がグロー放電法により形成されており
、ｎ型半導体層（６５ａ）の厚さは １００〜５０００
人である。そして真性半導体層（ｅ２ａ）とｎ型半導体
層（６３ａ）と真性半導体層（６４ａ）とｎ型半導体層
（Ｂ５ａ）とにより非結質を含む半導体層（８５ｂ）が
構成されている。そしてｎ型半導体層（６５ａ＞上には
Ｍからなる層状の負の電極（６６ａ）が真空蒸着法によ
り形成されている。電極（８８ａ）の厚さは１０００〜
１００００人である。また半導体基板（６１）の下面上
にはα−３ｉからなる真性半導体層（６２ｂ）がグロー
放電法により形成されており、真性半導体層（６２ｂ）
の厚さは５００〜５００００人である。また真性半導体
層（６２ｂ）上にはμｃ−３ｌを使用したｎ型半導体層
（６３ｂ）がグロー放電法により形成されており、ｎ型
半導体層（６３ｂ）の厚さは １００〜５０００人であ
る。そして真性半導体層（８２ｂ）とｎ型半導体層（６
３ｂ）とにより非晶質を含む半導体Ｊｉ（６５ｃ）が構
成されている。またｎ型半導体層（６３ｂ）上にはＮか
らなる層状の正の電ｉｆｆ （８６ｂ）が真空蒸着法に
より形成されており、電極（Ｂ８ｂ）の厚さは１０００
〜１ｏｏｏｏ人である。そして負の電極（６６ａ）およ
び正の電極（６８ｂ）にはそれぞれこれらに接触してリ
ード線（８７ａ）および（８７ｂ）が接続されている。
真性半導体層（８４ａ）がグロー放電法により形成され
ており、真性半導体層（６４ａ）の厚さは５００〜５０
０００人である。そしてさらに真性半導体層（８４ａ）
上には真性半導体としてμｃ−３ｉを使用したｎ型の半
導体層（８５ａ）がグロー放電法により形成されており
、ｎ型半導体層（６５ａ）の厚さは １００〜５０００
人である。そして真性半導体層（ｅ２ａ）とｎ型半導体
層（６３ａ）と真性半導体層（６４ａ）とｎ型半導体層
（Ｂ５ａ）とにより非結質を含む半導体層（８５ｂ）が
構成されている。そしてｎ型半導体層（６５ａ＞上には
Ｍからなる層状の負の電極（６６ａ）が真空蒸着法によ
り形成されている。電極（８８ａ）の厚さは１０００〜
１００００人である。また半導体基板（６１）の下面上
にはα−３ｉからなる真性半導体層（６２ｂ）がグロー
放電法により形成されており、真性半導体層（６２ｂ）
の厚さは５００〜５００００人である。また真性半導体
層（６２ｂ）上にはμｃ−３ｌを使用したｎ型半導体層
（６３ｂ）がグロー放電法により形成されており、ｎ型
半導体層（６３ｂ）の厚さは １００〜５０００人であ
る。そして真性半導体層（８２ｂ）とｎ型半導体層（６
３ｂ）とにより非晶質を含む半導体Ｊｉ（６５ｃ）が構
成されている。またｎ型半導体層（６３ｂ）上にはＮか
らなる層状の正の電ｉｆｆ （８６ｂ）が真空蒸着法に
より形成されており、電極（Ｂ８ｂ）の厚さは１０００
〜１ｏｏｏｏ人である。そして負の電極（６６ａ）およ
び正の電極（６８ｂ）にはそれぞれこれらに接触してリ
ード線（８７ａ）および（８７ｂ）が接続されている。
本実施例で使用されている電極（Ｈａ） 、（Ｈｂ）
、真性半導体、ｎ型半導体およびｎ型半導体はそれぞれ
導電性、真性、ｎ型およびｎ型を示すものであれば前記
の物質に限定されるものではない。
、真性半導体、ｎ型半導体およびｎ型半導体はそれぞれ
導電性、真性、ｎ型およびｎ型を示すものであれば前記
の物質に限定されるものではない。
第７図は本発明による半導体装置が４極サイリスクであ
る実施例７を示している。第７図において第６図と対応
する符号は同一のものを示す。本実施例においては真性
半導体層（７４ａ）はｎ型半導体層（７３ａ）上にこれ
の面積より少し小さい面積で形成されており、ｎ型半導
体層（７３ａ）上であって真性半導体層（７４ａ）が形
成されていない部分の適宜箇所にはこれに接触してＡｊ
）ＳＮ＋、Ｃｒ、 Ｈａ、 Ｗまたはこれらの合金およ
び／またはシリサイドからなる電極（７８ａ） （ゲ
ート電極）が形成されている。そして電極（７８ａ）に
はリード線（７９ａ）が接触されている。また半導体基
板（７１）上であって真性半導体層（７２ａ）が形成さ
れていない部分の適宜箇所にはこれに接触してＮ１旧、
ＣｒＳＭｏ、νまたはこれらの合金および／またはシリ
サイドからなる電極（７８ｂ） （ゲート電極）が形
成されており、この電極（７８ｂ）にはリード線（７９
ｂ）が接続されている。なお本実施例で使用されている
電極（７６ａ） 、（７８ｂ） 、（７８ａ）、（７８
ｂ）、真性半導体、ｐ型半導体およびｎ型半導体はそれ
ぞれ導電性、真性、ｐ型およびｎ型をを示すものであれ
ば前記の物質に限定されるものではない。また本実施例
において正の電極（７６ｂ） 、負の電極（７Ｂａ）お
よび電極（７８ａ）のみを使用すれば３極サイリスタと
して機能する。
る実施例７を示している。第７図において第６図と対応
する符号は同一のものを示す。本実施例においては真性
半導体層（７４ａ）はｎ型半導体層（７３ａ）上にこれ
の面積より少し小さい面積で形成されており、ｎ型半導
体層（７３ａ）上であって真性半導体層（７４ａ）が形
成されていない部分の適宜箇所にはこれに接触してＡｊ
）ＳＮ＋、Ｃｒ、 Ｈａ、 Ｗまたはこれらの合金およ
び／またはシリサイドからなる電極（７８ａ） （ゲ
ート電極）が形成されている。そして電極（７８ａ）に
はリード線（７９ａ）が接触されている。また半導体基
板（７１）上であって真性半導体層（７２ａ）が形成さ
れていない部分の適宜箇所にはこれに接触してＮ１旧、
ＣｒＳＭｏ、νまたはこれらの合金および／またはシリ
サイドからなる電極（７８ｂ） （ゲート電極）が形
成されており、この電極（７８ｂ）にはリード線（７９
ｂ）が接続されている。なお本実施例で使用されている
電極（７６ａ） 、（７８ｂ） 、（７８ａ）、（７８
ｂ）、真性半導体、ｐ型半導体およびｎ型半導体はそれ
ぞれ導電性、真性、ｐ型およびｎ型をを示すものであれ
ば前記の物質に限定されるものではない。また本実施例
において正の電極（７６ｂ） 、負の電極（７Ｂａ）お
よび電極（７８ａ）のみを使用すれば３極サイリスタと
して機能する。
なお前記実施例１〜７における半導体装置は半導体基板
および半導体層と電極との間にこれらをオーム性接触さ
せるための適当な金属（Ｃｒ、Ｍｏ、旧、Ｎ１−Ｃｒ
、 Ｍ、 Ｍｇなど）の薄層を形成したものであっても
よい。
および半導体層と電極との間にこれらをオーム性接触さ
せるための適当な金属（Ｃｒ、Ｍｏ、旧、Ｎ１−Ｃｒ
、 Ｍ、 Ｍｇなど）の薄層を形成したものであっても
よい。
また前記実施例１〜７に使用される半導体基板および半
導体層はその中に含まれるダングリングボンドがＨまた
はＦで飽和されているのが半導体装置の良好な特性を維
持するために望ましく、またドーピングしたｐ型または
ｎ型の前記°半導体層に使用する真性半導体としては微
結晶を含むμｃ−３Ｉ 、μｃ−３ｉＣおよびμｃ−３
ｉＮが望ましい。
導体層はその中に含まれるダングリングボンドがＨまた
はＦで飽和されているのが半導体装置の良好な特性を維
持するために望ましく、またドーピングしたｐ型または
ｎ型の前記°半導体層に使用する真性半導体としては微
結晶を含むμｃ−３Ｉ 、μｃ−３ｉＣおよびμｃ−３
ｉＮが望ましい。
また前記半導体基板は実施例１〜７で使用されたｎ型ま
たはｐ型の半導体を単層に形成したものだけでなく単結
晶および／または多結晶からなるｎ型および／またはｐ
型の半導体を積層したようなものであってもよい。
たはｐ型の半導体を単層に形成したものだけでなく単結
晶および／または多結晶からなるｎ型および／またはｐ
型の半導体を積層したようなものであってもよい。
また前記半導体基板上に半導体層または電極を形成する
ばあいにおいて波形成物上に金属またはセラミックのマ
スクをすることにより所望のパターンを形成することも
可能である。
ばあいにおいて波形成物上に金属またはセラミックのマ
スクをすることにより所望のパターンを形成することも
可能である。
［発明の効果コ
以上のように本発明にかかわる半導体装置はｐ型半導体
および／またはｎ型半導体からなる単結晶および／また
は多結晶の半導体基板の少なくとも一方の表面上に真性
半導体および／またはｎ型半導体および／またはｐ型半
導体からなる非結晶を含む半導体層が形成され、前記半
導体基板および半導体層に電極が形成されているので、
単結晶または多結晶の半導体基板をベースにしているに
もかかわらず半導体基板上に５００°Ｃ以下の気相から
の成長により非晶質を含む半導体層を形成できるので半
導体装置の製造プロセスを容易化でき、また形成すべき
半導体層の面積を大きくすることにより大電流を流すこ
ともできパワー用に使用することもできる効果かある。
および／またはｎ型半導体からなる単結晶および／また
は多結晶の半導体基板の少なくとも一方の表面上に真性
半導体および／またはｎ型半導体および／またはｐ型半
導体からなる非結晶を含む半導体層が形成され、前記半
導体基板および半導体層に電極が形成されているので、
単結晶または多結晶の半導体基板をベースにしているに
もかかわらず半導体基板上に５００°Ｃ以下の気相から
の成長により非晶質を含む半導体層を形成できるので半
導体装置の製造プロセスを容易化でき、また形成すべき
半導体層の面積を大きくすることにより大電流を流すこ
ともできパワー用に使用することもできる効果かある。
第１図は本発明による半導体装置の実施例１であるンヨ
ットキーダイオードの断面図、第２図は本発明による半
導体装置の実施例２であるＭＩＳ型ダイオードの断面図
、第３図は本発明による半導体装置の実施例３であるｐ
ｉｎ型ダイオードの断面図、第４図は本発明による半導
体装置の実施例４であるサンドイッチ型トランジスタの
断面図、第５図は本発明による半導体装置の実施例５で
あるプレーナートランジスタの断面図、第６図は本発明
による半導体装置の実施例６である２極サイリスクの断
面図、第７図は本発明による半導体装置の実施例７であ
る４極サイリスクの断面図である。 （図面の主要符号） （１）、（２１）、（３１）、 く４１）、 （５１）、 （６１）、（７１）
：半導体基板 （２）、（２２）、（３３）、 （４３ｃ） 、 （４３ｄ） 、 （５３ｃ） 、（５３ｄ）、 （６５ｂ） 、（６５ｃ）、 （７５ｂ）、（７５ｃ） ：半導体層（３）、（４
）、（２４、四、 （３４）、（３５）、（４４ａ） 、（４４ｂ）
、（４５）、（５４ａ） 、（５４ｂ） 、（５５
）、（６６ａ） 、（６８ｂ） 、（７６ａ）
、 （７８ｂ） 、（７８ａ） 、 （７８ｂ） ’電 極 才２図 ２４．２５：電 極 ２４因 穎 ４６１：）
ットキーダイオードの断面図、第２図は本発明による半
導体装置の実施例２であるＭＩＳ型ダイオードの断面図
、第３図は本発明による半導体装置の実施例３であるｐ
ｉｎ型ダイオードの断面図、第４図は本発明による半導
体装置の実施例４であるサンドイッチ型トランジスタの
断面図、第５図は本発明による半導体装置の実施例５で
あるプレーナートランジスタの断面図、第６図は本発明
による半導体装置の実施例６である２極サイリスクの断
面図、第７図は本発明による半導体装置の実施例７であ
る４極サイリスクの断面図である。 （図面の主要符号） （１）、（２１）、（３１）、 く４１）、 （５１）、 （６１）、（７１）
：半導体基板 （２）、（２２）、（３３）、 （４３ｃ） 、 （４３ｄ） 、 （５３ｃ） 、（５３ｄ）、 （６５ｂ） 、（６５ｃ）、 （７５ｂ）、（７５ｃ） ：半導体層（３）、（４
）、（２４、四、 （３４）、（３５）、（４４ａ） 、（４４ｂ）
、（４５）、（５４ａ） 、（５４ｂ） 、（５５
）、（６６ａ） 、（６８ｂ） 、（７６ａ）
、 （７８ｂ） 、（７８ａ） 、 （７８ｂ） ’電 極 才２図 ２４．２５：電 極 ２４因 穎 ４６１：）
Claims (1)
- 【特許請求の範囲】 １ ｐ型半導体および／またはｎ型半導体からなる単結
晶および／または多結晶の半導体基板の少なくとも一方
の表面上に真性半導体および／またはｎ型半導体および
／またはｐ型半導体からなる非結晶を含む半導体層が形
成され、前記半導体基板および半導体層に電極が形成さ
れてなる半導体装置。 ２ 前記非晶質を含む半導体層が真性半導体層とｐ型半
導体層またはｎ型半導体層との２層構造からなる特許請
求の範囲第１項記載の半導体装置。 ３ 前記非晶質を含む半導体層中の真性半導体層および
／またはｎ型半導体層および／またはｐ型半導体層のう
ち１つ以上の各層が２００Å以内の厚さの周期で禁止帯
幅が異なる半導体層を５層以上形成したものからなる特
許請求の範囲第１項または第２項の半導体装置。 ４ 前記非晶質を含む半導体層中の成分が Ｓｉ（１−ｘ）Ｃｘおよび／またはＳｉ（１−ｘ）Ｎｘ
および／またはＳｉ（１−ｘ）Ｇｅおよび／またはＳｉ
からなる特許請求の範囲第１項、第２項または第３項記
載の半導体装置。 ５ 前記非晶質を含む半導体層中に結晶相が形成されて
なる特許請求の範囲第１項、第２項、第３項または第４
項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12284186A JPS62279672A (ja) | 1986-05-28 | 1986-05-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12284186A JPS62279672A (ja) | 1986-05-28 | 1986-05-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62279672A true JPS62279672A (ja) | 1987-12-04 |
Family
ID=14845954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12284186A Pending JPS62279672A (ja) | 1986-05-28 | 1986-05-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62279672A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0333997A2 (en) * | 1988-03-22 | 1989-09-27 | International Business Machines Corporation | Bipolar transistor |
| JPH02264475A (ja) * | 1989-01-25 | 1990-10-29 | Cree Res Inc | 炭化珪素ショットキーダイオード及びその製造方法 |
| US6573128B1 (en) | 2000-11-28 | 2003-06-03 | Cree, Inc. | Epitaxial edge termination for silicon carbide Schottky devices and methods of fabricating silicon carbide devices incorporating same |
| US7026650B2 (en) | 2003-01-15 | 2006-04-11 | Cree, Inc. | Multiple floating guard ring edge termination for silicon carbide devices |
| US8901699B2 (en) | 2005-05-11 | 2014-12-02 | Cree, Inc. | Silicon carbide junction barrier Schottky diodes with suppressed minority carrier injection |
| US9515135B2 (en) | 2003-01-15 | 2016-12-06 | Cree, Inc. | Edge termination structures for silicon carbide devices |
Citations (4)
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| JPS58139464A (ja) * | 1982-02-15 | 1983-08-18 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JPS6127681A (ja) * | 1984-07-17 | 1986-02-07 | Res Dev Corp Of Japan | 超格子構造のチヤネル部をもつ電界効果トランジスタ |
-
1986
- 1986-05-28 JP JP12284186A patent/JPS62279672A/ja active Pending
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| US7026650B2 (en) | 2003-01-15 | 2006-04-11 | Cree, Inc. | Multiple floating guard ring edge termination for silicon carbide devices |
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