JPH07176690A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07176690A JPH07176690A JP5318691A JP31869193A JPH07176690A JP H07176690 A JPH07176690 A JP H07176690A JP 5318691 A JP5318691 A JP 5318691A JP 31869193 A JP31869193 A JP 31869193A JP H07176690 A JPH07176690 A JP H07176690A
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- polycrystalline silicon
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- silicon film
- silicate glass
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Abstract
(57)【要約】
【目的】多結晶シリコン膜からなる抵抗素子の温度係数
を低減させる。 【構成】シリコン基板１の主面に設けられたシリコン酸
化膜２上に膜厚が１００ｎｍ以下の多結晶シリコン膜パ
ターン３を形成し、ボロンを含有するボロン珪酸ガラス
膜４により多結晶シリコン膜パターン３を被覆し、熱処
理を行ってボロンをボロン珪酸ガラス膜４から多結晶シ
リコン膜パターン３に拡散することによりボロンを１×
１０19ａｔｏｍｓ・ｃｍ-3以上の濃度に含有した多結晶
シリコンの抵抗素子５を形成する。
を低減させる。 【構成】シリコン基板１の主面に設けられたシリコン酸
化膜２上に膜厚が１００ｎｍ以下の多結晶シリコン膜パ
ターン３を形成し、ボロンを含有するボロン珪酸ガラス
膜４により多結晶シリコン膜パターン３を被覆し、熱処
理を行ってボロンをボロン珪酸ガラス膜４から多結晶シ
リコン膜パターン３に拡散することによりボロンを１×
１０19ａｔｏｍｓ・ｃｍ-3以上の濃度に含有した多結晶
シリコンの抵抗素子５を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特に多結晶シリコン膜の抵抗素子の形成方法に
関する。
係わり、特に多結晶シリコン膜の抵抗素子の形成方法に
関する。
【０００２】
【従来の技術】図５を参照して従来技術を説明する。ま
ずシリコン基板１の主面に形成されたシリコン酸化膜２
上に多結晶シリコン膜１３を所定の膜厚に成長し、イオ
ン注入により不純物を導入し、活性化熱処理を行う（図
５（Ａ））。次に多結晶シリコン膜１３を抵抗素子１５
の形状にパターニングする（図５（Ｂ））。そして層間
絶縁膜１４で抵抗素子１５を被覆した後、層間絶縁膜１
４に形成されたコンタクト孔を通して金属電極配線６を
抵抗素子のコンタクト部に接続する。
ずシリコン基板１の主面に形成されたシリコン酸化膜２
上に多結晶シリコン膜１３を所定の膜厚に成長し、イオ
ン注入により不純物を導入し、活性化熱処理を行う（図
５（Ａ））。次に多結晶シリコン膜１３を抵抗素子１５
の形状にパターニングする（図５（Ｂ））。そして層間
絶縁膜１４で抵抗素子１５を被覆した後、層間絶縁膜１
４に形成されたコンタクト孔を通して金属電極配線６を
抵抗素子のコンタクト部に接続する。
【０００３】このような薄膜多結晶シリコン膜を用いた
抵抗素子において、多結晶シリコンの導電率の温度特性
は、キャリヤがグレイン境界で越えるポテンシャル障壁
の高さで決定される。そしてグレイン内の不純物濃度を
下げると、ポテンシャル障壁が高くなり、高温になると
導電率が大きくなる。すなわち、不純物濃度が低い多結
晶シリコンほど、大きな負の温度係数（高温ほど抵抗値
が低くなる）を有するのである。
抵抗素子において、多結晶シリコンの導電率の温度特性
は、キャリヤがグレイン境界で越えるポテンシャル障壁
の高さで決定される。そしてグレイン内の不純物濃度を
下げると、ポテンシャル障壁が高くなり、高温になると
導電率が大きくなる。すなわち、不純物濃度が低い多結
晶シリコンほど、大きな負の温度係数（高温ほど抵抗値
が低くなる）を有するのである。
【０００４】このような大きな負の温度係数をもつ多結
晶シリコン抵抗素子は、たとえばパワー消費の大きいバ
イポーラメモリでは、動作点の設計への制約になるだけ
でなく、熱暴走につながる危険がある。そのため、抵抗
素子の温度係数の低減は重要な課題である。
晶シリコン抵抗素子は、たとえばパワー消費の大きいバ
イポーラメモリでは、動作点の設計への制約になるだけ
でなく、熱暴走につながる危険がある。そのため、抵抗
素子の温度係数の低減は重要な課題である。
【０００５】抵抗値の温度係数の低減対策の一つに、同
じ層抵抗を形成する際に、すなわち同じ平面形状で同じ
抵抗値を得る際に、多結晶シリコン膜の膜厚を薄くして
不純物濃度を上げる対策がある。
じ層抵抗を形成する際に、すなわち同じ平面形状で同じ
抵抗値を得る際に、多結晶シリコン膜の膜厚を薄くして
不純物濃度を上げる対策がある。
【０００６】
【発明が解決しようとする課題】このために上記図５の
方法では、膜厚を薄くするためにイオン注入の加速電圧
を下げ、かつイオンドーズ量を多くする必要がある。
方法では、膜厚を薄くするためにイオン注入の加速電圧
を下げ、かつイオンドーズ量を多くする必要がある。
【０００７】膜厚を薄くしてもイオンが多結晶シリコン
膜を突き抜けないために加速電圧を下げる必要がある。
しかしながら、加速電圧を下げるとビームを絞ることが
困難となりエネルギーのばらつきが大きくなるから、現
状の設備では１０ｋｅＶが加速電圧の下限である。
膜を突き抜けないために加速電圧を下げる必要がある。
しかしながら、加速電圧を下げるとビームを絞ることが
困難となりエネルギーのばらつきが大きくなるから、現
状の設備では１０ｋｅＶが加速電圧の下限である。
【０００８】また、イオンドーズ量を多くするとイオン
注入時間が長くかかるという問題がある。
注入時間が長くかかるという問題がある。
【０００９】ここで、イオンドーズ量を一定にしてエネ
ルギーのばらつきを小にするために加速電圧だけあげる
と、濃度ピークが膜を突き抜け多結晶シリコン膜内の濃
度ピークが下がってしまう。したがって、加速電圧をあ
げて、多結晶シリコン膜内で同じ不純物濃度を得るため
にはイオンドーズ量をさらに多くする必要があり、イオ
ン注入時間がさらに長くかかってしまう。
ルギーのばらつきを小にするために加速電圧だけあげる
と、濃度ピークが膜を突き抜け多結晶シリコン膜内の濃
度ピークが下がってしまう。したがって、加速電圧をあ
げて、多結晶シリコン膜内で同じ不純物濃度を得るため
にはイオンドーズ量をさらに多くする必要があり、イオ
ン注入時間がさらに長くかかってしまう。
【００１０】一方、多結晶シリコン膜上に絶縁膜を形成
してイオン注入する際には、加速電圧をあげるからエネ
ルギーのばらつきが小になる。しかしこの場合には絶縁
膜にも不純物が注入されるから、多結晶シリコン膜に必
要なだけ不純物を添加するまでには、やはり多くのイオ
ンドーズ量が必要となり、イオン注入時間が長くかかっ
てしまう。
してイオン注入する際には、加速電圧をあげるからエネ
ルギーのばらつきが小になる。しかしこの場合には絶縁
膜にも不純物が注入されるから、多結晶シリコン膜に必
要なだけ不純物を添加するまでには、やはり多くのイオ
ンドーズ量が必要となり、イオン注入時間が長くかかっ
てしまう。
【００１１】図４に示すように、多結晶シリコン膜の不
純物（ボロン）濃度が１×１０19ａｔｏｍｓ・ｃｍ-3の
時の温度係数（１℃あたりの抵抗値変化率）は、１×１
０18ａｔｏｍｓ・ｃｍ-3の時の温度係数の約半分とな
り、３０００ｐｐｍ以下となるから実用上問題が無い値
となる。したがって抵抗素子を形成する多結晶シリコン
膜の不純物濃度は１×１０19ａｔｏｍｓ・ｃｍ-3以上に
する必要がある。
純物（ボロン）濃度が１×１０19ａｔｏｍｓ・ｃｍ-3の
時の温度係数（１℃あたりの抵抗値変化率）は、１×１
０18ａｔｏｍｓ・ｃｍ-3の時の温度係数の約半分とな
り、３０００ｐｐｍ以下となるから実用上問題が無い値
となる。したがって抵抗素子を形成する多結晶シリコン
膜の不純物濃度は１×１０19ａｔｏｍｓ・ｃｍ-3以上に
する必要がある。
【００１２】この１×１０19ａｔｏｍｓ・ｃｍ-3の不純
物濃度を薄膜の多結晶シリコン膜でイオン注入法で得る
には加速電圧を下げる必要があるが、上記したように現
在の設備では１０ｋｅＶが下限であり、しかもこの１０
ｋｅＶの加速電圧では不純物濃度のばらつきが±６０％
位となり実用的な抵抗素子は得られない。実用的見地か
らの不純物濃度のばらつきの限界は±３０％程度である
が、このためには加速電圧を１５ｋｅＶにする必要があ
る。しかしながらこの条件で多結晶シリコン膜を１×１
０19ａｔｏｍｓ・ｃｍ-3もしくはそれ以上の不純物濃度
とするためには、多結晶シリコン膜中のピーク濃度を１
×１０20ａｔｏｍｓ・ｃｍ-3もしくはそれ以上にする必
要があり、かつこのピーク濃度が多結晶シリコン膜の中
に存在する必要がある。この条件を満たすために必要な
多結晶シリコン膜の膜厚は１００ｎｍより厚くなければ
ならず、１００ｎｍ以下の膜厚では上記条件を満たすこ
とは不可能である。
物濃度を薄膜の多結晶シリコン膜でイオン注入法で得る
には加速電圧を下げる必要があるが、上記したように現
在の設備では１０ｋｅＶが下限であり、しかもこの１０
ｋｅＶの加速電圧では不純物濃度のばらつきが±６０％
位となり実用的な抵抗素子は得られない。実用的見地か
らの不純物濃度のばらつきの限界は±３０％程度である
が、このためには加速電圧を１５ｋｅＶにする必要があ
る。しかしながらこの条件で多結晶シリコン膜を１×１
０19ａｔｏｍｓ・ｃｍ-3もしくはそれ以上の不純物濃度
とするためには、多結晶シリコン膜中のピーク濃度を１
×１０20ａｔｏｍｓ・ｃｍ-3もしくはそれ以上にする必
要があり、かつこのピーク濃度が多結晶シリコン膜の中
に存在する必要がある。この条件を満たすために必要な
多結晶シリコン膜の膜厚は１００ｎｍより厚くなければ
ならず、１００ｎｍ以下の膜厚では上記条件を満たすこ
とは不可能である。
【００１３】以上のように抵抗素子の温度係数を低減す
るために不純物濃度を１×１０19ａｔｏｍｓ・ｃｍ-3以
上にしなくてはならず、このような高不純物濃度にした
ことにより、低不純物濃度の場合と同じ層抵抗を得るた
めに、多結晶シリコン膜を１００ｎｍ以下にした場合に
はイオン注入技術を用いることができない。
るために不純物濃度を１×１０19ａｔｏｍｓ・ｃｍ-3以
上にしなくてはならず、このような高不純物濃度にした
ことにより、低不純物濃度の場合と同じ層抵抗を得るた
めに、多結晶シリコン膜を１００ｎｍ以下にした場合に
はイオン注入技術を用いることができない。
【００１４】さらに薄い多結晶シリコン膜を用いて不純
物濃度のばらつきを小にするためにイオン注入の加速電
圧を増加させると、多結晶シリコン膜ばかりでなくその
下の絶縁膜をも通過してその下のシリコン基板に不所望
な不純物領域を形成してしまう懸念も生じる。したがっ
て多結晶シリコン膜下のこの絶縁膜の膜厚を３００ｎｍ
以下にすることは、現実的に不可能となり、このために
抵抗素子で発生する熱の放散を良くするために絶縁膜を
薄くする設計の制約となる。
物濃度のばらつきを小にするためにイオン注入の加速電
圧を増加させると、多結晶シリコン膜ばかりでなくその
下の絶縁膜をも通過してその下のシリコン基板に不所望
な不純物領域を形成してしまう懸念も生じる。したがっ
て多結晶シリコン膜下のこの絶縁膜の膜厚を３００ｎｍ
以下にすることは、現実的に不可能となり、このために
抵抗素子で発生する熱の放散を良くするために絶縁膜を
薄くする設計の制約となる。
【００１５】
【課題を解決するための手段】本発明の特徴は、半導体
基板の主面に設けられた絶縁膜上に成長した多結晶シリ
コン膜をパターニングして膜厚が１００ｎｍ以下の多結
晶シリコン膜パターンを前記絶縁膜上に形成する工程
と、Ｐ型もしくはＮ型の不純物を含有する珪酸ガラス膜
により前記多結晶シリコン膜パターンを被覆する工程
と、熱処理を行って前記不純物を前記珪酸ガラス膜から
前記多結晶シリコン膜パターンに拡散することにより前
記多結晶シリコン膜パターンに前記不純物を１×１０19
ａｔｏｍｓ・ｃｍ-3以上の濃度に含有せしめる工程とを
有して多結晶シリコンの抵抗素子を形成する半導体装置
の製造方法にある。ここで、前記不純物はボロンであ
り、前記珪酸ガラス膜はボロン珪酸ガラス膜であること
ができる。または、前記不純物はリンであり、前記珪酸
ガラス膜はリン珪酸ガラス膜であることができる。そし
て、前記多結晶シリコン膜には抵抗値を決定する抵抗本
体部とその両側にそれぞれ位置するコンタクト部とを有
し、前記熱処理による拡散後、不純物の拡散源として用
いた前記珪酸ガラス膜を層間絶縁膜として用い、この珪
酸ガラス膜に前記コンタクト部に達するコンタクト孔を
形成する工程と、前記コンタクト孔を通して前記コンタ
クト部に接続する金属電極配線を形成する工程とを有す
ることができる。また抵抗素子をその上に形成する前記
絶縁膜の膜厚を３００ｎｍ以下の所定の膜厚にすること
ができる。
基板の主面に設けられた絶縁膜上に成長した多結晶シリ
コン膜をパターニングして膜厚が１００ｎｍ以下の多結
晶シリコン膜パターンを前記絶縁膜上に形成する工程
と、Ｐ型もしくはＮ型の不純物を含有する珪酸ガラス膜
により前記多結晶シリコン膜パターンを被覆する工程
と、熱処理を行って前記不純物を前記珪酸ガラス膜から
前記多結晶シリコン膜パターンに拡散することにより前
記多結晶シリコン膜パターンに前記不純物を１×１０19
ａｔｏｍｓ・ｃｍ-3以上の濃度に含有せしめる工程とを
有して多結晶シリコンの抵抗素子を形成する半導体装置
の製造方法にある。ここで、前記不純物はボロンであ
り、前記珪酸ガラス膜はボロン珪酸ガラス膜であること
ができる。または、前記不純物はリンであり、前記珪酸
ガラス膜はリン珪酸ガラス膜であることができる。そし
て、前記多結晶シリコン膜には抵抗値を決定する抵抗本
体部とその両側にそれぞれ位置するコンタクト部とを有
し、前記熱処理による拡散後、不純物の拡散源として用
いた前記珪酸ガラス膜を層間絶縁膜として用い、この珪
酸ガラス膜に前記コンタクト部に達するコンタクト孔を
形成する工程と、前記コンタクト孔を通して前記コンタ
クト部に接続する金属電極配線を形成する工程とを有す
ることができる。また抵抗素子をその上に形成する前記
絶縁膜の膜厚を３００ｎｍ以下の所定の膜厚にすること
ができる。
【００１６】
【実施例】以下、図面を参照して本発明を説明する。
【００１７】図１は本発明の実施例の製造方法を工程順
に示した断面図である。シリコン基板１の主面上に熱酸
化などの方法で、抵抗素子からの熱放散を良好にするた
めに３００ｎｍ以下の、例えば膜厚１００ｎｍの薄いシ
リコン酸化膜２を形成し、その上に膜厚１００ｎｍ以下
の多結晶シリコン膜を成長し、多結晶シリコン膜の不要
な部分をエッチング除去して、図２の斜視図に示す形状
の、１００ｎｍ以下の膜厚の多結晶シリコン膜パターン
３を形成する（図１（Ａ））。
に示した断面図である。シリコン基板１の主面上に熱酸
化などの方法で、抵抗素子からの熱放散を良好にするた
めに３００ｎｍ以下の、例えば膜厚１００ｎｍの薄いシ
リコン酸化膜２を形成し、その上に膜厚１００ｎｍ以下
の多結晶シリコン膜を成長し、多結晶シリコン膜の不要
な部分をエッチング除去して、図２の斜視図に示す形状
の、１００ｎｍ以下の膜厚の多結晶シリコン膜パターン
３を形成する（図１（Ａ））。
【００１８】次に、多結晶シリコン膜パターン３上にボ
ロン珪酸ガラス（ＢＳＧ）膜４を、例えば３００ｎｍの
膜厚に堆積する。そして８００℃以上の熱処理を加え、
ボロンをボロン珪酸ガラス膜４から多結晶シリコン膜パ
ターン３に拡散することにより多結晶シリコン膜パター
ン３にボロンを１×１０19ａｔｏｍｓ・ｃｍ-3以上の濃
度に含有させて抵抗素子５を形成する。この抵抗素子５
は、図２の斜視図に示すように、長さＬ、幅Ｗ、１００
ｎｍ以下の膜厚Ｔおよび１×１０19ａｔｏｍｓ・ｃｍ-3
以上のボロン濃度から抵抗値を決定する抵抗本体部７
と、その両側にそれぞれ連続的に位置形成された幅広の
コンタクト部８とを有している。ここで例えば、Ｌは２
μｍ、Ｗは０．６μｍ、Ｔは１００ｎｍである（図１
（Ｂ））。
ロン珪酸ガラス（ＢＳＧ）膜４を、例えば３００ｎｍの
膜厚に堆積する。そして８００℃以上の熱処理を加え、
ボロンをボロン珪酸ガラス膜４から多結晶シリコン膜パ
ターン３に拡散することにより多結晶シリコン膜パター
ン３にボロンを１×１０19ａｔｏｍｓ・ｃｍ-3以上の濃
度に含有させて抵抗素子５を形成する。この抵抗素子５
は、図２の斜視図に示すように、長さＬ、幅Ｗ、１００
ｎｍ以下の膜厚Ｔおよび１×１０19ａｔｏｍｓ・ｃｍ-3
以上のボロン濃度から抵抗値を決定する抵抗本体部７
と、その両側にそれぞれ連続的に位置形成された幅広の
コンタクト部８とを有している。ここで例えば、Ｌは２
μｍ、Ｗは０．６μｍ、Ｔは１００ｎｍである（図１
（Ｂ））。
【００１９】次に、ボロンの拡散源として用いたボロン
珪酸ガラス膜４を層間絶縁膜として用い、このボロン珪
酸ガラス膜４にコンタクト部８に達するコンタクト孔を
形成し、それぞれのコンタクト孔を通してコンタクト部
８に接続するアルミ電極配線６を形成する（図１
（Ｃ））。
珪酸ガラス膜４を層間絶縁膜として用い、このボロン珪
酸ガラス膜４にコンタクト部８に達するコンタクト孔を
形成し、それぞれのコンタクト孔を通してコンタクト部
８に接続するアルミ電極配線６を形成する（図１
（Ｃ））。
【００２０】抵抗素子の層抵抗は、ボロン珪酸ガラス膜
中のボロン濃度により制御することが可能である。
中のボロン濃度により制御することが可能である。
【００２１】図３に、多結晶シリコン膜の膜厚を１００
ｎｍ、熱処理を９００℃で２０分間行った際の、層抵抗
（シート抵抗）とボロン珪酸ガラス膜中のボロン濃度と
の関係を示す。１００ｎｍの膜厚で１×１０19ａｔｏｍ
ｓ・ｃｍ-3以上のボロン濃度を必要とするから、層抵抗
は１０3 Ω／□以下とするためにボロン珪酸ガラス膜中
のボロン濃度を８．２ｍｏｌ％以上にする。尚、８００
℃以上で１５分間以上の熱処理を行なえば、膜厚１００
ｎｍ以下の多結晶シリコン膜内の不純物濃度は、上記範
囲内の熱処理条件の変更よりも、ボロン珪酸ガラス膜中
のボロン濃度により定められる。
ｎｍ、熱処理を９００℃で２０分間行った際の、層抵抗
（シート抵抗）とボロン珪酸ガラス膜中のボロン濃度と
の関係を示す。１００ｎｍの膜厚で１×１０19ａｔｏｍ
ｓ・ｃｍ-3以上のボロン濃度を必要とするから、層抵抗
は１０3 Ω／□以下とするためにボロン珪酸ガラス膜中
のボロン濃度を８．２ｍｏｌ％以上にする。尚、８００
℃以上で１５分間以上の熱処理を行なえば、膜厚１００
ｎｍ以下の多結晶シリコン膜内の不純物濃度は、上記範
囲内の熱処理条件の変更よりも、ボロン珪酸ガラス膜中
のボロン濃度により定められる。
【００２２】上記実施例ではボロン珪酸ガラス（ＢＳ
Ｇ）膜から不純物としてボロンを多結晶シリコン膜に拡
散する場合を説明したが、リン珪酸ガラス（ＰＳＧ）膜
から不純物としてリンを多結晶シリコン膜に拡散する場
合でも同様の方法により同様の効果を得ることができ
る。
Ｇ）膜から不純物としてボロンを多結晶シリコン膜に拡
散する場合を説明したが、リン珪酸ガラス（ＰＳＧ）膜
から不純物としてリンを多結晶シリコン膜に拡散する場
合でも同様の方法により同様の効果を得ることができ
る。
【００２３】
【発明の効果】以上説明したように本発明によれば、膜
厚が１００ｎｍ以下で不純物濃度が１×１０19ａｔｏｍ
ｓ・ｃｍ-3以上の多結晶シリコン膜により抵抗素子を形
成することができるので、本発明による抵抗素子は温度
係数が実用上問題とならない程度に低減され、これによ
り信頼性の高い半導体装置が得られる。
厚が１００ｎｍ以下で不純物濃度が１×１０19ａｔｏｍ
ｓ・ｃｍ-3以上の多結晶シリコン膜により抵抗素子を形
成することができるので、本発明による抵抗素子は温度
係数が実用上問題とならない程度に低減され、これによ
り信頼性の高い半導体装置が得られる。
【図１】本発明の実施例の半導体装置の製造方法を工程
順に示した断面図である。
順に示した断面図である。
【図２】本発明の実施例による抵抗素子を示した斜視図
である。
である。
【図３】ボロン珪酸ガラス膜中のボロン濃度と多結晶シ
リコン膜の層抵抗との関係を示した図である。
リコン膜の層抵抗との関係を示した図である。
【図４】多結晶シリコン膜（抵抗素子）中のボロン濃度
と１℃あたりの抵抗値の変化率（温度係数）との関係を
示した図である。
と１℃あたりの抵抗値の変化率（温度係数）との関係を
示した図である。
【図５】従来技術の半導体装置の製造方法を工程順に示
した断面図である。
した断面図である。
１ シリコン基板 ２ シリコン酸化膜 ３ 多結晶シリコン膜パターン ４ ボロン珪酸ガラス膜 ５，１５ 抵抗素子 ６ アルミ電極配線 ７ 抵抗本体部 ８ コンタクト部 １３ 多結晶シリコン膜 １４ 層間絶縁膜
Claims (5)
- 【請求項１】 半導体基板の主面に設けられた絶縁膜上
に成長した多結晶シリコン膜をパターニングして膜厚が
１００ｎｍ以下の多結晶シリコン膜パターンを前記絶縁
膜上に形成する工程と、Ｐ型もしくはＮ型の不純物を含
有する珪酸ガラス膜により前記多結晶シリコン膜パター
ンを被覆する工程と、熱処理を行って前記不純物を前記
珪酸ガラス膜から前記多結晶シリコン膜パターンに拡散
することにより前記多結晶シリコン膜パターンに前記不
純物を１×１０19ａｔｏｍｓ・ｃｍ-3以上の濃度に含有
せしめる工程とを有して多結晶シリコンの抵抗素子を形
成することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記不純物はボロンであり、前記珪酸ガ
ラス膜はボロン珪酸ガラス膜であることを特徴とする請
求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記不純物はリンであり、前記珪酸ガラ
ス膜はリン珪酸ガラス膜であることを特徴とする請求項
１に記載の半導体装置の製造方法。 - 【請求項４】 前記多結晶シリコン膜には抵抗値を決定
する抵抗本体部とその両側にそれぞれ位置するコンタク
ト部とを有し、前記熱処理による拡散後、前記コンタク
ト部に達するコンタクト孔を前記珪酸ガラス膜に形成す
る工程と、前記コンタクト孔を通して前記コンタクト部
に接続する金属電極配線を形成する工程とを有すること
を特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項５】 前記絶縁膜の膜厚は３００ｎｍ以下のこ
とを特徴とする請求項１に記載の半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5318691A JP3001362B2 (ja) | 1993-12-17 | 1993-12-17 | 半導体装置の製造方法 |
| US08/355,906 US5438014A (en) | 1993-12-17 | 1994-12-14 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5318691A JP3001362B2 (ja) | 1993-12-17 | 1993-12-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07176690A true JPH07176690A (ja) | 1995-07-14 |
| JP3001362B2 JP3001362B2 (ja) | 2000-01-24 |
Family
ID=18101942
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5318691A Expired - Lifetime JP3001362B2 (ja) | 1993-12-17 | 1993-12-17 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5438014A (ja) |
| JP (1) | JP3001362B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6130120A (en) * | 1995-01-03 | 2000-10-10 | Goldstar Electron Co., Ltd. | Method and structure for crystallizing a film |
| US5681760A (en) * | 1995-01-03 | 1997-10-28 | Goldstar Electron Co., Ltd. | Method for manufacturing thin film transistor |
| US6100154A (en) * | 1999-01-19 | 2000-08-08 | Taiwan Semiconductor Manufacturing Company | Using LPCVD silicon nitride cap as a barrier to reduce resistance variations from hydrogen intrusion of high-value polysilicon resistor |
| US7785979B2 (en) * | 2008-07-15 | 2010-08-31 | International Business Machines Corporation | Integrated circuits comprising resistors having different sheet resistances and methods of fabricating the same |
| CN104795310B (zh) * | 2014-01-17 | 2017-11-07 | 北大方正集团有限公司 | 多晶电阻的制造方法和多晶电阻 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4917984A (ja) * | 1972-06-07 | 1974-02-16 | ||
| JPS50134387A (ja) * | 1974-04-10 | 1975-10-24 | ||
| JPH03136363A (ja) * | 1989-10-23 | 1991-06-11 | Nec Corp | 多結晶シリコン膜抵抗体 |
| JPH03171657A (ja) * | 1989-11-29 | 1991-07-25 | Fujitsu Ltd | 半導体装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4489104A (en) * | 1983-06-03 | 1984-12-18 | Industrial Technology Research Institute | Polycrystalline silicon resistor having limited lateral diffusion |
| US4502894A (en) * | 1983-08-12 | 1985-03-05 | Fairchild Camera & Instrument Corporation | Method of fabricating polycrystalline silicon resistors in integrated circuit structures using outdiffusion |
| JPS61228661A (ja) * | 1985-04-02 | 1986-10-11 | Nec Corp | 半導体装置及びその製造方法 |
| US4954454A (en) * | 1986-12-16 | 1990-09-04 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating a polycrystalline silicon resistor |
| JP2573021B2 (ja) * | 1988-04-14 | 1997-01-16 | 三洋電機株式会社 | 半導体装置の製造方法 |
| US5028564A (en) * | 1989-04-27 | 1991-07-02 | Chang Chen Chi P | Edge doping processes for mesa structures in SOS and SOI devices |
| JPH0434966A (ja) * | 1990-05-30 | 1992-02-05 | Seiko Instr Inc | 半導体装置の製造方法 |
| JPH0548008A (ja) * | 1991-08-12 | 1993-02-26 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1993
- 1993-12-17 JP JP5318691A patent/JP3001362B2/ja not_active Expired - Lifetime
-
1994
- 1994-12-14 US US08/355,906 patent/US5438014A/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4917984A (ja) * | 1972-06-07 | 1974-02-16 | ||
| JPS50134387A (ja) * | 1974-04-10 | 1975-10-24 | ||
| JPH03136363A (ja) * | 1989-10-23 | 1991-06-11 | Nec Corp | 多結晶シリコン膜抵抗体 |
| JPH03171657A (ja) * | 1989-11-29 | 1991-07-25 | Fujitsu Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5438014A (en) | 1995-08-01 |
| JP3001362B2 (ja) | 2000-01-24 |
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