JPH0127581B2 - - Google Patents
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- JPH0127581B2 JPH0127581B2 JP57065858A JP6585882A JPH0127581B2 JP H0127581 B2 JPH0127581 B2 JP H0127581B2 JP 57065858 A JP57065858 A JP 57065858A JP 6585882 A JP6585882 A JP 6585882A JP H0127581 B2 JPH0127581 B2 JP H0127581B2
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
本発明は、MOS，LSI半導体装置の配線に使
用する、多結晶シリコン薄膜の抵抗を下げる方法
を提供するものである。
用する、多結晶シリコン薄膜の抵抗を下げる方法
を提供するものである。
MOS半導体プロセスで、多結晶シリコン膜は
ゲート電極として、また素子間の配線として、広
く使用されている。多結晶シリコン膜のシート抵
抗を低くすることは、配線抵抗を減少せしめ、回
路の動作速度を向上するため重要な要因である。
ゲート電極として、また素子間の配線として、広
く使用されている。多結晶シリコン膜のシート抵
抗を低くすることは、配線抵抗を減少せしめ、回
路の動作速度を向上するため重要な要因である。
MOS・LSIの製造プロセスにより、多結晶シ
リコン薄膜を用いた配線層を形成成する方法につ
いて、従来方法を第１図Ａ〜Ｆにより説明する。
シリコン基板１の表面に、薄いゲート絶縁層を含
むSiO2膜２を形成し（第１図Ａ）ついで、例え
ば減圧CVD法を用いて、約600℃の低温で厚さ約
0.4μｍの多結晶シリコン膜３を成長させる（第１
図Ｂ）。次にイオン注入法で、燐イオンを40KeV
で注入量２×1016個／cm2ドープする（第１図Ｃ）。
その後、赤外線の輻射加熱方式により1200℃で約
10秒間の熱処理を行つて形成する（第１図Ｄ）。
次に多結晶シリコン膜をフオトエツチング法によ
りパターニングを行い（第１図Ｅ）、SiO2膜４を
成長し（第１図Ｆ）、MOSトランジスタのゲート
および配線層が形成される。この方法で得られる
多結晶シリコン層のシート抵抗値は約110Ω／□
となる。このシート抵抗値を下げる方法として、
ドープ後の第１図Ｄで示す工程での熱処理温度を
上げる方法、あるいは同工程での熱処理時間を長
くする方法が考えられるが、熱処理温度を高くし
て、長時間の熱処理を行つた場合（例えば1000℃
30分間以上の条件で）多結晶シリコン膜中の燐が
多結晶シリコン膜から下の薄いゲート酸化膜をつ
き抜け、シリコン基板の表面に到達し、基板の表
面濃度を変えてしまうため、MOSトランジスタ
ーの閾値（VT）等の犠性を大きく変化させる欠
点を生じる。さらに熱処理温度を上げた場合に
は、多結晶シリコン膜中の燐が表面から蒸発し、
逆にシート抵抗値は増加する。また多結晶シリコ
ン膜の厚さを大きくした場合、シート抵抗値は低
くすることができるが、多結晶シリコン膜の選択
エツチングによる段差が大きくなり、後の工程で
実施される、多結晶シリコンの上を走るアルミニ
ウム配線において、断線を生じる不都合がある。
リコン薄膜を用いた配線層を形成成する方法につ
いて、従来方法を第１図Ａ〜Ｆにより説明する。
シリコン基板１の表面に、薄いゲート絶縁層を含
むSiO2膜２を形成し（第１図Ａ）ついで、例え
ば減圧CVD法を用いて、約600℃の低温で厚さ約
0.4μｍの多結晶シリコン膜３を成長させる（第１
図Ｂ）。次にイオン注入法で、燐イオンを40KeV
で注入量２×1016個／cm2ドープする（第１図Ｃ）。
その後、赤外線の輻射加熱方式により1200℃で約
10秒間の熱処理を行つて形成する（第１図Ｄ）。
次に多結晶シリコン膜をフオトエツチング法によ
りパターニングを行い（第１図Ｅ）、SiO2膜４を
成長し（第１図Ｆ）、MOSトランジスタのゲート
および配線層が形成される。この方法で得られる
多結晶シリコン層のシート抵抗値は約110Ω／□
となる。このシート抵抗値を下げる方法として、
ドープ後の第１図Ｄで示す工程での熱処理温度を
上げる方法、あるいは同工程での熱処理時間を長
くする方法が考えられるが、熱処理温度を高くし
て、長時間の熱処理を行つた場合（例えば1000℃
30分間以上の条件で）多結晶シリコン膜中の燐が
多結晶シリコン膜から下の薄いゲート酸化膜をつ
き抜け、シリコン基板の表面に到達し、基板の表
面濃度を変えてしまうため、MOSトランジスタ
ーの閾値（VT）等の犠性を大きく変化させる欠
点を生じる。さらに熱処理温度を上げた場合に
は、多結晶シリコン膜中の燐が表面から蒸発し、
逆にシート抵抗値は増加する。また多結晶シリコ
ン膜の厚さを大きくした場合、シート抵抗値は低
くすることができるが、多結晶シリコン膜の選択
エツチングによる段差が大きくなり、後の工程で
実施される、多結晶シリコンの上を走るアルミニ
ウム配線において、断線を生じる不都合がある。
本発明は、従来法での不都合を生じることなし
に、多結晶シリコン膜のシート抵抗を減少せしめ
る方法を提供するものである。
に、多結晶シリコン膜のシート抵抗を減少せしめ
る方法を提供するものである。
本発明の方法は、低温で成長した多結晶シリコ
ン膜に高温で熱処理を施し、粒径を大きくして、
抵抗値を減少せしめるとともに、多結晶シリコン
表面に、SiO2膜を被覆しドープした燐の蒸発を
防止している。またドープした燐が多結晶シリコ
ン膜の下の薄いゲート酸化膜中をつき抜け基板表
面に拡散する量が減少するよう、熱処理条件を短
時間で行う方法により成り立つている。
ン膜に高温で熱処理を施し、粒径を大きくして、
抵抗値を減少せしめるとともに、多結晶シリコン
表面に、SiO2膜を被覆しドープした燐の蒸発を
防止している。またドープした燐が多結晶シリコ
ン膜の下の薄いゲート酸化膜中をつき抜け基板表
面に拡散する量が減少するよう、熱処理条件を短
時間で行う方法により成り立つている。
熱処理時間ｔは多結晶シリコン膜中の不純物の
SiO2膜中での拡散係数Ｄと、SiO2被覆膜の厚さ
ｄとの間でｄ＞√の関係を満足する条件で熱
処理を行うのが有効である。
SiO2膜中での拡散係数Ｄと、SiO2被覆膜の厚さ
ｄとの間でｄ＞√の関係を満足する条件で熱
処理を行うのが有効である。
例えばSiO2膜厚0.1μｍとして燐の場合温度1200
℃で約200秒程度が限度となる。
℃で約200秒程度が限度となる。
以下本発明により、MOSトランジスタのゲー
ト電極用の低抵抗の多結晶シリコン膜を形成する
実施例について説明する。
ト電極用の低抵抗の多結晶シリコン膜を形成する
実施例について説明する。
第２図Ａ〜Ｆに本発明の一実施例を工程順に示
す。
す。
図に示すように、シリコン基板１に選択的に厚
いSiO2膜２を形成した後、その他の部分に薄い
ゲート酸化膜を形成（第２図Ａ）した後、減圧
CVD法を用いて、約600℃の低温で厚さ約0.4μｍ
の多結晶シリコン膜３を成長させる（第２図Ｂ）。
次に燐イオンを加速エネルギー40KeVで注入
量１〜２×1016個／cm2程度注入を行う（第２図
Ｃ）。次にフオトエツチング法により、多結晶シ
リコン膜を選択的にエツチングして多結晶シリコ
ンのパターニングを行う（第２図Ｄ）。
いSiO2膜２を形成した後、その他の部分に薄い
ゲート酸化膜を形成（第２図Ａ）した後、減圧
CVD法を用いて、約600℃の低温で厚さ約0.4μｍ
の多結晶シリコン膜３を成長させる（第２図Ｂ）。
次に燐イオンを加速エネルギー40KeVで注入
量１〜２×1016個／cm2程度注入を行う（第２図
Ｃ）。次にフオトエツチング法により、多結晶シ
リコン膜を選択的にエツチングして多結晶シリコ
ンのパターニングを行う（第２図Ｄ）。
次に全面に低温で例えばCVD法により温度約
400℃でSiO2膜４を約1μｍの厚さに堆積させる
（第２図Ｅ）。このSiO2膜４は減圧CVD法を用い
て形成してもよくその他の方法で形成してもよ
い。またSiO2膜中に燐等不純物をドープしても
よい。SiO2膜の厚さは後の工程で多結晶シリコ
ン中の燐の蒸発を防止するために必要な厚さ約
0.1μｍ以上が望ましい。次に赤外線加熱方式によ
り1000℃〜1200℃程度の高温で約10秒〜100秒の
短時間熱処理を加える（第２図Ｆ）。第２図Ｆに
おいて、多結晶シリコン中にイオン注入された燐
が活性化されると同時に、多結晶シリコンの平均
粒径が0.1μｍ〜0.2μｍ程度から0.3μｍ〜1.0μｍ程
度と増大し、低抵抗の多結晶シリコン層が形成さ
れる。この粒径の増大は低温（例えば700℃以下）
で堆積した場合効果が大である。次にこのSiO2
膜の表面にアルミニウム配線を施すことにより、
MOS・LSIが形成される。本実施例により得ら
れた多結晶シリコン層のシート抵抗値は、第３図
の熱処理温度ｔと多結晶シリコン層のシート抵抗
値ρsの関係を示す曲線のようになり、燐イオン
の注入量２×1016／cm2で9Ω／□となり、従来の
1200℃10秒の熱処理によつて得られたシート抵抗
値110Ω／□の１／10以下にすることができた。
400℃でSiO2膜４を約1μｍの厚さに堆積させる
（第２図Ｅ）。このSiO2膜４は減圧CVD法を用い
て形成してもよくその他の方法で形成してもよ
い。またSiO2膜中に燐等不純物をドープしても
よい。SiO2膜の厚さは後の工程で多結晶シリコ
ン中の燐の蒸発を防止するために必要な厚さ約
0.1μｍ以上が望ましい。次に赤外線加熱方式によ
り1000℃〜1200℃程度の高温で約10秒〜100秒の
短時間熱処理を加える（第２図Ｆ）。第２図Ｆに
おいて、多結晶シリコン中にイオン注入された燐
が活性化されると同時に、多結晶シリコンの平均
粒径が0.1μｍ〜0.2μｍ程度から0.3μｍ〜1.0μｍ程
度と増大し、低抵抗の多結晶シリコン層が形成さ
れる。この粒径の増大は低温（例えば700℃以下）
で堆積した場合効果が大である。次にこのSiO2
膜の表面にアルミニウム配線を施すことにより、
MOS・LSIが形成される。本実施例により得ら
れた多結晶シリコン層のシート抵抗値は、第３図
の熱処理温度ｔと多結晶シリコン層のシート抵抗
値ρsの関係を示す曲線のようになり、燐イオン
の注入量２×1016／cm2で9Ω／□となり、従来の
1200℃10秒の熱処理によつて得られたシート抵抗
値110Ω／□の１／10以下にすることができた。
従来法で得られた多結晶シリコン層のシート抵
抗値は第３図の曲線に示すよう高い値を示し
た。これは熱処理時に多結晶シリコン中の燐が蒸
発するためと考えられる。
抗値は第３図の曲線に示すよう高い値を示し
た。これは熱処理時に多結晶シリコン中の燐が蒸
発するためと考えられる。
本発明の方法は、多結晶シリコン層の不純物の
モビリテイを上昇せしめ、不純物の蒸発を防止し
てシート抵抗値を大幅に減少せしめるために有効
である。この実施例では、多結晶シリコン中の不
純物導入は燐イオン注入方法を用いたが、砒素の
イオン注入を行つてもよく、またイオン注入方法
によらずPH3ガス拡散方法によつてドープを行つ
てもよい。
モビリテイを上昇せしめ、不純物の蒸発を防止し
てシート抵抗値を大幅に減少せしめるために有効
である。この実施例では、多結晶シリコン中の不
純物導入は燐イオン注入方法を用いたが、砒素の
イオン注入を行つてもよく、またイオン注入方法
によらずPH3ガス拡散方法によつてドープを行つ
てもよい。
また不純物の蒸発を防止する膜として、シリコ
ン酸化膜の他のシリコン窒化膜等が有効である。
シリコン窒化膜の形成方法は、例えば減圧CVD
法でSiH2Cl2ガスにより約750℃で実施でき、厚
さ約1200Åのシリコン窒化膜で燐の蒸発防止に
SiO2膜と同等の効果が得られた。
ン酸化膜の他のシリコン窒化膜等が有効である。
シリコン窒化膜の形成方法は、例えば減圧CVD
法でSiH2Cl2ガスにより約750℃で実施でき、厚
さ約1200Åのシリコン窒化膜で燐の蒸発防止に
SiO2膜と同等の効果が得られた。
以上のように本発明によると、多結晶シリコン
膜のシート抵抗を容易に下げることができる。
膜のシート抵抗を容易に下げることができる。
第１図Ａ〜Ｆは従来の製造方法を工程順に示す
図、第２図Ａ〜Ｆは本発明による製造方法を工程
順に示す図、第３図は本発明の効果を説明するた
めの図で、熱処理温度と多結晶シリコン層のシー
ト抵抗値との関係を示す。 １……シリコン基板、２……SiO2膜（熱酸化
法による）、３……多結晶シリコン膜、４……
SiO2膜（CVD法による）。
図、第２図Ａ〜Ｆは本発明による製造方法を工程
順に示す図、第３図は本発明の効果を説明するた
めの図で、熱処理温度と多結晶シリコン層のシー
ト抵抗値との関係を示す。 １……シリコン基板、２……SiO2膜（熱酸化
法による）、３……多結晶シリコン膜、４……
SiO2膜（CVD法による）。
Claims (1)
- １ MOSトランジスタ形成用のゲート絶縁膜を
形成した後、不純物をドープした多結晶シリコン
薄膜を基板上に形成し、写真食刻法によりパター
ニングする工程と、前記多結晶シリコン薄膜中に
ドープされた不純物が加熱により蒸発するのを防
止するための蒸発防止膜を前記多結晶シリコン薄
膜上に設ける工程と、前記多結晶シリコン薄膜に
1000℃〜1200℃の高温で10秒〜100秒間の短時間
の熱処理を施す工程とを有することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6585882A JPS58182246A (ja) | 1982-04-19 | 1982-04-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6585882A JPS58182246A (ja) | 1982-04-19 | 1982-04-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58182246A JPS58182246A (ja) | 1983-10-25 |
| JPH0127581B2 true JPH0127581B2 (ja) | 1989-05-30 |
Family
ID=13299124
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6585882A Granted JPS58182246A (ja) | 1982-04-19 | 1982-04-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58182246A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5338693A (en) * | 1987-01-08 | 1994-08-16 | International Rectifier Corporation | Process for manufacture of radiation resistant power MOSFET and radiation resistant power MOSFET |
| JP2636084B2 (ja) * | 1991-01-21 | 1997-07-30 | 株式会社クボタ | 根菜類の掘取機 |
| US5831318A (en) * | 1996-07-25 | 1998-11-03 | International Rectifier Corporation | Radhard mosfet with thick gate oxide and deep channel region |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5234193A (en) * | 1975-09-12 | 1977-03-15 | Hitachi Ltd | Turbine control system for eccs of nuclear reactor |
-
1982
- 1982-04-19 JP JP6585882A patent/JPS58182246A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5234193A (en) * | 1975-09-12 | 1977-03-15 | Hitachi Ltd | Turbine control system for eccs of nuclear reactor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58182246A (ja) | 1983-10-25 |
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