JPH04290224A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH04290224A JPH04290224A JP3054530A JP5453091A JPH04290224A JP H04290224 A JPH04290224 A JP H04290224A JP 3054530 A JP3054530 A JP 3054530A JP 5453091 A JP5453091 A JP 5453091A JP H04290224 A JPH04290224 A JP H04290224A
- Authority
- JP
- Japan
- Prior art keywords
- silicon substrate
- titanium silicide
- thin film
- titanium
- boron
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 69
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 69
- 239000010703 silicon Substances 0.000 claims abstract description 69
- 239000000758 substrate Substances 0.000 claims abstract description 69
- 229910021341 titanium silicide Inorganic materials 0.000 claims abstract description 63
- 238000000034 method Methods 0.000 claims abstract description 24
- 238000005468 ion implantation Methods 0.000 claims abstract description 22
- 239000010409 thin film Substances 0.000 claims description 46
- 239000012535 impurity Substances 0.000 claims description 36
- 238000002513 implantation Methods 0.000 claims description 13
- 229910052796 boron Inorganic materials 0.000 abstract description 49
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract description 47
- 239000010936 titanium Substances 0.000 abstract description 20
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 abstract description 19
- 229910052719 titanium Inorganic materials 0.000 abstract description 19
- 229910021332 silicide Inorganic materials 0.000 abstract description 16
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 15
- 238000009792 diffusion process Methods 0.000 abstract description 12
- 230000015572 biosynthetic process Effects 0.000 abstract description 5
- 239000000969 carrier Substances 0.000 abstract description 3
- 230000009467 reduction Effects 0.000 abstract description 2
- 101000635799 Homo sapiens Run domain Beclin-1-interacting and cysteine-rich domain-containing protein Proteins 0.000 abstract 1
- 102100030852 Run domain Beclin-1-interacting and cysteine-rich domain-containing protein Human genes 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 53
- 239000010408 film Substances 0.000 description 21
- 229910021417 amorphous silicon Inorganic materials 0.000 description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 14
- 229920005591 polysilicon Polymers 0.000 description 14
- 238000010438 heat treatment Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 238000002955 isolation Methods 0.000 description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 5
- 230000004913 activation Effects 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 230000001133 acceleration Effects 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- -1 argon ions Chemical class 0.000 description 3
- 229910001873 dinitrogen Inorganic materials 0.000 description 3
- 239000012299 nitrogen atmosphere Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 238000005054 agglomeration Methods 0.000 description 2
- 230000002776 aggregation Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 235000011149 sulphuric acid Nutrition 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- XKRFYHLGVUSROY-UHFFFAOYSA-N argon Substances [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000012298 atmosphere Substances 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 239000002244 precipitate Substances 0.000 description 1
- 238000002203 pretreatment Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
- H01L21/2652—Through-implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Manufacturing & Machinery (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、高集積度・高速の半導
体装置の製造方法に関するものである。
体装置の製造方法に関するものである。
【０００２】
【従来の技術】半導体集積回路の高密度化にともなって
、その構成要素であるＭＯＳトランジスタも縮小化され
るが、このような装置においてはソース及びドレイン領
域のｐ／ｎ接合深さも縮小されなければ、正常なトラン
ジスタ動作を維持することは困難となる。この要請は、
ソース及びドレイン領域の寄生抵抗増大を招くため、高
速動作が可能なＭＯＳトランジスタを構成することと相
反する。
、その構成要素であるＭＯＳトランジスタも縮小化され
るが、このような装置においてはソース及びドレイン領
域のｐ／ｎ接合深さも縮小されなければ、正常なトラン
ジスタ動作を維持することは困難となる。この要請は、
ソース及びドレイン領域の寄生抵抗増大を招くため、高
速動作が可能なＭＯＳトランジスタを構成することと相
反する。
【０００３】以上の問題を解決するために最近注目され
ているのが、シリコン基板における不純物高濃度拡散層
の上層に低抵抗高融点金属シリサイド層をシリコン基板
露出領域に対して自己整合的に形成する技術（シリサイ
ド化接合法）である。この方法においては多くの場合、
不純物導入法としてイオン注入が採用される。そして、
不純物導入とシリサイド層形成に関する時間的前後関係
として、シリサイド層を形成した後、不純物注入を行な
う方法が、例えばブイ・エル・エス・アイ・シンポジウ
ム１９８６（１９８６年）第４９頁から第５０頁（１９
８６ Ｓｙｍｐｏｓｉｕｍ ｏｎＶＬＳＩ Ｔｅｃｈｎ
ｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ
Ｐａｐｅｒｓ（１９８６）ｐｐ４９−５０）に報告さ
れている。
ているのが、シリコン基板における不純物高濃度拡散層
の上層に低抵抗高融点金属シリサイド層をシリコン基板
露出領域に対して自己整合的に形成する技術（シリサイ
ド化接合法）である。この方法においては多くの場合、
不純物導入法としてイオン注入が採用される。そして、
不純物導入とシリサイド層形成に関する時間的前後関係
として、シリサイド層を形成した後、不純物注入を行な
う方法が、例えばブイ・エル・エス・アイ・シンポジウ
ム１９８６（１９８６年）第４９頁から第５０頁（１９
８６ Ｓｙｍｐｏｓｉｕｍ ｏｎＶＬＳＩ Ｔｅｃｈｎ
ｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ
Ｐａｐｅｒｓ（１９８６）ｐｐ４９−５０）に報告さ
れている。
【０００４】この方法では、イオン注入時に不純物全ド
ーズ量の大半をチタンシリサイド薄膜内に収め、その後
のドライブイン（活性化）熱処理により浅い接合を形成
するため、シリコン基板側のイオン注入による損傷が少
なく、浅いｐ／ｎ接合を形成する上で極めて有効な方法
であるとされている。
ーズ量の大半をチタンシリサイド薄膜内に収め、その後
のドライブイン（活性化）熱処理により浅い接合を形成
するため、シリコン基板側のイオン注入による損傷が少
なく、浅いｐ／ｎ接合を形成する上で極めて有効な方法
であるとされている。
【０００５】
【発明が解決しようとする課題】しかしながら上記の方
法では、チタンシリサイド層内に注入された不純物（ホ
ウ素あるいはヒ素）が、ドライブイン（活性化）熱処理
中にシリサイドを構成する金属元素（シリサイドがチタ
ンシリサイドの場合はチタン）と反応することにより、
注入不純物との化合物（ＴｉＢ２，ＴｉＡｓ）を形成し
、シリコン基板中において電気的に活性化しうる注入不
純物量を著しく減少させることがある。
法では、チタンシリサイド層内に注入された不純物（ホ
ウ素あるいはヒ素）が、ドライブイン（活性化）熱処理
中にシリサイドを構成する金属元素（シリサイドがチタ
ンシリサイドの場合はチタン）と反応することにより、
注入不純物との化合物（ＴｉＢ２，ＴｉＡｓ）を形成し
、シリコン基板中において電気的に活性化しうる注入不
純物量を著しく減少させることがある。
【０００６】この状況をホウ素を導入不純物としたｐ＋
／ｎ接合を例として図４に示す。ここでイオン注入時の
ホウ素濃度の深さに対する特性曲線も付記した。このイ
オン注入条件においては、チタンシリサイド層５内に大
部分のホウ素（全注入ドーズ量の８０％以上）が存在し
、これらが活性化熱処理の際にチタンシリサイドを構成
する金属元素（チタン）と反応することによりホウ化チ
タン１３を形成し、チタンシリサイド／シリコン基板界
面に析出する。このためシリコン基板１中において電気
的に活性化しうるホウ素量を著しく減少させるため、結
果的にｎ型シリコン基板１の表面に存在するキャリア１
４（正孔）の密度は全注入ドーズ量の２０％以下となる
。 このことが原因となり、チタンシリサイド／シリコン基
板界面のコンタクト抵抗を増大させる、もしくはオーミ
ックコンタクトの形成が不可能になるという問題点を招
いていた。ここで１５はｐ＋／ｎ接合面を示す。
／ｎ接合を例として図４に示す。ここでイオン注入時の
ホウ素濃度の深さに対する特性曲線も付記した。このイ
オン注入条件においては、チタンシリサイド層５内に大
部分のホウ素（全注入ドーズ量の８０％以上）が存在し
、これらが活性化熱処理の際にチタンシリサイドを構成
する金属元素（チタン）と反応することによりホウ化チ
タン１３を形成し、チタンシリサイド／シリコン基板界
面に析出する。このためシリコン基板１中において電気
的に活性化しうるホウ素量を著しく減少させるため、結
果的にｎ型シリコン基板１の表面に存在するキャリア１
４（正孔）の密度は全注入ドーズ量の２０％以下となる
。 このことが原因となり、チタンシリサイド／シリコン基
板界面のコンタクト抵抗を増大させる、もしくはオーミ
ックコンタクトの形成が不可能になるという問題点を招
いていた。ここで１５はｐ＋／ｎ接合面を示す。
【０００７】このことは、例えばアプライド・フィジッ
クス・レターズ５２（１９８８）第１８０３頁から第１
８０５頁（Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ５２
（１９８８）ｐｐ１８０３−１８０５）に報告されてい
る。
クス・レターズ５２（１９８８）第１８０３頁から第１
８０５頁（Ａｐｐｌ． Ｐｈｙｓ． Ｌｅｔｔ． ５２
（１９８８）ｐｐ１８０３−１８０５）に報告されてい
る。
【０００８】本発明は、上記従来の問題点に鑑みて成さ
れ、実用的な大規模集積回路製造上の工程を増やすこと
なく、シリサイド／シリコン基板界面のコンタクト抵抗
が低く、かつ接合深さが浅いシリサド化接合、及びソー
ス／ドレイン領域拡散層の横方向入り込みが少ないため
に実効チャンネル長の減少が極めて少ないサブミクロン
ＭＯＳトランジスタを形成することができる半導体装置
の形成方法を提供することを目的とする。
れ、実用的な大規模集積回路製造上の工程を増やすこと
なく、シリサイド／シリコン基板界面のコンタクト抵抗
が低く、かつ接合深さが浅いシリサド化接合、及びソー
ス／ドレイン領域拡散層の横方向入り込みが少ないため
に実効チャンネル長の減少が極めて少ないサブミクロン
ＭＯＳトランジスタを形成することができる半導体装置
の形成方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記問題点を解決するた
めに、本発明の請求項１記載のシリサイド化接合は、こ
のシリサイド薄膜を介してイオン注入法により不純物導
入を行なう際、全注入不純物ドーズ量の４０％から７０
％の範囲がシリコン基板中に存在するように構成された
ものである。
めに、本発明の請求項１記載のシリサイド化接合は、こ
のシリサイド薄膜を介してイオン注入法により不純物導
入を行なう際、全注入不純物ドーズ量の４０％から７０
％の範囲がシリコン基板中に存在するように構成された
ものである。
【００１０】本発明の請求項２記載のシリサイド化接合
は、このシリサイド薄膜を介してイオン注入法により不
純物導入を行なう際、ドーズ量２．０ｘ１０１５／ｃｍ
２から３．５ｘ１０１５／ｃｍ２までの範囲の注入不純
物がシリコン基板中に存在するように構成されたもので
ある。
は、このシリサイド薄膜を介してイオン注入法により不
純物導入を行なう際、ドーズ量２．０ｘ１０１５／ｃｍ
２から３．５ｘ１０１５／ｃｍ２までの範囲の注入不純
物がシリコン基板中に存在するように構成されたもので
ある。
【００１１】本発明の請求項３記載のシリサイド化接合
は、このシリサイド薄膜を介してイオン注入法により不
純物導入を行なう際、投影飛程が前記チタンシリサイド
薄膜膜厚に対して９０％から１２５％までの深さになる
ように設定するように構成されたものである。
は、このシリサイド薄膜を介してイオン注入法により不
純物導入を行なう際、投影飛程が前記チタンシリサイド
薄膜膜厚に対して９０％から１２５％までの深さになる
ように設定するように構成されたものである。
【００１２】
【作用】本発明は上記した構成によって、シリサイド薄
膜を介してイオン注入法により不純物導入を行ながらも
、シリコン基板表面において電気的に活性化しうる導入
不純物の量を増加せしめ、シリサイド／シリコン基板界
面において低抵抗で安定なオーミックコンタクトが形成
できることとなる。
膜を介してイオン注入法により不純物導入を行ながらも
、シリコン基板表面において電気的に活性化しうる導入
不純物の量を増加せしめ、シリサイド／シリコン基板界
面において低抵抗で安定なオーミックコンタクトが形成
できることとなる。
【００１３】
【実施例】図１は、本発明の一実施例における半導体装
置の製造方法を用いて浅いｐ＋／ｎシリサイド化接合を
形成する工程断面図である。
置の製造方法を用いて浅いｐ＋／ｎシリサイド化接合を
形成する工程断面図である。
【００１４】図１（ａ）に示すように、１は面方位（１
００）のｎ型シリコン基板、２は素子間分離用に形成さ
れた酸化膜である。このｎ型シリコン基板１の表面自然
酸化膜を除去するためにフッ酸水溶液により湿式処理を
おこなった後、さらにｎ型シリコン基板１の活性面を露
出させるためにアルゴンイオンによるスパッタエッチン
グを行なった。この時のスパッタ条件はＳｉＯ２膜が約
７ｎｍだけスパッタリングされる条件である。これらの
前処理の後、同一真空槽を用いて高真空バックグラウン
ド（５ｘ１０−８Ｔｏｒｒ以下）のスパッタ堆積法によ
り、ｎ型シリコン基板１の全面に金属チタン薄膜３と非
晶質シリコン薄膜４を連続堆積した。この時の各々の膜
厚は金属チタン薄膜３が３５ｎｍ、非晶質シリコン薄膜
４が７５ｎｍである。
００）のｎ型シリコン基板、２は素子間分離用に形成さ
れた酸化膜である。このｎ型シリコン基板１の表面自然
酸化膜を除去するためにフッ酸水溶液により湿式処理を
おこなった後、さらにｎ型シリコン基板１の活性面を露
出させるためにアルゴンイオンによるスパッタエッチン
グを行なった。この時のスパッタ条件はＳｉＯ２膜が約
７ｎｍだけスパッタリングされる条件である。これらの
前処理の後、同一真空槽を用いて高真空バックグラウン
ド（５ｘ１０−８Ｔｏｒｒ以下）のスパッタ堆積法によ
り、ｎ型シリコン基板１の全面に金属チタン薄膜３と非
晶質シリコン薄膜４を連続堆積した。この時の各々の膜
厚は金属チタン薄膜３が３５ｎｍ、非晶質シリコン薄膜
４が７５ｎｍである。
【００１５】次に図１（ｂ）では、通常のホトレジスト
のパターンニングとドライエッチング法により、非晶質
シリコン薄膜４を金属チタン薄膜３の上で整形する。こ
のときの非晶質シリコン薄膜４のパターン形状が後にチ
タンシリサイド層となり、拡散層領域に対する低抵抗裏
打ち層となるので、拡散層領域となるべき個所全体を被
覆するように設定しておく。またこのときのドライエッ
チング条件としては非晶質シリコン薄膜４の金属チタン
薄膜３に対する選択比が充分高いものとし、非晶質シリ
コン薄膜４のドライエッチング後も金属チタン薄膜３が
残存するものとする。
のパターンニングとドライエッチング法により、非晶質
シリコン薄膜４を金属チタン薄膜３の上で整形する。こ
のときの非晶質シリコン薄膜４のパターン形状が後にチ
タンシリサイド層となり、拡散層領域に対する低抵抗裏
打ち層となるので、拡散層領域となるべき個所全体を被
覆するように設定しておく。またこのときのドライエッ
チング条件としては非晶質シリコン薄膜４の金属チタン
薄膜３に対する選択比が充分高いものとし、非晶質シリ
コン薄膜４のドライエッチング後も金属チタン薄膜３が
残存するものとする。
【００１６】次に図１（ｃ）では、残留ガスの影響が少
なくかつ窒素ガスの導入が可能な短時アニール装置によ
り熱処理することにより、非晶質シリコン薄膜４の下層
にある金属チタン薄膜３のシリサイド化を行なう。素子
分離酸化膜２の上の金属チタン薄膜３のうち上層に非晶
質シリコン薄膜４がない領域では窒化チタンが形成され
るが、これはＨ２ＳＯ４＋Ｈ２Ｏ２溶液によりチタンシ
リサイドに対して選択的に除去することができる。こう
して図１（ｃ）におけるチタンシリサイド層５を形成す
ることができる。このチタンシリサイド層５の膜厚は８
５ｎｍである。
なくかつ窒素ガスの導入が可能な短時アニール装置によ
り熱処理することにより、非晶質シリコン薄膜４の下層
にある金属チタン薄膜３のシリサイド化を行なう。素子
分離酸化膜２の上の金属チタン薄膜３のうち上層に非晶
質シリコン薄膜４がない領域では窒化チタンが形成され
るが、これはＨ２ＳＯ４＋Ｈ２Ｏ２溶液によりチタンシ
リサイドに対して選択的に除去することができる。こう
して図１（ｃ）におけるチタンシリサイド層５を形成す
ることができる。このチタンシリサイド層５の膜厚は８
５ｎｍである。
【００１７】高真空バックグラウンド（５ｘ１０−８Ｔ
ｏｒｒ以下）のスパッタ堆積法により成膜された非晶質
シリコン薄膜４は、元来含有酸素濃度が１ｘ１０１９／
ｃｍ２以下と低いため、窒素雰囲気中で行なわれるシリ
サイド化短時アニールの際、チタンシリサイド層中に混
入する酸素が少なく、チタンシリサイド層の結晶粒界に
優先的に窒化チタン（ＴｉＮ）が形成される。この窒化
チタンの融点は２９３０℃と高く、チタンシリサイド自
体の融点１５４０℃をしのぐため、チタンシリサイド層
５の耐熱性を高める上で非常に有効である。現に本実施
例における９００℃，３０分間の活性化熱処理の後でも
、チタンシリサイド層５の凝集による形状劣化は見られ
なかった。図５（ａ）にこの本発明のチタンシリサイド
層５の表面形状を示す。比較のため従来のサリサイド法
により形成されたチタンシリサイド層の９００℃，３０
分間の活性化熱処理後の表面形状を図５（ｂ）に示すが
、この熱処理によりチタンシリサイド層の凝集による形
状劣化が発生し、シリコン基板が露出している領域が発
生している。
ｏｒｒ以下）のスパッタ堆積法により成膜された非晶質
シリコン薄膜４は、元来含有酸素濃度が１ｘ１０１９／
ｃｍ２以下と低いため、窒素雰囲気中で行なわれるシリ
サイド化短時アニールの際、チタンシリサイド層中に混
入する酸素が少なく、チタンシリサイド層の結晶粒界に
優先的に窒化チタン（ＴｉＮ）が形成される。この窒化
チタンの融点は２９３０℃と高く、チタンシリサイド自
体の融点１５４０℃をしのぐため、チタンシリサイド層
５の耐熱性を高める上で非常に有効である。現に本実施
例における９００℃，３０分間の活性化熱処理の後でも
、チタンシリサイド層５の凝集による形状劣化は見られ
なかった。図５（ａ）にこの本発明のチタンシリサイド
層５の表面形状を示す。比較のため従来のサリサイド法
により形成されたチタンシリサイド層の９００℃，３０
分間の活性化熱処理後の表面形状を図５（ｂ）に示すが
、この熱処理によりチタンシリサイド層の凝集による形
状劣化が発生し、シリコン基板が露出している領域が発
生している。
【００１８】次にこの状態でチタンシリサイド層５を介
して、浅いｐ＋／ｎ接合を形成するために、ドーパント
不純物としてホウ素をイオン注入する。イオン注入条件
は加速エネルギー２５ｋｅＶ、ドーズ量５ｘ１０１５／
ｃｍ２とした。この加速エネルギーは注入されたホウ素
の投影飛程がチタンシリサイド層５とｎ型シリコン基板
１との界面近傍に設定される条件（投影飛程がチタンシ
リサイド層５の膜厚の１０４％の深さに相当）であり、
注入されたホウ素のうちｎ型シリコン基板１中に存する
ものが大部分（２．７ｘ１０１５／ｃｍ２）となる条件
である。
して、浅いｐ＋／ｎ接合を形成するために、ドーパント
不純物としてホウ素をイオン注入する。イオン注入条件
は加速エネルギー２５ｋｅＶ、ドーズ量５ｘ１０１５／
ｃｍ２とした。この加速エネルギーは注入されたホウ素
の投影飛程がチタンシリサイド層５とｎ型シリコン基板
１との界面近傍に設定される条件（投影飛程がチタンシ
リサイド層５の膜厚の１０４％の深さに相当）であり、
注入されたホウ素のうちｎ型シリコン基板１中に存する
ものが大部分（２．７ｘ１０１５／ｃｍ２）となる条件
である。
【００１９】図２にチタンシリサイド層膜厚が８５ｎｍ
のときの、チタンシリサイド層膜厚で規格化されたホウ
素の投影飛程深さと全注入ドーズ量で規格化されたシリ
コン基板中に存在するホウ素ドーズ量の関係を示す特性
曲線図を示す。全注入ドーズ量は５ｘ１０１５／ｃｍ２
とした。
のときの、チタンシリサイド層膜厚で規格化されたホウ
素の投影飛程深さと全注入ドーズ量で規格化されたシリ
コン基板中に存在するホウ素ドーズ量の関係を示す特性
曲線図を示す。全注入ドーズ量は５ｘ１０１５／ｃｍ２
とした。
【００２０】次に図１（ｄ）では、ＣＶＤ法により層間
絶縁膜１１を堆積し、注入不純物ホウ素の活性化と層間
絶縁膜１１の稠密平坦化のため窒素雰囲気中にて９００
℃，３０分間熱処理を行なう。図３にこの熱処理後のシ
リサイド化接合の断面模式図を示す。この熱処理により
、チタンシリサイド層５の内部に存在するホウ素の大部
分はチタンシリサイド（ＴｉＳｉ２）と反応し、ホウ化
チタン（ＴｉＢ２）１３としてチタンシリサイド層５と
ｎ型シリコン基板１との界面に析出してしまうが、イオ
ン注入時にｎ型シリコン基板１の内部に到達した大部分
を占めるホウ素は電気的に活性化することが可能であり
、オーミックコンタクトを形成するに充分なキャリア（
正孔）１４の発生に寄与することができる。本実施例の
場合、２．７ｘ１０１５／ｃｍ２のドーズ量のホウ素が
ｎ型シリコン基板１の表面から２００ｎｍ以内の深さに
集中しているので、チタンシリサイド層５とｎ型シリコ
ン基板１との界面にオーミックコンタクトを形成するこ
とは充分可能である。 最終的な接合深さは、シリコン基板１の表面から測定し
て、２５０ｎｍであった。
絶縁膜１１を堆積し、注入不純物ホウ素の活性化と層間
絶縁膜１１の稠密平坦化のため窒素雰囲気中にて９００
℃，３０分間熱処理を行なう。図３にこの熱処理後のシ
リサイド化接合の断面模式図を示す。この熱処理により
、チタンシリサイド層５の内部に存在するホウ素の大部
分はチタンシリサイド（ＴｉＳｉ２）と反応し、ホウ化
チタン（ＴｉＢ２）１３としてチタンシリサイド層５と
ｎ型シリコン基板１との界面に析出してしまうが、イオ
ン注入時にｎ型シリコン基板１の内部に到達した大部分
を占めるホウ素は電気的に活性化することが可能であり
、オーミックコンタクトを形成するに充分なキャリア（
正孔）１４の発生に寄与することができる。本実施例の
場合、２．７ｘ１０１５／ｃｍ２のドーズ量のホウ素が
ｎ型シリコン基板１の表面から２００ｎｍ以内の深さに
集中しているので、チタンシリサイド層５とｎ型シリコ
ン基板１との界面にオーミックコンタクトを形成するこ
とは充分可能である。 最終的な接合深さは、シリコン基板１の表面から測定し
て、２５０ｎｍであった。
【００２１】図６は、本発明による製造方法をＰチャン
ネルＭＯＳトランジスタのソース／ドレイン領域拡散層
の形成に適用した一実施例を示す工程断面図である。
ネルＭＯＳトランジスタのソース／ドレイン領域拡散層
の形成に適用した一実施例を示す工程断面図である。
【００２２】図６（ａ）に示すように、面方位（１００
）のｎ型シリコン基板１の表面に、素子分離酸化膜２に
よるパターンニングと、ゲート酸化膜６を下層に有する
ポリシリコンゲート電極７のパターンニングを形成した
後で、ポリシリコンゲート電極７を被覆するＣＶＤ酸化
膜９を形成する。この時ポリシリコンゲート電極７の上
層には、スッパタ堆積法により形成されたチタンシリサ
イド薄膜８を配置してポリシリコンゲート電極７のパタ
ーンニングの際同時に整形することにより、ゲート電極
としてはポリサイド構造を成すものとする。
）のｎ型シリコン基板１の表面に、素子分離酸化膜２に
よるパターンニングと、ゲート酸化膜６を下層に有する
ポリシリコンゲート電極７のパターンニングを形成した
後で、ポリシリコンゲート電極７を被覆するＣＶＤ酸化
膜９を形成する。この時ポリシリコンゲート電極７の上
層には、スッパタ堆積法により形成されたチタンシリサ
イド薄膜８を配置してポリシリコンゲート電極７のパタ
ーンニングの際同時に整形することにより、ゲート電極
としてはポリサイド構造を成すものとする。
【００２３】図６（ｂ）の工程以降は、図１において説
明した製造方法と全く同様の方法により、Ｐチャンネル
ＭＯＳトランジスタのソース／ドレイン領域拡散層１０
をシリサイド化接合法にて形成することができる。図６
（ｂ）に示すようにｎ型シリコン基板１の全面に金属チ
タン薄膜３（３５ｎｍ）と非晶質シリコン薄膜４（７５
ｎｍ）を連続堆積した。 次に図６（Ｃ）では、通常
のホトレジストのパターンニングとドライエッチング法
により、非晶質シリコン薄膜４を金属チタン薄膜３の上
で整形する。このときの非晶質シリコン薄膜４のパター
ン形状が、ソース／ドレイン領域拡散層１０となるべき
個所全体を被覆するように設定しておく。
明した製造方法と全く同様の方法により、Ｐチャンネル
ＭＯＳトランジスタのソース／ドレイン領域拡散層１０
をシリサイド化接合法にて形成することができる。図６
（ｂ）に示すようにｎ型シリコン基板１の全面に金属チ
タン薄膜３（３５ｎｍ）と非晶質シリコン薄膜４（７５
ｎｍ）を連続堆積した。 次に図６（Ｃ）では、通常
のホトレジストのパターンニングとドライエッチング法
により、非晶質シリコン薄膜４を金属チタン薄膜３の上
で整形する。このときの非晶質シリコン薄膜４のパター
ン形状が、ソース／ドレイン領域拡散層１０となるべき
個所全体を被覆するように設定しておく。
【００２４】次に図６（ｄ）では、窒素ガス導入の成さ
れた短時アニール装置を用いて熱処理することにより、
非晶質シリコン薄膜４の下層にある金属チタン薄膜３の
シリサイド化を行なう。素子分離酸化膜２上の金属チタ
ン薄膜３のうち上層に非晶質シリコン薄膜４がない領域
に形成された窒化チタンは、Ｈ２ＳＯ４＋Ｈ２Ｏ２溶液
によりチタンシリサイドに対して選択的に除去される。 こうして図６（ｄ）におけるチタンシリサイド層５（８
５ｎｍ）を形成することができる。
れた短時アニール装置を用いて熱処理することにより、
非晶質シリコン薄膜４の下層にある金属チタン薄膜３の
シリサイド化を行なう。素子分離酸化膜２上の金属チタ
ン薄膜３のうち上層に非晶質シリコン薄膜４がない領域
に形成された窒化チタンは、Ｈ２ＳＯ４＋Ｈ２Ｏ２溶液
によりチタンシリサイドに対して選択的に除去される。 こうして図６（ｄ）におけるチタンシリサイド層５（８
５ｎｍ）を形成することができる。
【００２５】この状態でチタンシリサイド層５を介して
、浅いｐ＋／ｎ接合を形成するために、ドーパント不純
物としてホウ素をイオン注入する。イオン注入条件は加
速エネルギー２５ｋｅＶ、ドーズ量５ｘ１０１５／ｃｍ
２とした。この加速エネルギーは、注入されたホウ素の
投影飛程がチタンシリサイド層５とシリコン基板１との
界面近傍に設定される条件（投影飛程がチタンシリサイ
ド層５の膜厚の１０４％の深さに相当）であり、注入さ
れたホウ素のうちｎ型シリコン基板１の内部に存するも
のが２．７Ｘ１０１５／ｃｍ２となる条件である。
、浅いｐ＋／ｎ接合を形成するために、ドーパント不純
物としてホウ素をイオン注入する。イオン注入条件は加
速エネルギー２５ｋｅＶ、ドーズ量５ｘ１０１５／ｃｍ
２とした。この加速エネルギーは、注入されたホウ素の
投影飛程がチタンシリサイド層５とシリコン基板１との
界面近傍に設定される条件（投影飛程がチタンシリサイ
ド層５の膜厚の１０４％の深さに相当）であり、注入さ
れたホウ素のうちｎ型シリコン基板１の内部に存するも
のが２．７Ｘ１０１５／ｃｍ２となる条件である。
【００２６】次に図６（ｅ）では、ＣＶＤ法により層間
絶縁膜１１を堆積し、注入不純物ホウ素の活性化と層間
絶縁膜１１の稠密平坦化のため窒素雰囲気中にて９００
℃，３０分間の熱処理を行なう。次に素子分離酸化膜２
の領域のチタンシリサイド層５の上部にドライエッチン
グ法によりコンタクトホールを開口した後、窒化チタン
（ＴｉＮ）／チタン（Ｔｉ）の積層構造のバリアメタル
を有したアルミ配線１２のパターンを形成する。必要に
応じて水素ガス混入の窒素ガス雰囲気中で４５０℃程度
の熱処理を行なうことにより、コンタクトホール開口時
のドライエッチングによる照射線損傷を回復することが
でき、良好な電気的特性を持つシリサイド化接合ＭＯＳ
トランジスタが得られた。
絶縁膜１１を堆積し、注入不純物ホウ素の活性化と層間
絶縁膜１１の稠密平坦化のため窒素雰囲気中にて９００
℃，３０分間の熱処理を行なう。次に素子分離酸化膜２
の領域のチタンシリサイド層５の上部にドライエッチン
グ法によりコンタクトホールを開口した後、窒化チタン
（ＴｉＮ）／チタン（Ｔｉ）の積層構造のバリアメタル
を有したアルミ配線１２のパターンを形成する。必要に
応じて水素ガス混入の窒素ガス雰囲気中で４５０℃程度
の熱処理を行なうことにより、コンタクトホール開口時
のドライエッチングによる照射線損傷を回復することが
でき、良好な電気的特性を持つシリサイド化接合ＭＯＳ
トランジスタが得られた。
【００２７】図７に本実施例のｐチャンネルＭＯＳトラ
ンジスタにおいて、全注入ドーズ量は５ｘ１０１５／ｃ
ｍ２に固定させておいて、ホウ素イオン注入エネルギー
を１５ｋｅＶから３０ｋｅＶまでの範囲で変化させるこ
とにより得た、全注入ドーズ量で規格化されたｎ型シリ
コン基板中に存在するホウ素ドーズ量−ＭＯＳトランジ
スタの直列外部抵抗、全注入ドーズ量で規格化されたｎ
型シリコン基板中に存在するホウ素ドーズ量−ポリシリ
コンゲート長と実効チャンネル長の差の関係を示す特性
曲線図である。
ンジスタにおいて、全注入ドーズ量は５ｘ１０１５／ｃ
ｍ２に固定させておいて、ホウ素イオン注入エネルギー
を１５ｋｅＶから３０ｋｅＶまでの範囲で変化させるこ
とにより得た、全注入ドーズ量で規格化されたｎ型シリ
コン基板中に存在するホウ素ドーズ量−ＭＯＳトランジ
スタの直列外部抵抗、全注入ドーズ量で規格化されたｎ
型シリコン基板中に存在するホウ素ドーズ量−ポリシリ
コンゲート長と実効チャンネル長の差の関係を示す特性
曲線図である。
【００２８】図７からわかるように、ＭＯＳトランジス
タの直列外部抵抗は、ｎ型シリコン基板中に存在するホ
ウ素ドーズ量が４０％を超えると（注入全ドーズ量は５
ｘ１０１５／ｃｍ２）、２１００Ｏｈｍから急激に減少
し始め、５３％に到達すると３００Ｏｈｍまで低下する
ことがわかる。 このときのポリシリコンゲート長と実効チャンネル長の
差は０．０２ｍｉｃｒｏｎを示している。さらにｎ型シ
リコン基板中に存在するホウ素ドーズ量が６３％を超え
ると、直列外部抵抗はほぼ３００Ｏｈｍのまま保たれる
が、ポリシリコンゲート長と実効チャンネル長の差は０
．１４ｍｉｃｒｏｎまで増加する。
タの直列外部抵抗は、ｎ型シリコン基板中に存在するホ
ウ素ドーズ量が４０％を超えると（注入全ドーズ量は５
ｘ１０１５／ｃｍ２）、２１００Ｏｈｍから急激に減少
し始め、５３％に到達すると３００Ｏｈｍまで低下する
ことがわかる。 このときのポリシリコンゲート長と実効チャンネル長の
差は０．０２ｍｉｃｒｏｎを示している。さらにｎ型シ
リコン基板中に存在するホウ素ドーズ量が６３％を超え
ると、直列外部抵抗はほぼ３００Ｏｈｍのまま保たれる
が、ポリシリコンゲート長と実効チャンネル長の差は０
．１４ｍｉｃｒｏｎまで増加する。
【００２９】このように、ｎ型シリコン基板中に存在す
るホウ素ドーズ量の下限は直列外部抵抗が２０００Ｏｈ
ｍレベルから急激に低下し始める値で決定され、上限は
ポリシリコンゲート長と実効チャンネル長の差が０．１
５ｍｉｃｒｏｎ以下である値で決定されるとすることが
、サブミクロンＰチャンネルＭＯＳトランジスタの動作
を決定する際適切であると考えられる。この条件範囲は
、全注入ドーズ量の４０％から７０％まで範囲の不純物
がｎ型シリコン基板中に存在することである。つまりこ
の範囲であればホウ素イオン注入エネルギーを上げるこ
とにより、ｎ型シリコン基板中で電気的に活性化し得る
ホウ素ドーズ量を増加せしめ、ＭＯＳトランジスタの直
列外部抵抗（主にチタンシリサイド／シリコン基板界面
のコンタクト抵抗）を低下させても、ソース／ドレイン
領域拡散層の接合深さの増大及びそれに伴う横方向の入
り込みによる実効チャンネル長の顕著な減少が観測され
ない、ということを意味している。 全注入ドーズ量
で規格化されたｎ型シリコン基板中に存在するホウ素ド
ーズ量から、ｎ型シリコン基板中に存在するホウ素ドー
ズ量の絶対値を換算することは容易である。図８にｎ型
シリコン基板中に存在するホウ素ドーズ量−ＭＯＳトラ
ンジスタの直列外部抵抗、シリコン基板中に存在するホ
ウ素ドーズ量−ポリシリコンゲート長と実効チャンネル
長の差の関係を示す特性曲線図を示す。
るホウ素ドーズ量の下限は直列外部抵抗が２０００Ｏｈ
ｍレベルから急激に低下し始める値で決定され、上限は
ポリシリコンゲート長と実効チャンネル長の差が０．１
５ｍｉｃｒｏｎ以下である値で決定されるとすることが
、サブミクロンＰチャンネルＭＯＳトランジスタの動作
を決定する際適切であると考えられる。この条件範囲は
、全注入ドーズ量の４０％から７０％まで範囲の不純物
がｎ型シリコン基板中に存在することである。つまりこ
の範囲であればホウ素イオン注入エネルギーを上げるこ
とにより、ｎ型シリコン基板中で電気的に活性化し得る
ホウ素ドーズ量を増加せしめ、ＭＯＳトランジスタの直
列外部抵抗（主にチタンシリサイド／シリコン基板界面
のコンタクト抵抗）を低下させても、ソース／ドレイン
領域拡散層の接合深さの増大及びそれに伴う横方向の入
り込みによる実効チャンネル長の顕著な減少が観測され
ない、ということを意味している。 全注入ドーズ量
で規格化されたｎ型シリコン基板中に存在するホウ素ド
ーズ量から、ｎ型シリコン基板中に存在するホウ素ドー
ズ量の絶対値を換算することは容易である。図８にｎ型
シリコン基板中に存在するホウ素ドーズ量−ＭＯＳトラ
ンジスタの直列外部抵抗、シリコン基板中に存在するホ
ウ素ドーズ量−ポリシリコンゲート長と実効チャンネル
長の差の関係を示す特性曲線図を示す。
【００３０】図８から図７の説明において為したと同様
に、ｎ型シリコン基板中に存在するホウ素ドーズ量に対
する上下限を導くことが可能である。これは、２．０ｘ
１０１５／ｃｍ２から３．５ｘ１０１５／ｃｍ２までの
範囲のドーズ量の注入不純物がｎ型シリコン基板中に存
在することとなる。
に、ｎ型シリコン基板中に存在するホウ素ドーズ量に対
する上下限を導くことが可能である。これは、２．０ｘ
１０１５／ｃｍ２から３．５ｘ１０１５／ｃｍ２までの
範囲のドーズ量の注入不純物がｎ型シリコン基板中に存
在することとなる。
【００３１】また先に図２において示したように、チタ
ンシリサイド層膜厚で規格化されたホウ素の投影飛程深
さと全注入ドーズ量で規格化されたシリコン基板中に存
在するホウ素ドーズ量の間には一義的な関係があるので
、チタンシリサイド層膜厚で規格化されたホウ素投影飛
程深さ−ＭＯＳトランジスタの直列外部抵抗、チタンシ
リサイド層膜厚で規格化されたホウ素投影飛程深さ−ポ
リシリコンゲート長と実効チャンネル長の差の特性曲線
を描くことも可能である。これを図９に示す。
ンシリサイド層膜厚で規格化されたホウ素の投影飛程深
さと全注入ドーズ量で規格化されたシリコン基板中に存
在するホウ素ドーズ量の間には一義的な関係があるので
、チタンシリサイド層膜厚で規格化されたホウ素投影飛
程深さ−ＭＯＳトランジスタの直列外部抵抗、チタンシ
リサイド層膜厚で規格化されたホウ素投影飛程深さ−ポ
リシリコンゲート長と実効チャンネル長の差の特性曲線
を描くことも可能である。これを図９に示す。
【００３２】図９から図７の説明において為したと同様
に、チタンシリサイド層膜厚で規格化されたホウ素の投
影飛程深さに対する上下限を導くことが可能である。こ
れは、ホウ素の投影飛程深さがチタンシリサイド層膜厚
の９０％から１２５％までの範囲に存在することとなる
。またホウ素の投影飛程深さが、チタンシリサイド層膜
厚の９０％から１００％であれば、イオン注入時の投影
飛程はチタンシリサイド層５の内部に収められるため、
ｎ型シリコン基板１表面に誘発される２次欠陥密度及び
導入不純物の増速拡散を格段に抑制することができる。
に、チタンシリサイド層膜厚で規格化されたホウ素の投
影飛程深さに対する上下限を導くことが可能である。こ
れは、ホウ素の投影飛程深さがチタンシリサイド層膜厚
の９０％から１２５％までの範囲に存在することとなる
。またホウ素の投影飛程深さが、チタンシリサイド層膜
厚の９０％から１００％であれば、イオン注入時の投影
飛程はチタンシリサイド層５の内部に収められるため、
ｎ型シリコン基板１表面に誘発される２次欠陥密度及び
導入不純物の増速拡散を格段に抑制することができる。
【００３３】本発明におけるホウ素イオン注入最適条件
を整理すると以下のようになる。つまり、ｎ型シリコン
基板１上における浅いｐ＋／ｎ接合のうち、シリコン基
板１上にチタンシリサイド薄膜５を形成し、このチタン
シリサイド薄膜５を介してイオン注入法により不純物導
入を行なう際、下記の（１）〜（３）のいずれかを満た
す必要がある。
を整理すると以下のようになる。つまり、ｎ型シリコン
基板１上における浅いｐ＋／ｎ接合のうち、シリコン基
板１上にチタンシリサイド薄膜５を形成し、このチタン
シリサイド薄膜５を介してイオン注入法により不純物導
入を行なう際、下記の（１）〜（３）のいずれかを満た
す必要がある。
【００３４】（１） 全注入ドーズ量の４０％から７０
％まで範囲の不純物がｎ型シリコン基板中に存在する。
％まで範囲の不純物がｎ型シリコン基板中に存在する。
【００３５】（２）２．０ｘ１０１５／ｃｍ２から３．
５ｘ１０１５／ｃｍ２までの範囲のドーズ量の注入不純
物がｎ型シリコン基板中に存在する。
５ｘ１０１５／ｃｍ２までの範囲のドーズ量の注入不純
物がｎ型シリコン基板中に存在する。
【００３６】（３）投影飛程がチタンシリサイド薄膜膜
厚に対して９０％から１２５％までの深さになるように
設定する。
厚に対して９０％から１２５％までの深さになるように
設定する。
【００３７】なお、本発明による製造方法をＭＯＳトラ
ンジスタのソース／ドレイン領域拡散層の形成に適用し
たが、図１から図３に示す実施例を用いて、ベースコン
タクト領域及びエミッタ領域を形成することにより、高
性能のバイポーラトランジスタを製造することも可能で
ある。
ンジスタのソース／ドレイン領域拡散層の形成に適用し
たが、図１から図３に示す実施例を用いて、ベースコン
タクト領域及びエミッタ領域を形成することにより、高
性能のバイポーラトランジスタを製造することも可能で
ある。
【００３８】
【発明の効果】以上のように本発明は、シリサイド薄膜
を介してイオン注入法により不純物導入を行なう際、全
注入不純物ドーズ量の４０％から７０％まで範囲の不純
物がシリコン基板中に存在するように構成することによ
り、シリコン基板表面において電気的に活性化しうる導
入不純物の量を増加せしめ、シリサイド／シリコン基板
界面において低抵抗で安定なオーミックコンタクトが形
成することを可能にするものであり、超微細な半導体装
置の製造に大きく寄与するものである。
を介してイオン注入法により不純物導入を行なう際、全
注入不純物ドーズ量の４０％から７０％まで範囲の不純
物がシリコン基板中に存在するように構成することによ
り、シリコン基板表面において電気的に活性化しうる導
入不純物の量を増加せしめ、シリサイド／シリコン基板
界面において低抵抗で安定なオーミックコンタクトが形
成することを可能にするものであり、超微細な半導体装
置の製造に大きく寄与するものである。
【図１】本発明の一実施例における半導体装置の製造方
法を用いてシリサイド化接合を形成する工程断面図であ
る。
法を用いてシリサイド化接合を形成する工程断面図であ
る。
【図２】同実施例におけるチタンシリサイド層膜厚で規
格化されたホウ素の投影飛程深さと全注入ドーズ量で規
格化されたシリコン基板中に存在するホウ素ドーズ量の
関係を示す特性曲線図である。
格化されたホウ素の投影飛程深さと全注入ドーズ量で規
格化されたシリコン基板中に存在するホウ素ドーズ量の
関係を示す特性曲線図である。
【図３】同実施例における半導体装置の製造方法を用い
て形成したシリサイド化接合の断面模式図である。
て形成したシリサイド化接合の断面模式図である。
【図４】従来の方法による半導体装置の製造方法を用い
て形成したシリサイド化接合の断面模式図である。
て形成したシリサイド化接合の断面模式図である。
【図５】本発明の一実施例における、半導体装置の製造
方法を用いて形成したシリサイド化接合の表面形状図と
、従来の方法による半導体装置の製造方法を用いて形成
したシリサイド化接合の活性化熱処理後の表面形状図で
ある。
方法を用いて形成したシリサイド化接合の表面形状図と
、従来の方法による半導体装置の製造方法を用いて形成
したシリサイド化接合の活性化熱処理後の表面形状図で
ある。
【図６】本発明の一実施例における半導体装置の製造方
法を用いて、ＭＯＳトランジスタのソース、ドレイン領
域に適用した一実施例を示す工程断面図である。
法を用いて、ＭＯＳトランジスタのソース、ドレイン領
域に適用した一実施例を示す工程断面図である。
【図７】同実施例における、全注入ドーズ量で規格化さ
れたシリコン基板中に存在するホウ素ドーズ量−ＭＯＳ
トランジスタの直列外部抵抗、全注入ドーズ量で規格化
されたシリコン基板中に存在するホウ素ドーズ量−ポリ
シリコンゲート長と実効チャンネル長の差の関係を示す
特性曲線図である。
れたシリコン基板中に存在するホウ素ドーズ量−ＭＯＳ
トランジスタの直列外部抵抗、全注入ドーズ量で規格化
されたシリコン基板中に存在するホウ素ドーズ量−ポリ
シリコンゲート長と実効チャンネル長の差の関係を示す
特性曲線図である。
【図８】同実施例における、シリコン基板中に存在する
ホウ素ドーズ量−ＭＯＳトランジスタの直列外部抵抗、
シリコン基板中に存在するホウ素ドーズ量−ポリシリコ
ンゲート長と実効チャンネル長の差の関係を示す特性曲
線図である。
ホウ素ドーズ量−ＭＯＳトランジスタの直列外部抵抗、
シリコン基板中に存在するホウ素ドーズ量−ポリシリコ
ンゲート長と実効チャンネル長の差の関係を示す特性曲
線図である。
【図９】同実施例における、チタンシリサイド層膜厚で
規格化されたホウ素投影飛程深さ−ＭＯＳトランジスタ
の直列外部抵抗、チタンシリサイド層膜厚で規格化され
たホウ素投影飛程深さ−ポリシリコンゲート長と実効チ
ャンネル長の差の関係を示す特性曲線図である。
規格化されたホウ素投影飛程深さ−ＭＯＳトランジスタ
の直列外部抵抗、チタンシリサイド層膜厚で規格化され
たホウ素投影飛程深さ−ポリシリコンゲート長と実効チ
ャンネル長の差の関係を示す特性曲線図である。
１ ｎ型シリコン基板
２ 素子分離酸化膜
３ 金属チタン薄膜
４ 非晶質シリコン薄膜
５ チタンシリサイド層
６ ゲート酸化膜
７ ポリシリコンゲート電極
８ チタンシリサイド薄膜
９ ＣＶＤ酸化膜
１０ ソース／ドレイン領域拡散層
１１ 層間絶縁膜
１２ アルミ配線
１３ ホウ化チタン
１４ キャリア
１５ ｐ／ｎ接合面
Claims (4)
- 【請求項１】シリコン基板上におけるｐ／ｎ接合を形成
する際、前記シリコン基板上にチタンシリサイド薄膜を
形成し、このチタンシリサイド薄膜を介してイオン注入
法により不純物導入を行ない、全注入ドーズ量の４０％
から７０％までの範囲の不純物がシリコン基板中に存在
することを特徴とする半導体装置の製造方法。 - 【請求項２】シリコン基板上におけるｐ／ｎ接合を形成
する際、前記シリコン基板上にチタンシリサイド薄膜を
形成し、このチタンシリサイド薄膜を介してイオン注入
法により不純物導入を行ない、ドーズ量２．０ｘ１０１
５／ｃｍ２から３．５ｘ１０１５／ｃｍ２までの範囲の
注入不純物がシリコン基板中に存在することを特徴とす
る半導体装置の製造方法。 - 【請求項３】シリコン基板上におけるｐ／ｎ接合を形成
する際、前記シリコン基板上にチタンシリサイド薄膜を
形成し、このチタンシリサイド薄膜を介してイオン注入
法により不純物導入を行ない、投影飛程が前記チタンシ
リサイド薄膜膜厚に対して９０％から１２５％までの深
さになるように設定することを特徴とする半導体装置の
製造方法。 - 【請求項４】請求項１から３のいずれかに記載の半導体
装置の製造方法を用いて形成された浅いｐ／ｎ接合をソ
ース及びドレインとすることを特徴とするＭＯＳトラン
ジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3054530A JPH04290224A (ja) | 1991-03-19 | 1991-03-19 | 半導体装置の製造方法 |
| US07/853,642 US5330921A (en) | 1991-03-19 | 1992-03-18 | Method of fabricating semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3054530A JPH04290224A (ja) | 1991-03-19 | 1991-03-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04290224A true JPH04290224A (ja) | 1992-10-14 |
Family
ID=12973225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3054530A Pending JPH04290224A (ja) | 1991-03-19 | 1991-03-19 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5330921A (ja) |
| JP (1) | JPH04290224A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5745990A (en) * | 1995-06-06 | 1998-05-05 | Vlsi Technology, Inc. | Titanium boride and titanium silicide contact barrier formation for integrated circuits |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0837164A (ja) * | 1994-07-21 | 1996-02-06 | Nec Corp | 半導体装置の製造方法 |
| JPH08191054A (ja) * | 1995-01-10 | 1996-07-23 | Kawasaki Steel Corp | 半導体装置及びその製造方法 |
| US6001729A (en) * | 1995-01-10 | 1999-12-14 | Kawasaki Steel Corporation | Method of forming wiring structure for semiconductor device |
| JPH0964355A (ja) * | 1995-08-25 | 1997-03-07 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| US5891791A (en) * | 1997-05-27 | 1999-04-06 | Micron Technology, Inc. | Contamination free source for shallow low energy junction implants |
| KR19990012160A (ko) * | 1997-07-28 | 1999-02-25 | 윤종용 | 소스/드레인 실리사이드를 갖는 모스 소자 및 그 제조 방법 |
| US5858846A (en) * | 1997-08-04 | 1999-01-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Salicide integration method |
| US6156630A (en) | 1997-08-22 | 2000-12-05 | Micron Technology, Inc. | Titanium boride gate electrode and interconnect and methods regarding same |
| JP3381767B2 (ja) * | 1997-09-22 | 2003-03-04 | 東京エレクトロン株式会社 | 成膜方法および半導体装置の製造方法 |
| US6057220A (en) * | 1997-09-23 | 2000-05-02 | International Business Machines Corporation | Titanium polycide stabilization with a porous barrier |
| US6614082B1 (en) * | 1999-01-29 | 2003-09-02 | Micron Technology, Inc. | Fabrication of semiconductor devices with transition metal boride films as diffusion barriers |
| US6313901B1 (en) * | 1999-09-01 | 2001-11-06 | National Semiconductor Corporation | Liquid crystal display fabrication process using a final rapid thermal anneal |
| US8138041B2 (en) * | 2008-06-12 | 2012-03-20 | International Business Machines Corporation | In-situ silicon cap for metal gate electrode |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61287227A (ja) * | 1985-06-14 | 1986-12-17 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS6233466A (ja) * | 1985-08-07 | 1987-02-13 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS63299377A (ja) * | 1987-05-29 | 1988-12-06 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2549293B1 (fr) * | 1983-07-13 | 1986-10-10 | Silicium Semiconducteur Ssc | Transistor bipolaire haute frequence et son procede de fabrication |
| JPS62264643A (ja) * | 1986-05-12 | 1987-11-17 | Nec Corp | 半導体装置の製造方法 |
| US5028554A (en) * | 1986-07-03 | 1991-07-02 | Oki Electric Industry Co., Ltd. | Process of fabricating an MIS FET |
| JPH0638482B2 (ja) * | 1987-10-23 | 1994-05-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5175118A (en) * | 1988-09-20 | 1992-12-29 | Mitsubishi Denki Kabushiki Kaisha | Multiple layer electrode structure for semiconductor device and method of manufacturing thereof |
| US5162259A (en) * | 1991-02-04 | 1992-11-10 | Motorola, Inc. | Method for forming a buried contact in a semiconductor device |
-
1991
- 1991-03-19 JP JP3054530A patent/JPH04290224A/ja active Pending
-
1992
- 1992-03-18 US US07/853,642 patent/US5330921A/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61287227A (ja) * | 1985-06-14 | 1986-12-17 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS6233466A (ja) * | 1985-08-07 | 1987-02-13 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS63299377A (ja) * | 1987-05-29 | 1988-12-06 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5745990A (en) * | 1995-06-06 | 1998-05-05 | Vlsi Technology, Inc. | Titanium boride and titanium silicide contact barrier formation for integrated circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| US5330921A (en) | 1994-07-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5231038A (en) | Method of producing field effect transistor | |
| JP2978736B2 (ja) | 半導体装置の製造方法 | |
| JP3285934B2 (ja) | 半導体装置の製造方法 | |
| JPS6072272A (ja) | 半導体装置の製造方法 | |
| JPH04290224A (ja) | 半導体装置の製造方法 | |
| JPH10284728A (ja) | コバルトシリサイド膜を有するｍｏｓｆｅｔの製造方法 | |
| JPH0750276A (ja) | 異なる導電型の領域の間の接合に低抵抗コンタクトを製造する方法 | |
| JP3313432B2 (ja) | 半導体装置及びその製造方法 | |
| JPH10214967A (ja) | 半導体装置の製造方法 | |
| JPH08162470A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0837164A (ja) | 半導体装置の製造方法 | |
| JPH0794731A (ja) | 半導体装置及びその製造方法 | |
| JPS61224459A (ja) | 半導体装置およびその製造方法 | |
| US5144393A (en) | Structure for a PSD type field effect transistor | |
| JPS6226573B2 (ja) | ||
| JPH10125919A (ja) | 半導体素子の電極形成方法 | |
| JPH10209291A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JP3061027B2 (ja) | 半導体装置の製造方法 | |
| JPH1093077A (ja) | 半導体装置とその製造方法 | |
| JPH04715A (ja) | 半導体装置の製造方法 | |
| JP3144483B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0666327B2 (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| JPH08130216A (ja) | 半導体装置およびその製造方法 | |
| JPH07161988A (ja) | 半導体装置の製造方法 | |
| JPH0529255A (ja) | 半導体装置及びその製造方法 |