JPH08162470A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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JPH08162470A
JPH08162470A JP6298233A JP29823394A JPH08162470A JP H08162470 A JPH08162470 A JP H08162470A JP 6298233 A JP6298233 A JP 6298233A JP 29823394 A JP29823394 A JP 29823394A JP H08162470 A JPH08162470 A JP H08162470A
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修 笠原
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智志 山本
Yoichi Tamaoki
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Abstract

(57)【要約】 【目的】 リンをエミッタ電極のドーピング元素として
用いる場合において、浅接合を実現した状態でエミッタ
領域以外の半導体領域の抵抗を低下させる。 【構成】 エミッタ電極２４を形成する際に、リンドー
プの非晶質シリコン膜を堆積した後、６００℃〜７５０
℃程度の低温アニール処理を施すことにより、非晶質シ
リコンを多結晶シリコンに変えるとともに非晶質シリコ
ン膜中のリンをエピタキシャル層３Ｅ側に拡散させてエ
ミッタ領域２６を形成した後、９００℃〜９５０℃程度
の高温短時間アニール処理を施すことにより、ベース電
極１８ａ1やＭＯＳ・ＦＥＴの半導体領域１５ｐ1 ，１
５ｐ2 ，１５ｎ1 ，１５ｎ2 等の不純物の活性化率を向
上させるようにした。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造技術に関し、特に、バイポーラトランジスタを有す
る半導体集積回路装置の製造方法に適用して有効な技術
に関するものである。
【０００２】
【従来の技術】一般的な高性能型のバイポーラトランジ
スタにおいては、エミッタ電極の材料として多結晶シリ
コンが使用されている。この場合のエミッタ電極は、例
えば文献アイ・イー・イー・イー トランザクション
オン エレクトロン デバイシズ １９８９年７月 Ｎ
Ｏ．７ Ｖｏｌ．ＥＤ−３６ Ｐ１３７０(S. Konaka e
t al., IEEE Transaction on Electron Devices, vol.E
D-36, No.7, P.1370, July 1989)に記載されている。
【０００３】この文献には、半導体基板上の絶縁膜にエ
ミッタ領域の形成領域が露出するような接続孔を形成し
た後、その半導体基板上に無添加の多結晶シリコン膜を
堆積し、さらに、その多結晶シリコン膜にヒ素（Ａｓ）
をイオン注入法により導入した後、熱処理を加えること
により、その多結晶シリコン膜中のＡｓを半導体基板上
部に拡散させてエミッタ領域を形成する技術について説
明されている。
【０００４】また、例えば特開平４−４４２３４号公報
には、リンをエミッタ領域形成のための不純物として用
いる方法が記載されており、リンの拡散速度の速さを利
用することで、リンドープポリシリコンからリンを例え
ば７４０℃という低温度の熱処理拡散させることで、例
えば４０nm以下の浅いエミッタ領域を半導体基板に形成
できることが開示されている。
【０００５】一方、エミッタ電極と半導体基板との間に
酸化膜を介在させる技術がある。例えば特開平２−２１
０８２０号公報には、エミッタ領域とエミッタ電極の界
面に酸化膜を形成し、その酸化膜をホールバリアとして
機能させることにより、バイポーラトランジスタの電流
増幅率（以下、ｈFEという）を増加させる技術が開示さ
れている。
【０００６】また、例えば文献アイ・イー・イー・イー
トランザクション オン エレクトロン デバイシズ
１９８６年 Ｖｏｌ．ＥＤ−３３ Ｐ１７５４(G. L.
Patton et al., IEEE Transaction on Electron Devic
es, vol.ED-33, P.1754, 1986)の記載によれば、エミッ
タ電極として用いられる多結晶シリコン膜を気相成長法
( ＣＶＤ：Chemical Vapor Deposition)によって堆積さ
せた場合には、多結晶シリコン膜と半導体基板との間の
界面に自然酸化膜が形成され、トランジスタ特性に影響
を及ぼすことについて説明されている。
【０００７】また、ホールバリアとして用いる酸化膜で
はないが、例えば特開平６−６９２２５号公報には、エ
ミッタ領域の形成において、エミッタ電極用のＡｓを含
む多結晶シリコン膜からの不純物拡散を多結晶シリコン
膜と半導体基板の界面に酸化膜のある状態で行うことに
より、多結晶シリコン膜が熱処理によって固相エピタキ
シャル成長することを抑えて不純物拡散を安定させ、そ
の後の熱処理として、例えば１０００℃以上の高温熱処
理を行うことにより、自然酸化膜をボールアップさせて
エミッタ抵抗を低減する技術が開示されている。
【０００８】
【発明が解決しようとする課題】上記従来の技術につい
て、本発明者が検討した結果を以下に述べる。
【０００９】第１にＡｓが導入された多結晶シリコン膜
から拡散によってエミッタ領域を形成する技術に関する
検討結果を述べる。
【００１０】当初、Ａｓをエミッタ領域形成用の不純物
として用いる場合のメリットは拡散定数の小さい点にあ
ったが、Ａｓの小さい拡散定数がエミッタ拡散の熱処理
量（温度、時間）の増大を招き、ベース領域の浅接合化
が困難になるのでバイポーラトランジスタの高速化が効
果的に図れない。
【００１１】さらに、高速性と低消費性とを両立させた
ＢｉＣＭＯＳ(Bipolar Complementary Metal Oxide Sem
iconductor) 型の半導体集積回路装置においては、上述
したエミッタ拡散の熱処理量の増大に基づき、ベース領
域ばかりでなくＭＯＳ・ＦＥＴのソース領域およびドレ
イン領域の浅接合化を阻害する要因になっており、Ｂｉ
ＣＭＯＳの高速化が効果的に図れない。そのためエミッ
タ形成法において、Ａｓを半導体基板に拡散する方法の
変更が余儀なくされた。
【００１２】第２に、リンをエミッタ領域形成用の不純
物として用い、エミッタ領域を低温の熱処理によって形
成する技術においては、リンの不純物拡散制御のみを考
慮した低温熱処理では、半導体基板上に形成されたエミ
ッタ領域以外の半導体領域、例えばベース領域やＭＯＳ
・ＦＥＴのソース・ドレイン領域等における抵抗値の増
大を招く問題が生じてしまう。
【００１３】この問題は、特に、ＢｉＣＭＯＳ回路等の
ようにＭＯＳ・ＦＥＴとバイポーラトランジスタとを混
在させた半導体集積回路装置において深刻な問題とな
る。ＭＯＳ・ＦＥＴのソース・ドレイン領域には高濃度
の不純物をドーピングしているが、低温熱処理では不純
物の活性化率が低下するため、配線とのコンタクト抵抗
が増大し、回路動作速度の遅延を招く恐れがある。
【００１４】第３に、エミッタ電極形成用の多結晶シリ
コン膜からの不純物拡散を多結晶シリコン膜と半導体基
板の界面に形成された酸化膜のある状態で行った後、酸
化膜を１０００℃以上の高温熱処理によりボールアップ
させる技術においては、エミッタ領域形成用の不純物と
して拡散速度の速いリンの適用は、リンの拡散制御が困
難となる問題があり、そのため、この技術を用いてエミ
ッタベースの浅接合化、ソース・ドレインの浅接合化は
困難である。
【００１５】さらに、エミッタ電極と半導体基板との界
面の酸化膜のバリア性を利用することでｈFEの増加およ
び変動防止を期待することができないため、耐圧を犠牲
にしたベース領域の薄膜化によってｈFEを効果的に増大
できない。
【００１６】第４に、酸化膜をホールバリアとして用い
る技術においては、ｈFEの向上は期待できるものの、そ
の酸化膜によるエミッタ抵抗の増加の問題に対しては何
ら言及しておらず、充分な高速化が図れない。
【００１７】本発明の目的は、リンをエミッタ電極のド
ーピング元素として用いる場合において、浅接合を実現
した状態で、エミッタ領域以外の半導体領域の抵抗を低
下させることのできる技術を提供することにある。
【００１８】本発明の目的は、リンをエミッタ電極のド
ーピング元素として用いる場合において、バイポーラト
ランジスタのｈFEを増加させることのできる技術を提供
することにある。
【００１９】本発明の目的は、リンをエミッタ電極のド
ーピング元素として用いる場合において、バイポーラト
ランジスタのｈFEの安定性を向上させることのできる技
術を提供することにある。
【００２０】本発明の前記ならびにその他の目的と新規
な特徴は、明細書の記述および添付図面から明らかにな
るであろう。
【００２１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００２２】すなわち、本発明の半導体集積回路装置の
製造方法は、半導体基板上にバイポーラトランジスタ
と、ＭＩＳトランジスタとを備え、前記バイポーラトラ
ンジスタは、前記半導体基板の主面に形成された第１導
電型のベース領域と、前記ベース領域に電気的に接続さ
れた第１導電型の多結晶シリコンからなるベース電極
と、前記ベース領域の表面に形成され、前記第１導電型
と反対の第２導電型のエミッタ領域と、前記エミッタ領
域に電気的に接続されたリンドープの多結晶シリコンか
らなるエミッタ電極とを有する半導体集積回路装置の製
造方法であって、以下の工程を有するものである。
【００２３】（ａ）前記ベース領域の表面に絶縁膜を形
成し、その絶縁膜に接続孔を形成することにより、前記
エミッタ領域の形成領域を露出させる工程。
【００２４】（ｂ）前記ベース領域の表面を含む、前記
半導体基板上にリンを含む非晶質シリコン膜を形成する
工程。
【００２５】（ｃ）前記半導体基板に対して、前記非晶
質シリコン膜が多結晶シリコン膜に変わる範囲で、か
つ、前記ベース領域および前記ＭＩＳトランジスタのソ
ース・ドレイン領域の接合深さが所望する値を越えない
範囲の低温熱処理を施すことにより、前記非晶質シリコ
ン膜中のリンを前記半導体基板のベース領域内に拡散さ
せて前記ベース領域の表面にエミッタ領域を形成する工
程。
【００２６】（ｄ）前記半導体基板に対して、前記ベー
ス領域および前記ＭＩＳトランジスタのソース・ドレイ
ン領域の接続抵抗値が所望する値となる範囲で、かつ、
前記ベース領域および前記ＭＩＳトランジスタのソース
・ドレイン領域の接合深さが所望する値を越えない範囲
の高温短時間熱処理を施す工程。
【００２７】また、本発明の半導体集積回路装置の製造
方法は、前記リンを含む非晶質シリコン膜を堆積する工
程に先立って、前記ベース領域の露出領域上において、
前記非晶質シリコン膜が固相エピタキシャル成長するの
を抑制し、かつ、前記エミッタ電極との接続抵抗が所望
する範囲を越えない厚さの薄い絶縁膜を形成する工程を
有するものである。
【００２８】さらに、本発明の半導体集積回路装置の製
造方法は、前記ベース領域を露出させる工程に際して、
ドライエッチング法を用いることにより、前記エミッタ
領域の形成領域にダメージを与える工程を有するもので
ある。
【００２９】
【作用】上記した本発明の半導体集積回路装置の製造方
法によれば、上記した低温熱処理を施すことにより、ベ
ース領域およびソース・ドレイン領域の不純物拡散を抑
え浅接合とした状態で、エミッタ電極用の非結晶シリコ
ン膜を多結晶とすることができ、その結晶粒径を大きく
することが可能となる。そして、エミッタ電極用の多結
晶シリコン膜の粒径を大きくすることができるので、多
結晶シリコン膜のモビィリティを向上させることができ
る。このため、ベース領域からエミッタ領域に注入され
たホールの拡散長が長くなりエミッタ領域中のホールの
密度傾斜が緩やかとなる結果、ホール拡散電流を減少さ
せることができるので、バイポーラトランジスタのｈFE
を増大させることが可能となる。
【００３０】また、上記した高温短時間熱処理を施すこ
とにより、ベース領域およびソース・ドレイン領域の不
純物拡散を抑え浅接合とした状態で、ベース領域および
ソース・ドレイン領域における不純物の活性化率を向上
させてベース領域およびソース・ドレイン領域の抵抗値
を低下させることが可能となる。
【００３１】また、本発明の半導体集積回路装置の製造
方法によれば、リンドープの非晶質シリコン膜を堆積す
る工程に先立って、エミッタ領域の形成領域の露出部上
に、所定の膜厚の薄い絶縁膜を形成することにより、エ
ミッタ電極の抵抗増大を招くことなく、固相エピタキシ
ャル層の成長を抑えることが可能となる。このため、固
相エピタキシャル層に起因するエミッタ電極の粒径のバ
ラツキを低減することができるので、バイポーラトラン
ジスタのｈFEの安定性を向上させることが可能となる。
【００３２】さらに、本発明の半導体集積回路装置の製
造方法によれば、エミッタ領域の形成領域にダメージを
与えその部分の結晶性を乱すことにより、エミッタ電極
形成用の非晶質シリコン膜を堆積する際に、固相エピタ
キシャル層が成長するのを抑制することができるので、
エミッタ電極の粒径のバラツキを低減することができ、
バイポーラトランジスタのｈFEの安定性を向上させるこ
とが可能となる。
【００３３】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
【００３４】（実施例１）図１〜図８、図１０、図１１
および図１６は本発明の一実施例である半導体集積回路
装置の製造工程中における半導体基板の要部断面図、図
９はエミッタ電極と半導体基板との界面に形成された薄
い絶縁膜の厚さと電流増幅率（ｈFE）およびエミッタ抵
抗との関係を示すグラフ図、図１２はリンドープ多結晶
シリコンにおける結晶粒径のアニール温度依存性を示す
グラフ図、図１３は多結晶シリコンの成膜温度とエミッ
タ電極の比抵抗との相関を示すグラフ図、図１４は電流
増幅率（ｈFE）とエミッタ電極のシート抵抗との相関を
示すグラフ図、図１５はベース電極用多結晶シリコンに
おける比抵抗のアニール温度依存性を示すグラフ図であ
る。
【００３５】本実施例１の半導体集積回路装置は、例え
ばＢｉＣＭＯＳ構成のＳＲＡＭであり、バイポーラトラ
ンジスタは、例えばＥＣＬ（Emitter Coupled Logic)型
ゲートアレイで構成される論理回路やメモリの周辺回路
を構成し、ＭＯＳ・ＦＥＴはフルＣＭＯＳ回路からなる
メモリセルを構成するものである。以下、実施例１の半
導体集積回路装置の製造方法を図１〜図１６によって説
明する。
【００３６】本実施例１においては、図１に示すよう
に、例えばＳＯＩ（Silicon on Insulator）基板１が半
導体基板として用いられている。ＳＯＩ基板１は、支持
基板１ａ上に絶縁層１ｂを介して半導体層１ｃおよびエ
ピタキシャル層３Ｅが積層されて構成されている。
【００３７】この支持基板１ａは、例えばシリコン（Ｓ
ｉ）単結晶からなる。その上層の絶縁層１ｂは、例えば
二酸化シリコン（ＳｉＯ2)からなり、支持基板１ａと半
導体層１ｃとを電気的に分離する機能を備えている。絶
縁層１ｂ上の半導体層１ｃは、例えばｎ形のＳｉ単結晶
からなり、この層上にエピタキシャル成長させたエピタ
キシャル層３Ｅの主面に所定の半導体集積回路素子が形
成されるようになっている。
【００３８】なお、支持基板１ａ，絶縁層１ｂ，半導体
層１ｃよりなるＳＯＩ構造は、例えば、２枚のシリコン
ウェハを絶縁層１ｂを介して張り合わせることによって
形成される。ＳＯＩ構造の一方のシリコンウェハの表面
を所定の厚さに研磨することによって、半導体層１ｃが
構造化される。
【００３９】まず、半導体層１ｃのｐチャネルＭＯＳ・
ＦＥＴ（以下、ｐＭＯＳと略す）形成領域Ｐおよびバイ
ポーラトランジスタ形成領域Ｂに、例えばアンチモン
（Ｐｂ）等のようなｎ形不純物を導入することにより、
その半導体層１ｃに埋め込み半導体層２Ｐ，２Ｂを形成
する。この際の不純物のドーピング量は、例えば１×１
０19cm-3程度である。
【００４０】続いて、半導体層１ｃ上に、例えば厚さ１
μｍ程度のＳｉ単結晶からなるエピタキシャル層３Ｅを
エピタキシャル成長法等により成長させた後、その上面
に、例えばＳｉＯ2 からなる絶縁膜４を熱酸化法等によ
って形成する。
【００４１】その後、このエピタキシャル層３Ｅの上部
における素子分離領域に、例えば厚さ４０００Å程度の
ＳｉＯ2 からなるフィールド絶縁膜５をＬＯＣＯＳ（Lo
calOxidization of Silicon）法等によって形成する。
【００４２】次いで、ＳＯＩ基板１上に、例えば厚さ１
０００Å程度の窒化シリコン（Ｓｉ3 Ｎ4)からなる絶縁
膜６をＣＶＤ法等によって堆積した後、その上面に、例
えば厚さ２０００Å程度のＰＳＧ(Phospho Silicate Gl
ass)からなる絶縁膜７をＣＶＤ法等によって堆積する。
【００４３】続いて、絶縁膜７の上面にフォトレジスト
膜をスピン塗布法等によって塗布した後、フォトリソグ
ラフィ技術により感光・現像処理等を施すことにより、
絶縁膜７上に素子分離領域の一部が露出されるようなフ
ォトレジストパターン８ａを形成する。
【００４４】その後、そのフォトレジストパターン８ａ
をエッチングマスクとして、そのフォトレジストパター
ン８ａから露出する絶縁膜６，７、フィールド絶縁膜５
を、例えばフッ素系のガスを用いた反応性イオンエッチ
ング法等のような異方性ドライエッチングによって除去
することにより、溝９ａを形成する。
【００４５】この後、フォトレジストパターン８ａをア
ッシング除去する。この段階において、図１の左側がｐ
ＭＯＳ形成領域Ｐであり、その右隣がｎチャネルＭＯＳ
・ＦＥＴ（以下、ｎＭＯＳと略す）形成領域Ｎであり、
その右側がバイポーラトランジス形成領域Ｂである。
【００４６】次いで、ＳＯＩ基板１に対して、例えば塩
素系のガスもしくはＨＢｒガスを用いた反応性イオンエ
ッチング法等のような異方性ドライエッチングを施す。
すると、エピタキシャル層３Ｅおよび半導体層１ｃのエ
ッチングレートの方が絶縁膜７のエッチングレートより
も３０倍程度も高いことから、絶縁膜７をエッチングマ
スクとして、絶縁膜７の被覆されない溝９ａの領域にお
けるエピタキシャル層３Ｅおよび半導体層１ｃをエッチ
ング除去する。そして、この際、絶縁層１ｂをエッチン
グストッパ層とすることにより、底部が絶縁層１ｂに達
するような溝９ｂを形成する。これら溝９ａ，９ｂによ
り、素子間が電気的に絶縁されるようにする。
【００４７】続いて、ＳＯＩ基板１上に、例えば厚さ１
００００Å程度のＳｉＯ2 からなる絶縁膜をＣＶＤ法等
によって堆積し、溝９ａ，９ｂを充填した後、その上部
に堆積した絶縁膜および絶縁膜７を反応性イオンエッチ
ング法等によりエッチバックする。この際、Ｓｉ3 Ｎ4
からなる絶縁膜６がエッチングストッパー膜として機能
し、ＳＯＩ基板１上でのエッチングは絶縁膜７の表面で
止められることになる。このようにして、図２に示すよ
うに、溝９ａ，９ｂ内に絶縁膜１０を埋め込む。
【００４８】その後、エッチングストッパー膜として機
能した絶縁膜６を除去した後に、フォトレジストパター
ン（図示せず）をマスクとして、以下のように所定の不
純物をイオン注入法等によりエピタキシャル層３Ｅ中に
ドーピングする。
【００４９】すなわち、ｐＭＯＳ形成領域Ｐには、例え
ばｎ形不純物のリンを、例えば１５０ＫｅＶの加速エネ
ルギーで、例えば表面濃度５×１０12cm-2程度、イオン
注入法により打ち込みｐＭＯＳ形成のためのｎ形のウエ
ル層１１ｎを形成する。
【００５０】また、ｎＭＯＳ形成領域Ｎには、例えばｐ
形不純物のホウ素を、例えば４０ＫｅＶの加速エネルギ
ーで、例えば表面濃度１×１０12cm-2程度、イオン注入
法により打ち込みｎＭＯＳ形成のためのｐ形のウエル層
１１ｐを形成する。
【００５１】さらに、バイポーラトランジスタ形成領域
Ｂには、例えばｎ形不純物のリンを、例えば８０ＫｅＶ
の加速エネルギーで、例えば表面濃度１×１０16cm-2程
度、イオン注入法により打ち込み、バイポーラトランジ
スタ形成のためのコレクタ引き出し領域１２を形成す
る。
【００５２】なお、ウエル層１１ｎ，１１ｐの各々は、
フィールド絶縁膜５を通す程度の加速エネルギのイオン
打ち込みと、それより低エネルギのイオン打ち込みとの
２回に分けて形成してもよい。
【００５３】次いで、ＳＯＩ基板１において、ｐＭＯＳ
形成領域ＰおよびｎＭＯＳ形成領域Ｎにおけるフィール
ド絶縁膜５に囲まれた素子形成領域に、図３に示すよう
に、ゲート絶縁膜１３ｐ，１３ｎを形成し、バイポーラ
トランジスタ形成領域におけるフィールド絶縁膜５に囲
まれた素子形成領域に絶縁膜１３を形成する。
【００５４】続いて、ＳＯＩ基板１上に、例えば厚さ２
０００Å程度の多結晶シリコン膜をＣＶＤ法等によって
堆積した後、上記多結晶シリコン膜中に低抵抗化の目的
でｎ形不純物を導入する。その後、フォトレジストパタ
ーン８ｂをフォトリソグラフィ技術によって形成する。
【００５５】その後、そのフォトレジストパターン８ｂ
をエッチングマスクとして、その導体膜を反応性イオン
エッチング法により加工することにより、図３に示すよ
うにゲート電極１４ｎ，１４ｐを形成する。
【００５６】次いで、図４に示すように、ＳＯＩ基板１
のｐＭＯＳ形成領域Ｐに、例えばｐ形不純物のホウ素を
イオン注入法等により導入することにより、ゲート電極
１４ｐをイオン注入マスクとしてエピタキシャル層３Ｅ
の主面に自己整合的にソース・ドレイン領域となる一対
の半導体領域１５ｐ1 ，１５ｐ2 を形成する。このよう
にしてｐＭＯＳ１６ｐを形成する。
【００５７】また、ＳＯＩ基板１のｎＭＯＳ形成領域Ｎ
に、例えばｎ形不純物のリンをイオン注入法等により導
入することにより、ゲート電極１４ｎをイオン注入マス
クとしてエピタキシャル層３Ｅの上部に自己整合的にソ
ース・ドレイン領域となる一対の半導体領域１５ｎ1 ，
１５ｎ2 を形成する。このようにしてｎＭＯＳ１６ｎを
形成する。
【００５８】続いて、図５に示すように、ＳＯＩ基板１
上に、例えば厚さ１０００Å程度のＳｉＯ2 からなる絶
縁膜１７をＣＶＤ法等によって堆積した後、バイポーラ
トランジスタ形成領域Ｂにおけるベース形成領域Ｂ1 の
みを、例えばフォトリソグラフィ技術と反応性イオンエ
ッチング法等とを組み合わせて開口させる。
【００５９】その後、例えば２０００Å程度の多結晶シ
リコン膜をＳＯＩ基板１上にＣＶＤ法等によって堆積し
た後、その多結晶シリコン膜に、例えばｐ形不純物のホ
ウ素を、例えば１５ＫｅＶ程度の加速エネルギーで、例
えば表面濃度１×１０16cm-2程度、イオン注入法により
打ち込むことにより、ｐ形の低抵抗多結晶シリコンから
なる導体膜１８を形成する。
【００６０】次いで、その導体膜１８上に、例えば厚さ
２０００Å程度のＳｉＯ2 からなる絶縁膜１９をＣＶＤ
法等によって堆積した後、ベース形成領域Ｂ1 における
絶縁膜１９上のみを被覆するようなフォトレジストパタ
ーン８ｃをフォトリソグラフィ技術によって形成する。
【００６１】続いて、そのフォトレジストパターン８ｃ
をエッチングマスクとして、絶縁膜１９および導体膜１
８を反応性イオンエッチング法等のような異方性のドラ
イエッチング法によって加工する。これにより、図６に
示すように、導体膜パターン１８ａを形成する。
【００６２】この後、ＳＯＩ基板１上に、導体膜パター
ン１８ａの中央のみが露出するようなフォトレジストパ
ターン８ｄをフォトリソグラフィ技術によって形成す
る。
【００６３】その後、そのフォトレジストパターン８ｄ
をエッチングマスクとして、絶縁膜１９および導体膜パ
ターン１８ａを反応性イオンエッチング法等のような異
方性ドライエッチングによってパターニングする。
【００６４】これにより、図７に示すように、絶縁膜１
９および導体膜パターン１８ａの中央にエピタキシャル
層３Ｅが露出するような開口部２０を形成するととも
に、その導体膜パターン１８ａからなるベース電極１８
ａ1 を形成する。
【００６５】次いで、ＳＯＩ基板１に熱処理を施すこと
により、ベース電極１８ａ1 中のホウ素をエピタキシャ
ル層３Ｅ中に拡散させてｐ形の半導体領域からなる外部
ベース領域２１ｂ1 を形成する。
【００６６】続いて、例えばｐ形不純物のホウ素を開口
部２０から露出するエピタキシャル層３Ｅにイオン注入
法等によって低エネルギーで導入することにより、ｐ形
の半導体領域からなる真性ベース領域２１ｂ2 を形成す
る。
【００６７】その後、ＳＯＩ基板１上に、例えば厚さ２
０００Å程度のＳｉＯ2 からなる絶縁膜２２をＣＶＤ法
等によって堆積した後、その絶縁膜２２を反応性イオン
エッチング法等のような異方性のドライエッチング法に
よってエッチバックすることにより、図８に示すよう
に、ベース電極１８ａ1 および絶縁膜１９の側壁にサイ
ドウォール（側壁絶縁膜）２２ａを形成する。このサイ
ドウォール２２ａによって、エミッタ電極（図８には図
示せず）とベース電極１８ａ1 とが電気的に絶縁される
ようになっている。
【００６８】なお、図８およびこれ以降の途中工程では
バイポーラトランジスタを形成する際の説明なので、バ
イポーラトランジスタ形成領域Ｂの拡大図を用いて本実
施例１の半導体集積回路装置の製造方法を説明する。
【００６９】次いで、ＳＯＩ基板１に対して、例えば６
０℃の水洗処理を施すことにより、エミッタ形成領域上
に、例えばＳｉＯ2 からなる薄い絶縁膜２３を形成す
る。
【００７０】この薄い絶縁膜２３は、後述するエミッタ
電極形成用の非晶質シリコン膜を堆積する際に、開口部
２０底部のエピタキシャル層３Ｅ（真性ベース領域２１
ｂ2）の上面に固相エピタキシャル層が形成されてしま
うのを防止するための絶縁膜である。なお、この薄い絶
縁膜２３は後述するエミッタ電極からの不純物の拡散を
阻害する程厚くはない。
【００７１】即ち、薄い絶縁膜２３の厚さは、固相エピ
タキシャル層の成長を防止し、かつ、エミッタ抵抗の増
大を防止するために、例えば５〜８Å程度が好ましく、
本実施例１においては、例えば６Å程度に設定されてい
る。
【００７２】ここで、異なる洗浄方法によって形成され
た絶縁膜２２の厚さに対するｈFE特性のバラツキの差を
示す試作結果を図９に示す。黒丸はｈFEのバラツキのデ
ータを示し、×はエミッタ抵抗のデータを示している。
【００７３】この結果から、例えば厚さ５Å〜８Å程度
の酸化膜（薄い絶縁膜２３）が成長するような洗浄仕様
がバイポーラトランジスタのｈFE特性を安定化させる上
で最適な条件であることが判る。
【００７４】すなわち、薄い絶縁膜２３の厚さが、例え
ば５Å〜８Å程度であるならば、エミッタ抵抗を上昇さ
せることなく、かつ、多結晶シリコンの固相エピタキシ
ャル成長を気相・固相を問わずに防ぐことができるから
である。しかも、エミッタ抵抗が上昇しない程度の厚さ
なので、薄い絶縁膜２３をボールアップをさせる必要も
無く、熱処理の低温化を実現することが可能となってい
る。
【００７５】なお、特開平２−２１０８２０号公報に
は、シリコン分子線と酸素分子線とを同時にベース表面
上に照射し、例えば１０Å〜２０Åの酸化膜を形成する
ことで、エピタキシャル成長を抑制し特性を安定化さ
せ、同時にバイポーラトランジスタのｈFEを増加させる
方法が提案されている。しかし、その酸化膜の厚さで
は、図９に示したように、エミッタ抵抗の上昇を招くの
で実用的でないことが判る。
【００７６】続いて、ＳＯＩ基板１をＣＶＤ装置（図示
せず）の低圧チャンバー内に導入した後、例えばｎ形不
純物のリンをドーピングした非晶質シリコン膜をＣＶＤ
法等によって堆積する。この非晶質シリコン膜の厚さ
は、例えば２０００Å程度である。
【００７７】この際の原料ガスとしては、例えばシラン
（ＳｉＨ4)とホスフィン（ＰＨ3)との混合ガスを、例え
ば５４０℃程度の温度で気相反応を起こすことができ
る。また、ジシラン（Ｓｉ2 Ｈ6)とＰＨ3 との混合ガス
を用いた場合には、例えば５１０℃程度の温度で気相反
応を起こすことができる。
【００７８】その後、その非晶質シリコン膜を、フォト
リソグラフィ技術および反応性イオンエッチング法等の
ような異方性ドライエッチング法によりパターニングす
ることにより、図１０に示すように、エミッタ電極を２
４を形成する。
【００７９】次いで、図１１に示すように、例えば厚さ
１μｍ程度のＢＰＳＧ（Boro Phospho Silicate Glass)
からなる絶縁膜２５をＳＯＩ基板１上に堆積した後、Ｓ
ＯＩ基板１に対して、例えば７５０℃、１０分程度の炉
体アニール（低温熱処理）と、例えば９００℃、３０秒
程度のＲＴＡ処理（高温短時間熱処理）とを、例えば別
々の処理室内でＮ2 ガス等の雰囲気中において施す。
【００８０】ここで、先の炉体アニールにおいて、ｎ形
の非晶質シリコン膜中のｎ形不純物（リン）をエピタキ
シャル層３Ｅ側に拡散させ、真性ベース領域２１ｂ2 の
表面にエミッタ領域２６を形成する。このようにして、
バイポーラトランジスタ２７を形成する。このエミッタ
領域２６の面積、すなわち、上記した開口部２０の底面
積は、例えば0.３μｍ×1.０μｍ程度である。
【００８１】なお、上記したように、このアニール処理
に際して、上記薄い絶縁膜２３（エミッタ電極２４とエ
ピタキシャル層３Ｅとの間に介在された絶縁膜）は緻密
な膜ではないため、熱処理による不純物拡散を阻害する
事が無い。
【００８２】また、この際のアニール処理においては、
結晶粒の成長が引き起こされ、非晶質シリコン膜が多結
晶シリコン膜となる。この際の多結晶シリコン膜には、
平均して１μｍ程度の結晶粒が形成されている。これに
より、多結晶シリコン膜中のキャリアのモビリティーを
向上させることが可能となっている。この結果、本実施
例１においては界面酸化膜によるホールバリアの機能を
期待することなく、ｈFEを増加させることが可能となっ
ている。
【００８３】本発明者の検討によれば、この結晶粒径の
大きさは、低温でアニールした方が大きく成長すること
が見い出された。図１２は非晶質シリコン膜堆積直後の
アニール温度と結晶粒径の大きさとの相間曲線を示す図
である。低温の方が結晶粒径が大きく成長することが判
る。
【００８４】そして、本発明者は、このような観点から
低温アニール処理時におけるアニール温度について検討
した結果、製品の条件によっても多少異なるものの、例
えば６００℃〜７５０℃が最適であることが実験によっ
て判明した。
【００８５】これは、このアニール温度が６００℃より
も低いと、多結晶状態に変化しないことやアニール時間
がかかり過ぎることが実験によって判明したからであ
る。また、アニール温度が７５０℃よりも高いと、エピ
タキシャル層３Ｅに形成される半導体領域の浅い接合を
実現することができず、パンチスルー現象の問題が生じ
ることが判明したからである。
【００８６】また、多結晶シリコン膜の結晶粒径は、多
結晶状態で堆積した場合よりも非晶質状態で堆積した方
がアニール処理後、大粒径化する。
【００８７】図１３は、多結晶シリコンの成膜温度とエ
ミッタ電極２４の比抵抗の相関を示している。ＳｉＨ4
とＰＨ3 とを原料ガスとした場合には、成膜温度５００
℃〜６００℃の範囲であれば、非晶質状態でシリコンを
堆積でき、比抵抗を低下させることができることが判明
した。また、Ｓｉ2 Ｈ6 とＰＨ3 とを用いた場合にはよ
り比抵抗を低くでき、結晶粒径をより大粒径とすること
ができることが判明した。
【００８８】以上述べたようにエミッタ電極２４の結晶
粒径のバラツキがバイポーラトランジスタ２７のｈFE特
性に直接的に影響するため、その粒径制御が特性安定化
のために重要である。
【００８９】図１４はこの熱処理後のエミッタ電極２４
のシート抵抗とバイポーラトランジスタ２７のｈFEとの
相関を示している。この図から判るようにシート抵抗が
低いほどｈFEが増加しており、特に２０００Å程度の膜
厚においてはシート抵抗を少なくとも５０Ω/ □以下に
することが望ましいことが判る。これはエミッタ電極２
４のモビリティーが高い程、真性ベース領域２１ｂ2 か
らエミッタ領域２６に注入されたホールの拡散長が長く
なるためエミッタ領域２６中のホールの密度傾斜が緩や
かとなり、ホール拡散電流が減少するために生じるもの
である。
【００９０】以上のような工程によりエミッタ電極用の
非晶質シリコン膜をその後の熱処理で大粒径化させた時
の粒径バラツキが低減され、バイポーラトランジスタ２
７のｈFEを増加できるとともに、その特性変動を抑さえ
ることが可能となっている。
【００９１】ところで、前記したように低温アニールの
みではエピタキシャル層３Ｅに形成された半導体領域の
不純物の活性化率が低下し、電極とのコンタクト抵抗が
増大する問題が生じる。図１５はベース電極１８ａ1 に
用いられるｐ+ 形の多結晶シリコン膜の比抵抗の熱処理
依存性を示した図である。この図からも判るように、低
温アニール処理によるエミッタ領域２６の形成では、例
えばベース電極１８ａ1 の抵抗の増大をもたらすことが
判る。
【００９２】そこで、上記低温アニール処理の後、例え
ば９００℃程度の比較的高温の短時間アニール（ＲＴ
Ａ）を行なって不純物の活性化率を引き上げるのが最も
有利であることが判った。
【００９３】本発明者は、そのＲＴＡ処理におけるアニ
ール温度について検討した結果、製品によって異なるの
で一概には言えないが、例えば９００℃〜９５０℃が良
好であることが実験によって判明した。
【００９４】これは、そのアニール温度を９００℃より
低くすると、ベース電極１８ａ1 等の多結晶シリコン膜
の抵抗を充分に下げることができず動作速度の高速化を
阻害するからである。また、９５０℃より高くすると、
エミッタ領域２６やＭＯＳ・ＦＥＴの半導体領域１５ｐ
1 ，１５ｐ2 ，１５ｎ1 ，１５ｎ2 の浅接合ができなく
なりパンチスルー現象の問題等が生じるからである。
【００９５】ここで、アニール処理の時間をさらに短く
することが考えられるが、そのようにするとアニール装
置側での安定制御が難しくなる問題が生じる。一方、処
理時間が長すぎるとエミッタ電極２４やエミッタ領域２
６におけるリンの拡散による問題が生じる。
【００９６】このような観点から本発明者の検討した結
果によれば、そのアニール処理時間は、製品等によって
も異なるので一概には言えないが、例えばアニール装置
の制御安定性を確保できる程度の時間以上で、４０秒以
下に設定することが望ましいことが判明した。
【００９７】また、このＲＴＡ処理に際しては、同時
に、ＢＰＳＧ等からなる絶縁膜２５をリフローすること
により、図１６に示すように、その上面を平坦にする。
【００９８】続いて、このような熱処理工程の後に、絶
縁膜１７，１９，２５に接続孔２８をフォトリソグラフ
ィ技術とドライエッチング技術によって穿孔する。
【００９９】その後、ＳＯＩ基板１上に、例えばアルミ
ニウム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金からなる金属膜
をスパッタリング法等によって堆積した後、その金属膜
をフォトリソグラフィ技術とドライエッチング技術とに
よってパターニングすることにより電極２９を形成す
る。
【０１００】このように、本実施例１によれば、以下の
効果を得ることが可能となる。
【０１０１】(1).エミッタ電極用のリンドープの非晶質
シリコン膜を堆積した後、例えば６００℃〜７５０℃程
度の低温アニール処理を施すことにより、外部ベース領
域２１ｂ1 ，真性ベース領域２１ｂ2 およびソース・ド
レイン領域を形成する半導体領域１５ｐ1 ，１５ｐ2 ，
１５ｎ1 ，１５ｎ2 の浅接合を実現したまま、エミッタ
電極用の多結晶シリコン膜の結晶粒を大きくすることが
でき、その多結晶シリコン膜中のキャリアのモビリティ
ーを向上させることが可能となる。
【０１０２】(2).エミッタ電極用の多結晶シリコン膜の
形成に際して、非晶質ポリシリコン膜の状態で堆積した
ことにより、アニール処理後における結晶粒を大きくす
ることが可能となる。
【０１０３】(3).上記(1),(2) により、エミッタ電極２
４のキャリアのモビリティーを向上させることができる
ので、ｈFEを増加させることが可能となる。
【０１０４】(4).低温アニール処理後に、例えば９００
℃〜９５０℃程度のＲＴＡ処理を施すことにより、外部
ベース領域２１ｂ1 ，真性ベース領域２１ｂ2 およびソ
ース・ドレイン領域を形成する半導体領域１５ｐ1 ，１
５ｐ2 ，１５ｎ1 ，１５ｎ2 の浅接合を実現したまま、
それらの領域およびベース電極１８ａ1 等の不純物活性
化率を向上させることができるので、それら領域の抵
抗、それら領域と電極２９との接続抵抗およびベース電
極１８ａ1 等における抵抗を低下させることが可能とな
る。
【０１０５】(5).上記(1) 〜(4) により、半導体集積回
路装置の性能、信頼性および歩留りを向上させることが
可能となる。
【０１０６】(6).リンドープの非晶質シリコン膜を堆積
する工程に先立って、エミッタ領域形成領域の露出部上
に、例えば５Å〜８Å程度の厚さの薄い絶縁膜２３を形
成することにより、エミッタ電極２４の抵抗増大を招く
ことなく、固相エピタキシャル層の成長を抑えることが
可能となる。このため、その固相エピタキシャル層に起
因するエミッタ電極２４の粒径のバラツキを低減するこ
とができるので、バイポーラトランジスタ２７のｈFEの
安定性を向上させることが可能となる。したがって、半
導体集積回路装置の性能、再現性、信頼性および歩留り
を向上させることが可能となる。
【０１０７】（実施例２）図１７はドライエッチング高
周波（ＲＦ）パワーにおける電流増幅率（ｈFE）バラツ
キの状態を示すグラフ図、図１８はドライエッチングRF
パワーに対するフラットバンド電圧シフトの依存性を示
すグラフ図である。
【０１０８】本実施例２においては、エミッタ電極形成
用の非晶質シリコン膜を堆積する際に、図８に示した開
口部２０底部におけるエピタキシャル層３Ｅ（真性ベー
ス領域２１ｂ2)の上面に固相エピタキシャル層が成長す
るのを防止するための他の方法を説明する。
【０１０９】すなわち、本実施例２においては、図１０
に示すサイドウォール２２ａを形成するためのエッチバ
ック処理に際して、開口部２０底部のエピタキシャル層
３Ｅ（真性ベース領域２１ｂ2)の上部にダメージを入れ
る。
【０１１０】これにより、その部分の結晶性が乱される
ので、エミッタ電極形成用の非晶質シリコン膜を堆積す
る際に固相エピタキシャル層が成長するのを抑制するこ
とができる。このため、エミッタ電極２４の粒径のバラ
ツキを低減することができ、バイポーラトランジスタ２
７のｈFEの安定性を向上させることが可能となる。
【０１１１】この際のエッチング処理時におけるＲＦパ
ワーを、例えば８０Ｗ以上の条件とする。ここで、図１
７はサイドウォール２２ａ形成時におけるドライエッチ
条件によるｈFE特性バラツキの差を示したものである
が、イオン加速用の高周波（ＲＦ）パワーを大きくする
ことにより、ｈFE特性バラツキを低減できることが判
る。
【０１１２】本実施例２で着目するのは、特に、エミッ
タ面積が１以下の領域におけるｈFEのバラツキである。
本実施例２の目的は、その領域のｈFEバラツキを低減す
ることにある。エミッタ面積が１μｍ2 以下におけるｈ
FEのバラツキは、ＲＦパワーが８０Ｗの場合の方が少な
いことが判る。
【０１１３】ＲＦパワーはプラズマのイオンシースから
イオンを引き出し半導体基板面にまで到達させるための
電界を制御するためのパラメータであり、ＲＦパワーが
大きいほど、イオンは強く加速されて半導体基板面を叩
くことになる。この時に半導体基板面に導入されたダメ
ージは、エミッタ電極用の非結晶シリコン膜を堆積する
まで残留するため、熱処理によって多結晶化する工程で
の固相エピタキシャル成長を抑制でき、エミッタ電極２
４の結晶粒径のバラツキを低減することができる。
【０１１４】図１８には、ＲＦパワーに対するフラット
バンド電圧シフトΔＶFBの依存性が示されている。ＲＦ
パワーの増加と供に半導体基板のエネルギーバンドの曲
がりを示すΔＶFBは大きくなっており、半導体基板面に
より多くのダメージが入っていることがわかる。ＲＦパ
ワーが、例えば８０Ｗのライフタイム回復率は８０％に
相当する。
【０１１５】すなわち、サイドウォール２２ａを形成す
る際に、例えば1.５Ｖ以上のフラットバンド電圧シフト
を与えるパワー８０Ｗ以上で加工することにより、界面
酸化膜（薄い絶縁膜２３）に起因するエミッタ抵抗の増
加といった副作用をもたらすことなく、界面酸化膜の厚
膜化と同等以上の特性安定化を図ることが可能となる。
ただし、本実施例２のような方法は、前記実施例１の薄
い絶縁膜２３（図１０参照）を形成する方法と併用して
も効果が得られるし、単独で用いても効果が得られる。
【０１１６】このように、本実施例２によれば、前記実
施例(1) 〜(5) で得られた効果の他に、以下の効果を得
ること可能となる。
【０１１７】(1).エミッタ領域の形成領域にダメージを
与えその部分の結晶性を乱すことにより、エミッタ電極
形成用のリンドープ非晶質シリコン膜を多結晶化する際
に、固相エピタキシャル層が成長するのを抑制すること
ができるので、エミッタ電極２４の粒径のバラツキを低
減することができ、バイポーラトランジスタ２７のｈFE
の安定性を向上させることが可能となる。したがって、
半導体集積回路装置の性能、再現性、信頼性および歩留
りを向上させることが可能となる。
【０１１８】(2).エミッタ電極２４とエピタキシャル層
３Ｅとの間に界面酸化膜（薄い絶縁膜２３に相当）を設
けないでも固相エピタキシャル層の成長を抑制できるの
で、その界面酸化膜を設けた場合に生じるエミッタ抵抗
の増加といった副作用をもたらすことなく、界面酸化膜
の膜厚を厚くしたのと同等以上のｈFE特性の安定化を図
ることが可能となる。
【０１１９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
１，２に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
【０１２０】例えば前記実施例１，２においては、半導
体基板をＳＯＩ基板とした場合について説明したが、こ
れに限定されるものではなく、Ｓｉ単体の半導体基板を
用いても良い。この場合は、リーチアップアイソレーシ
ョン法により素子間分離を行うため、不純物をイオン注
入する領域を調整する必要がある。
【０１２１】また、前記実施例１，２においては、Ｂｉ
ＣＭＯＳ回路を有する半導体集積回路装置の製造方法に
本発明を適用した場合について説明したが、これに限定
されるものではなく種々適用可能であり、例えば前記実
施例１，２で説明した構造のバイポーラトランジタのみ
を有する半導体集積回路装置の製造方法に適用すること
も可能である。
【０１２２】また、図１９に示すような通常の縦形ｎｐ
ｎのバイポーラトランジスタ２７ａとＭＯＳ・ＦＥＴと
を同一半導体基板に設けてなる半導体集積回路装置の製
造方法にも本発明を適用できる。図１９においては、エ
ミッタ電極２４は、リンドープの多結晶シリコンからな
り、前記実施例１，２と同様にして形成されている。エ
ミッタ領域２６は、ベース領域２１内に形成されてい
る。ベース領域２１は、電極２９と電気的に接続されて
いる。なお、ここでは、ｐ形Ｓｉ単結晶単体からなる半
導体基板１Ａを用いた場合を示している。
【０１２３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＢｉＣ
ＭＯＳ構成のＳＲＡＭを有する半導体集積回路装置の製
造方法に適用した場合について説明したが、これに限定
されず種々適用可能であり、例えばＤＲＡＭ（Dynamic
RAM)を有する半導体集積回路装置の製造方法等のような
他の半導体集積回路装置の製造方法に適用することも可
能である。
【０１２４】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０１２５】(1).本発明の半導体集積回路装置の製造方
法によれば、バイポーラトランジスタのベース領域およ
びＭＩＳトランジスタのソース・ドレイン領域の浅接合
を実現したまま、バイポーラトランジスタのｈFEを増大
させ、しかもベース領域およびソース・ドレイン領域の
抵抗値を低下させることが可能となる。したがって、半
導体集積回路装置の性能、信頼性および歩留りを向上さ
せることが可能となる。
【０１２６】(2).本発明の半導体集積回路装置の製造方
法によれば、リンドープの非晶質シリコン膜を堆積する
工程に先立って、エミッタ領域の形成領域の露出部上
に、所定の膜厚の薄い絶縁膜を形成することにより、エ
ミッタ電極の抵抗増大を招くことなく、固相エピタキシ
ャル層の成長を抑えることが可能となる。このため、固
相エピタキシャル層に起因するエミッタ電極の粒径のバ
ラツキを低減することができるので、バイポーラトラン
ジスタのｈFEの安定性を向上させることが可能となる。
したがって、半導体集積回路装置の性能、再現性、信頼
性および歩留りを向上させることが可能となる。
【０１２７】(3).本発明の半導体集積回路装置の製造方
法によれば、エミッタ領域の形成領域にダメージを与え
その部分の結晶性を乱すことにより、エミッタ電極形成
用の非晶質シリコン膜を多結晶化する際に、固相エピタ
キシャル層が成長するのを抑制することができるので、
エミッタ電極の粒径のバラツキを低減することができ、
バイポーラトランジスタのｈFEの安定性を向上させるこ
とが可能となる。したがって、半導体集積回路装置の性
能、再現性、信頼性および歩留りを向上させることが可
能となる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体集積回路装置の
製造工程中における半導体基板の要部断面図である。
【図２】本発明の一実施例である半導体集積回路装置の
図１に続く製造工程中における半導体基板の要部断面図
である。
【図３】本発明の一実施例である半導体集積回路装置の
図２に続く製造工程中における半導体基板の要部断面図
である。
【図４】本発明の一実施例である半導体集積回路装置の
図３に続く製造工程中における半導体基板の要部断面図
である。
【図５】本発明の一実施例である半導体集積回路装置の
図４に続く製造工程中における半導体基板の要部断面図
である。
【図６】本発明の一実施例である半導体集積回路装置の
図５に続く製造工程中における半導体基板の要部断面図
である。
【図７】本発明の一実施例である半導体集積回路装置の
図６に続く製造工程中における半導体基板の要部断面図
である。
【図８】本発明の一実施例である半導体集積回路装置の
図７に続く製造工程中における半導体基板の要部断面図
である。
【図９】エミッタ電極と半導体基板との界面に形成され
た薄い絶縁膜の厚さとｈFEおよびエミッタ抵抗との関係
を示すグラフ図である。
【図１０】本発明の一実施例である半導体集積回路装置
の図８に続く製造工程中における半導体基板の要部断面
図である。
【図１１】本発明の一実施例である半導体集積回路装置
の図１０に続く製造工程中における半導体基板の要部断
面図である。
【図１２】リンドープ多結晶シリコンにおける結晶粒径
のアニール温度依存性を示すグラフ図である。
【図１３】多結晶シリコンの成膜温度とエミッタ電極の
比抵抗との相関を示すグラフ図である。
【図１４】電流増幅率（ｈFE）とエミッタ電極のシート
抵抗との相関を示すグラフ図である。
【図１５】ベース電極用多結晶シリコンにおける比抵抗
のアニール温度依存性を示すグラフ図である。
【図１６】本発明の一実施例である半導体集積回路装置
の図１１に続く製造工程中における半導体基板の要部断
面図である。
【図１７】ドライエッチング高周波（ＲＦ）パワーにお
ける電流増幅率（ｈFE）バラツキの状態を示すグラフ図
である。
【図１８】ドライエッチングRFパワーに対するフラット
バンド電圧シフトの依存性を示すグラフ図である。
【図１９】本発明の他の実施例である半導体集積回路装
置の要部断面図である。
【符号の説明】
１ ＳＯＩ基板（半導体基板） １Ａ 半導体基板 １ａ 支持基板 １ｂ 絶縁層 １ｃ 半導体層 ２Ｐ，２Ｎ 埋め込み半導体層 ３Ｅ エピタキシャル層 ４ 絶縁膜 ５ フィールド絶縁膜 ６ 絶縁膜 ７ 絶縁膜 ８ａ〜８ｄ フォトレジストパターン ９ａ，９ｂ 溝 １０ 絶縁膜 １１ｎ，１１ｐ ウエル層 １２ コレクタ引出し領域 １３ｐ，１３ｎ ゲート絶縁膜 １３ 絶縁膜 １４ｐ，１４ｎ ゲート電極 １５ｐ1 ，１５ｐ2 ，１５ｎ1 ，１５ｎ2 半導体領域 １６ｐ ｐチャネルＭＯＳ・ＦＥＴ １６ｎ ｎチャネルＭＯＳ・ＦＥＴ １７ 絶縁膜 １８ 導体膜 １８ａ 導体膜パターン １８ａ1 ベース電極 １９ 絶縁膜 ２０ 開口部 ２１ ベース領域 ２１ｂ1 外部ベース領域 ２１ｂ2 真性ベース領域 ２２ 絶縁膜 ２２ａ サイドウォール（側壁絶縁膜） ２３ 薄い絶縁膜 ２４ エミッタ電極 ２５ 絶縁膜 ２６ エミッタ領域 ２７ バイポーラトランジスタ ２７ａ バイポーラトランジスタ ２８ 接続孔 ２９ 電極 Ｐ ｐチャネルＭＯＳ・ＦＥＴ形成領域 Ｎ ｎチャネルＭＯＳ・ＦＥＴ形成領域 Ｂ バイポーラトランジスタ形成領域 Ｂ1 ベース形成領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06 21/8249 Ｈ０１Ｌ 27/06 ３２１ Ｂ (72)発明者 山本 智志 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 玉置 洋一 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 芝 健夫 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 内野 俊 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上にバイポーラトランジスタ
    と、ＭＩＳトランジスタとを備え、前記バイポーラトラ
    ンジスタは、前記半導体基板の主面に形成された第１導
    電型のベース領域と、前記ベース領域に電気的に接続さ
    れた第１導電型の多結晶シリコンからなるベース電極
    と、前記ベース領域の表面に形成され、前記第１導電型
    と反対の第２導電型のエミッタ領域と、前記エミッタ領
    域に電気的に接続されたリンドープの多結晶シリコンか
    らなるエミッタ電極とを有する半導体集積回路装置の製
    造方法であって、以下の工程を有することを特徴とする
    半導体集積回路装置の製造方法。 （ａ）前記ベース領域の表面に絶縁膜を形成し、その絶
    縁膜に接続孔を形成することにより、前記エミッタ領域
    の形成領域を露出させる工程。 （ｂ）前記ベース領域の表面を含む、前記半導体基板上
    にリンを含む非晶質シリコン膜を形成する工程。 （ｃ）前記半導体基板に対して、前記非晶質シリコン膜
    が多結晶シリコン膜に変わる範囲で、かつ、前記ベース
    領域および前記ＭＩＳトランジスタのソース・ドレイン
    領域の接合深さが所望する値を越えない範囲の低温熱処
    理を施すことにより、前記非晶質シリコン膜中のリンを
    前記半導体基板のベース領域内に拡散させて前記ベース
    領域の表面にエミッタ領域を形成する工程。 （ｄ）前記半導体基板に対して、前記ベース領域および
    前記ＭＩＳトランジスタのソース・ドレイン領域の接続
    抵抗値が所望する値となる範囲で、かつ、前記ベース領
    域および前記ＭＩＳトランジスタのソース・ドレイン領
    域の接合深さが所望する値を越えない範囲の高温短時間
    熱処理を施す工程。
  2. 【請求項２】 半導体基板上にバイポーラトランジスタ
    と、ＭＩＳトランジスタとを備え、前記バイポーラトラ
    ンジスタは、前記半導体基板の主面に形成されたエミッ
    タ領域と、前記エミッタ領域に電気的に接続されたリン
    を含む多結晶シリコンからなるエミッタ電極とを有する
    半導体集積回路装置の製造方法であって、以下の工程を
    有することを特徴とする半導体集積回路装置の製造方
    法。 （ａ）前記半導体基板上にリンを含む非晶質シリコン膜
    を形成する工程。 （ｂ）前記半導体基板に対して、前記非晶質シリコン膜
    が多結晶シリコン膜に変わる範囲で、かつ、前記ＭＩＳ
    トランジスタのソース・ドレイン領域の接合深さが所望
    する値を越えない範囲の低温熱処理を施すことにより、
    前記非晶質シリコン膜のリンを前記半導体基板の主面に
    拡散させてエミッタ領域を形成する工程。 （ｃ）前記半導体基板に対して、前記ＭＩＳトランジス
    タのソース・ドレイン領域の接続抵抗値が所望する値と
    なる範囲で、かつ、前記ベース領域および前記ＭＩＳト
    ランジスタのソース・ドレイン領域の接合深さが所望す
    る値を越えない範囲の高温短時間熱処理を施す工程。
  3. 【請求項３】 半導体基板の主面に形成された第１導電
    型のベース領域と、前記ベース領域の外周に電気的に接
    続された第１導電形の多結晶シリコンからなるベース電
    極と、前記ベース領域の表面に形成されたエミッタ領域
    と、前記ベース電極の側壁に形成された側壁絶縁膜によ
    ってその周囲を規定された前記エミッタ領域に電気的に
    接続されたリンを含む多結晶シリコンからなるエミッタ
    電極とを有するバイポーラトランジスタを備えてなる半
    導体集積回路装置の製造方法であって、以下の工程を有
    することを特徴とする半導体集積回路装置の製造方法。 （ａ）前記ベース領域および前記ベース電極上を含む前
    記半導体基板上に絶縁膜を形成した後、前記絶縁膜をエ
    ッチバックすることにより前記側壁絶縁膜を形成し、前
    記側壁絶縁膜により周囲を規定されたベース領域の表面
    を露出させる工程。 （ｂ）露出させた前記ベース領域の表面を含む前記半導
    体基板上にリンを含む非晶質シリコン膜を形成する工
    程。 （ｃ）前記半導体基板に対して、前記非晶質シリコン膜
    が多結晶シリコン膜に変わる範囲で、かつ、前記ベース
    領域の接合深さが所望する値を越えない範囲の低温熱処
    理を施すことにより、前記非晶質シリコン膜中のリンを
    前記半導体基板のベース領域内に拡散させて前記ベース
    領域の表面にエミッタ領域を形成する工程。 （ｄ）前記半導体基板に対して、前記ベース領域の接続
    抵抗値が所望する値となる範囲で、かつ、前記ベース領
    域の接合深さが所望する値を越えない範囲の高温短時間
    熱処理を施す工程。
  4. 【請求項４】 請求項１、２または３記載の半導体集積
    回路装置の製造方法において、前記リンを含む非晶質シ
    リコン膜を堆積する工程に先立って、前記ベース領域の
    露出領域上において、前記非晶質シリコン膜が固相エピ
    タキシャル成長するのを抑制し、かつ、前記エミッタ電
    極との接続抵抗が所望する範囲を越えない厚さの薄い絶
    縁膜を形成する工程を有することを特徴とする半導体集
    積回路装置の製造方法。
  5. 【請求項５】 請求項４記載の半導体集積回路装置の製
    造方法において、前記薄い絶縁膜の厚さが５〜８Åであ
    ることを特徴とする半導体集積回路装置の製造方法。
  6. 【請求項６】 請求項１〜５のいずれか一項に記載の半
    導体集積回路装置の製造方法において、前記ベース領域
    を露出させる工程に際して、ドライエッチング法を用い
    ることにより、前記エミッタ領域の形成領域にダメージ
    を与える工程を有することを特徴とする半導体集積回路
    装置の製造方法。
  7. 【請求項７】 請求項３〜６のいずれか一項に記載の半
    導体集積回路装置の製造方法において、前記ベース領域
    を露出させる工程に際して、前記側壁絶縁膜を形成する
    と同時に、前記ベース領域の表面にダメージを与える工
    程を有することを特徴とする半導体集積回路装置の製造
    方法。
  8. 【請求項８】 請求項６または７記載の半導体集積回路
    装置の製造方法において、前記ベース領域を露出させる
    工程に際して、前記ベース領域におけるフラットバンド
    電位シフトが、1.５Ｖ以上になるようなダメージを与え
    る工程を有することを特徴とする半導体集積回路装置の
    製造方法。
  9. 【請求項９】 請求項１〜８のいずれか一項に記載の半
    導体集積回路装置の製造方法において、前記低温熱処理
    工程時における処理温度が７５０℃以下であることを特
    徴とする半導体集積回路装置の製造方法。
  10. 【請求項１０】 請求項１〜８のいずれか一項に記載の
    半導体集積回路装置の製造方法において、前記低温熱処
    理工程時における処理温度が６００℃以上、７５０℃以
    下であることを特徴とする半導体集積回路装置の製造方
    法。
  11. 【請求項１１】 請求項１〜８のいずれか一項に記載の
    半導体集積回路装置の製造方法において、前記高温短時
    間熱処理工程時における処理温度が９００℃以上、９５
    ０℃以下であることを特徴とする半導体集積回路装置の
    製造方法。
  12. 【請求項１２】 請求項１〜８のいずれか一項に記載の
    半導体集積回路装置の製造方法において、前記高温短時
    間熱処理工程時における処理時間が４０秒以下であるこ
    とを特徴とする半導体集積回路装置の製造方法。
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