JP3006825B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JP3006825B2 JP3006825B2 JP7095859A JP9585995A JP3006825B2 JP 3006825 B2 JP3006825 B2 JP 3006825B2 JP 7095859 A JP7095859 A JP 7095859A JP 9585995 A JP9585995 A JP 9585995A JP 3006825 B2 JP3006825 B2 JP 3006825B2
- Authority
- JP
- Japan
- Prior art keywords
- forming
- region
- type
- electrode
- type region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/009—Bi-MOS
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置の製
造方法に関し、特にバイポーラトランジスタとＭＯＳト
ランジスタとが同一半導体基板上に形成された、ＢｉＭ
ＯＳあるいはＢｉＣＭＯＳと称される半導体集積回路装
置の製造方法に関するものである。
造方法に関し、特にバイポーラトランジスタとＭＯＳト
ランジスタとが同一半導体基板上に形成された、ＢｉＭ
ＯＳあるいはＢｉＣＭＯＳと称される半導体集積回路装
置の製造方法に関するものである。
【０００２】
【従来の技術】ＭＯＳトランジスタの微細化を進める上
で問題となる現象の一つにホット・キャリア効果と呼ば
れるものがある。これは、チャネル長が短縮された際に
ドレイン付近の電界強度が高くなることによって起こさ
れる。すなわち、高電界によって高速化された電子がＳ
ｉの結晶に衝突して、電子−正孔対を発生させ、これに
より生成された電子がゲート酸化膜中に捕獲されること
によりその膜質を劣化させる。このホット・キャリア効
果を抑制するには、ドレイン端に低不純物濃度領域を設
ける、いわゆるＬＤＤ（Lightly Doped Drain ）構造と
することが有効であることが知られ、現在広く用いられ
ている。
で問題となる現象の一つにホット・キャリア効果と呼ば
れるものがある。これは、チャネル長が短縮された際に
ドレイン付近の電界強度が高くなることによって起こさ
れる。すなわち、高電界によって高速化された電子がＳ
ｉの結晶に衝突して、電子−正孔対を発生させ、これに
より生成された電子がゲート酸化膜中に捕獲されること
によりその膜質を劣化させる。このホット・キャリア効
果を抑制するには、ドレイン端に低不純物濃度領域を設
ける、いわゆるＬＤＤ（Lightly Doped Drain ）構造と
することが有効であることが知られ、現在広く用いられ
ている。
【０００３】一方で、ＭＯＳ型半導体集積回路装置に対
する高速化・高性能化の要求を満たすために、ＭＯＳト
ランジスタとバイポーラトランジスタを混載するＢｉＭ
ＯＳやＢｉＣＭＯＳ技術が採用されるようになってきて
いる。ＢｉＭＯＳ技術を用いることにより、ＭＯＳ型集
積回路の高集積化とバイポーラトランジスタの高速動作
を同時に得ることができ、またＢｉＣＭＯＳを採用すれ
ば、ＣＭＯＳ回路の低消費電流とバイポーラ素子の高速
性を同時に満たす半導体集積回路装置を実現できる。
する高速化・高性能化の要求を満たすために、ＭＯＳト
ランジスタとバイポーラトランジスタを混載するＢｉＭ
ＯＳやＢｉＣＭＯＳ技術が採用されるようになってきて
いる。ＢｉＭＯＳ技術を用いることにより、ＭＯＳ型集
積回路の高集積化とバイポーラトランジスタの高速動作
を同時に得ることができ、またＢｉＣＭＯＳを採用すれ
ば、ＣＭＯＳ回路の低消費電流とバイポーラ素子の高速
性を同時に満たす半導体集積回路装置を実現できる。
【０００４】ＬＤＤ構造を持つＭＯＳトランジスタとバ
イポーラトランジスタとを同一半導体基板に形成する従
来技術として、例えば特開平２−２３７１４６号公報に
記された製造方法がある。この製造方法について図１１
〜図１３を参照して以下に説明する。図１１は、ＢｉＣ
ＭＯＳ半導体装置の形成過程において、ＭＯＳトランジ
スタのゲート電極を形成する直前の状態が示されてい
る。ここで、領域ＡにはｎＭＯＳトランジスタが、領域
ＢにはｐＭＯＳトランジスタが、領域Ｃにはバイポーラ
トランジスタが、それぞれ形成される。また、領域Ｄ
は、ｐＭＯＳトランジスタとバイポーラトランジスタの
素子分離を行う領域である。
イポーラトランジスタとを同一半導体基板に形成する従
来技術として、例えば特開平２−２３７１４６号公報に
記された製造方法がある。この製造方法について図１１
〜図１３を参照して以下に説明する。図１１は、ＢｉＣ
ＭＯＳ半導体装置の形成過程において、ＭＯＳトランジ
スタのゲート電極を形成する直前の状態が示されてい
る。ここで、領域ＡにはｎＭＯＳトランジスタが、領域
ＢにはｐＭＯＳトランジスタが、領域Ｃにはバイポーラ
トランジスタが、それぞれ形成される。また、領域Ｄ
は、ｐＭＯＳトランジスタとバイポーラトランジスタの
素子分離を行う領域である。
【０００５】まず、ｐ型シリコン基板３０１の、領域
Ｂ、Ｃにヒ素を、領域Ａ、Ｄにボロンをイオン注入し、
ｎ型埋め込み層３０２、ｐ型埋め込み層３０３を形成す
る。次に、全面にわたってｎ型エピタキシャル層３０４
を成長させる。このｎ型エピタキシャル層３０４におい
て、領域ＡおよびＤでは、ボロンなどのイオン注入によ
りｐ型ウェル３０５を、領域Ｂではリンなどのイオン注
入によりｎ型ウェル３０６を形成する。また、ウェハ表
面にはフィールド酸化膜３０７を形成し、ＶT 制御用の
イオン注入、バイポーラの真性ベース領域３０９を形成
するためのイオン注入を行った後に、ゲート酸化膜３１
０を形成する。
Ｂ、Ｃにヒ素を、領域Ａ、Ｄにボロンをイオン注入し、
ｎ型埋め込み層３０２、ｐ型埋め込み層３０３を形成す
る。次に、全面にわたってｎ型エピタキシャル層３０４
を成長させる。このｎ型エピタキシャル層３０４におい
て、領域ＡおよびＤでは、ボロンなどのイオン注入によ
りｐ型ウェル３０５を、領域Ｂではリンなどのイオン注
入によりｎ型ウェル３０６を形成する。また、ウェハ表
面にはフィールド酸化膜３０７を形成し、ＶT 制御用の
イオン注入、バイポーラの真性ベース領域３０９を形成
するためのイオン注入を行った後に、ゲート酸化膜３１
０を形成する。
【０００６】次に、図１２に示すように、ゲート電極用
材料であるポリシリコンを堆積した後、ゲート電極形成
の為のフォトエッチングを行い、領域ＡおよびＢにゲー
ト電極３１２ａ、３１２ｂを形成するが、この時領域Ｃ
においても真性ベース領域３０９上にポリシリコン膜３
１２ｃを残しておく。次に、領域Ａにリンを低濃度でイ
オン注入してＬＤＤｎ- 領域３１４を、領域Ｂにボロン
を低濃度でイオン注入してＬＤＤｐ- 領域３１５を、そ
れぞれ形成する。次に、酸化シリコン膜を成膜し、これ
を異方性エッチングすることにより、サイドウォール層
３１６を形成する。
材料であるポリシリコンを堆積した後、ゲート電極形成
の為のフォトエッチングを行い、領域ＡおよびＢにゲー
ト電極３１２ａ、３１２ｂを形成するが、この時領域Ｃ
においても真性ベース領域３０９上にポリシリコン膜３
１２ｃを残しておく。次に、領域Ａにリンを低濃度でイ
オン注入してＬＤＤｎ- 領域３１４を、領域Ｂにボロン
を低濃度でイオン注入してＬＤＤｐ- 領域３１５を、そ
れぞれ形成する。次に、酸化シリコン膜を成膜し、これ
を異方性エッチングすることにより、サイドウォール層
３１６を形成する。
【０００７】さらに、領域Ｃにおいて真性ベース領域３
０９上に残されていたゲート酸化膜３１０とポリシリコ
ン膜３１２ｃを選択的に取り除く。次に、フォトレジス
トを用いてマスクを形成し、領域Ａおよび領域Ｃにヒ素
をイオン注入して、ｎＭＯＳトランジスタのｎ+ 型ソー
ス・ドレイン領域３１９、エミッタ拡散層３１３を形成
する。同様に、フォトレジストマスクを形成した後、領
域ＢおよびＣにフッ化ボロンをイオン注入してｐＭＯＳ
トランジスタのｐ+ 型ソース・ドレイン領域３１７、バ
イポーラトランジスタのグラフトベース領域３１８を形
成する。最後に、層間絶縁膜３２０を形成し平坦化して
から、コンタクトホールを開孔し、Ａｌなどにより電極
配線３２１を形成すれば、図１３の最終断面構造を持つ
ＢｉＣＭＯＳ半導体装置を製造することができる。
０９上に残されていたゲート酸化膜３１０とポリシリコ
ン膜３１２ｃを選択的に取り除く。次に、フォトレジス
トを用いてマスクを形成し、領域Ａおよび領域Ｃにヒ素
をイオン注入して、ｎＭＯＳトランジスタのｎ+ 型ソー
ス・ドレイン領域３１９、エミッタ拡散層３１３を形成
する。同様に、フォトレジストマスクを形成した後、領
域ＢおよびＣにフッ化ボロンをイオン注入してｐＭＯＳ
トランジスタのｐ+ 型ソース・ドレイン領域３１７、バ
イポーラトランジスタのグラフトベース領域３１８を形
成する。最後に、層間絶縁膜３２０を形成し平坦化して
から、コンタクトホールを開孔し、Ａｌなどにより電極
配線３２１を形成すれば、図１３の最終断面構造を持つ
ＢｉＣＭＯＳ半導体装置を製造することができる。
【０００８】上記製造方法によれば、バイポーラトラン
ジスタの領域Ｃは、サイドウォールスペーサ形成時の異
方性エッチングの際、ゲート酸化膜３１０とポリシリコ
ン膜３１２ｃで覆われている。よって、将来的にエミッ
タ・ベース接合が形成される領域を異方性エッチングに
よるダメージから保護することができる。一般に、バイ
ポーラトランジスタのエミッタ・ベース接合がダメージ
をうけた場合、損傷により生じる再結合中心が、バイポ
ーラトランジスタの順方向動作時に再結合電流を増加さ
せ、エミッタの注入効率を低下させ、低電流領域の電流
増幅率（ｈFE）を低下させるので、この公知例によれ
ば、特性の優れたバイポーラトランジスタを得ることが
できる。
ジスタの領域Ｃは、サイドウォールスペーサ形成時の異
方性エッチングの際、ゲート酸化膜３１０とポリシリコ
ン膜３１２ｃで覆われている。よって、将来的にエミッ
タ・ベース接合が形成される領域を異方性エッチングに
よるダメージから保護することができる。一般に、バイ
ポーラトランジスタのエミッタ・ベース接合がダメージ
をうけた場合、損傷により生じる再結合中心が、バイポ
ーラトランジスタの順方向動作時に再結合電流を増加さ
せ、エミッタの注入効率を低下させ、低電流領域の電流
増幅率（ｈFE）を低下させるので、この公知例によれ
ば、特性の優れたバイポーラトランジスタを得ることが
できる。
【０００９】また、他の従来例として、ポリシリコン電
極を用いて、グラフトベースとエミッタ拡散層を形成す
る手法がある。次に、図１４〜図１６の工程順断面図を
参照してこの従来例について説明する。なお、図１４〜
図１６において、図１１〜図１３の部分と共通する部分
については、下２桁が共通する参照番号が付せられてい
るので、重複する説明は適宜省略する。まず、図１４に
示すように、ベース領域にボロンをイオン注入して真性
ベース領域４０９を形成した後、後工程でエミッタ拡散
層が形成される部分の上方を酸化シリコン膜４２７で予
め覆っておき、ベース電極形成用のポリシリコンを成長
させ、フッ化ボロンのイオン注入により、グラフトベー
ス領域４１８を形成する。その後、ポリシリコン膜をパ
ターニングしてベース電極４２８を形成し、その上に層
間絶縁膜４２９を成長させる。
極を用いて、グラフトベースとエミッタ拡散層を形成す
る手法がある。次に、図１４〜図１６の工程順断面図を
参照してこの従来例について説明する。なお、図１４〜
図１６において、図１１〜図１３の部分と共通する部分
については、下２桁が共通する参照番号が付せられてい
るので、重複する説明は適宜省略する。まず、図１４に
示すように、ベース領域にボロンをイオン注入して真性
ベース領域４０９を形成した後、後工程でエミッタ拡散
層が形成される部分の上方を酸化シリコン膜４２７で予
め覆っておき、ベース電極形成用のポリシリコンを成長
させ、フッ化ボロンのイオン注入により、グラフトベー
ス領域４１８を形成する。その後、ポリシリコン膜をパ
ターニングしてベース電極４２８を形成し、その上に層
間絶縁膜４２９を成長させる。
【００１０】次に、図１５に示すように、領域Ａおよび
Ｂの層間絶縁膜を基板表面まで、選択的にエッチングし
た後、ゲート酸化膜４１０およびゲート電極用ポリシリ
コンを成長させ、ポリシリコン膜をパターニングしてゲ
ート電極４１２ａ、４１２ｂを形成する。さらに、第１
の従来例の場合と同様に、領域Ａにリンを低濃度でイオ
ン注入してＬＤＤｎ- 領域４１４を、領域Ｂにボロンを
低濃度でイオン注入してＬＤＤｐ- 領域４１５をそれぞ
れ作成する。
Ｂの層間絶縁膜を基板表面まで、選択的にエッチングし
た後、ゲート酸化膜４１０およびゲート電極用ポリシリ
コンを成長させ、ポリシリコン膜をパターニングしてゲ
ート電極４１２ａ、４１２ｂを形成する。さらに、第１
の従来例の場合と同様に、領域Ａにリンを低濃度でイオ
ン注入してＬＤＤｎ- 領域４１４を、領域Ｂにボロンを
低濃度でイオン注入してＬＤＤｐ- 領域４１５をそれぞ
れ作成する。
【００１１】続いて、ＭＯＳトランジスタのサイドウォ
ールスペーサを形成するための酸化膜を成長させた後、
異方性エッチングを行うことにより、サイドウォール層
４１６を作り、Ａ領域およびＢ領域にそれぞれ選択的に
イオン注入を行って、Ａ領域にｎ+ 型ソース・ドレイン
領域４１９をＢ領域にｐ+ 型ソース・ドレイン領域４１
７を形成する。
ールスペーサを形成するための酸化膜を成長させた後、
異方性エッチングを行うことにより、サイドウォール層
４１６を作り、Ａ領域およびＢ領域にそれぞれ選択的に
イオン注入を行って、Ａ領域にｎ+ 型ソース・ドレイン
領域４１９をＢ領域にｐ+ 型ソース・ドレイン領域４１
７を形成する。
【００１２】次に、図１６に示すように、層間絶縁膜４
２２を成長させた後、層間絶縁膜４２２およびベース電
極４２８等を選択的にエッチングしてエミッタ開口を形
成する。続いて、周知のセルフアラインコンタクト形成
技術により、エミッタ領域を形成する。すなわち、エミ
ッタ開口形成後、例えば酸化シリコン膜を形成し、異方
性エッチングによりエミッタ開口内に側壁酸化膜４２５
を形成する。そして、エミッタ電極用のポリシリコンを
成長させ、ヒ素などのイオン注入によりエミッタ拡散層
４１３を形成した後、このポリシリコンをパターニング
してエミッタ電極４２６を形成する。最後に、層間絶縁
膜４２０を成長させ熱処理により平坦化してから、必要
なコンタクトホールを開孔し、Ａｌなどにより電極配線
４２１を形成すれば、図１６の最終断面構造を持つＢｉ
ＣＭＯＳ半導体装置を製造することができる。
２２を成長させた後、層間絶縁膜４２２およびベース電
極４２８等を選択的にエッチングしてエミッタ開口を形
成する。続いて、周知のセルフアラインコンタクト形成
技術により、エミッタ領域を形成する。すなわち、エミ
ッタ開口形成後、例えば酸化シリコン膜を形成し、異方
性エッチングによりエミッタ開口内に側壁酸化膜４２５
を形成する。そして、エミッタ電極用のポリシリコンを
成長させ、ヒ素などのイオン注入によりエミッタ拡散層
４１３を形成した後、このポリシリコンをパターニング
してエミッタ電極４２６を形成する。最後に、層間絶縁
膜４２０を成長させ熱処理により平坦化してから、必要
なコンタクトホールを開孔し、Ａｌなどにより電極配線
４２１を形成すれば、図１６の最終断面構造を持つＢｉ
ＣＭＯＳ半導体装置を製造することができる。
【００１３】この第２の従来例では、第１の従来例と比
較して、エミッタ領域の形成をエミッタ電極形成用のポ
リシリコンを介して行っているため、エミッタ・ベース
接合を表面付近に浅く形成でき、より性能のよいバイポ
ーラトランジスタを形成することができる。
較して、エミッタ領域の形成をエミッタ電極形成用のポ
リシリコンを介して行っているため、エミッタ・ベース
接合を表面付近に浅く形成でき、より性能のよいバイポ
ーラトランジスタを形成することができる。
【００１４】
【発明が解決しようとする課題】しかし、前述の第１の
従来例においては、バイポーラトランジスタを形成する
前に、真性ベース領域上を覆っていたポリシリコン膜
を、フォトレジストマスクを形成した後にエッチングに
より除去しなければならないため、製造方法が複雑にな
り、製造コストが増えるという欠点を有していた。ま
た、第２の従来例においても、ＭＯＳトランジスタ形成
に必要な工程とバイポーラトランジスタ形成に必要な工
程が、独立して存在するため、第１の従来例と同じく製
造方法が複雑になり、製造コストが増えるという欠点を
有していた。
従来例においては、バイポーラトランジスタを形成する
前に、真性ベース領域上を覆っていたポリシリコン膜
を、フォトレジストマスクを形成した後にエッチングに
より除去しなければならないため、製造方法が複雑にな
り、製造コストが増えるという欠点を有していた。ま
た、第２の従来例においても、ＭＯＳトランジスタ形成
に必要な工程とバイポーラトランジスタ形成に必要な工
程が、独立して存在するため、第１の従来例と同じく製
造方法が複雑になり、製造コストが増えるという欠点を
有していた。
【００１５】本発明は、上述した従来例の問題点に鑑み
てなされたものであって、その目的は、より少ない工数
によりＢｉＣＭＯＳ（あるいはＢｉＭＯＳ）を形成しう
るようにすることであり、このことにより工程の簡略化
と製造コストの削減を実現しようとするものである。
てなされたものであって、その目的は、より少ない工数
によりＢｉＣＭＯＳ（あるいはＢｉＭＯＳ）を形成しう
るようにすることであり、このことにより工程の簡略化
と製造コストの削減を実現しようとするものである。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、 半導体基板上に、ＭＯＳトラ
ンジスタを形成するためのｐ型領域（２０５）とバイポ
ーラトランジスタを形成するためのｎ型領域（２０４）
とを設ける工程（図６）と、 前記ｎ型領域にｐ型不
純物を導入してベース領域（２０９）を形成する工程
（図６）と、 その後、各領域上にゲート酸化膜（２
１０）を形成する工程（図６）と、 前記ｎ型領域上
のゲート酸化膜を選択的に除去してグラフトベース形成
領域を露出させる開口を形成する工程（図６）と、
ポリシリコンを堆積しこれをパターニングして、ゲート
電極（２１２ａ）と、前記開口と少なくとも将来形成さ
れるベース−エミッタ接合が基板表面に露出する領域上
を覆う電極（２１２ｃ）を形成する工程（図６）と、
前記ゲート電極をマスクとして前記ｐ型領域にｎ型不
純物を導入して低不純物濃度ｎ型拡散層（２１４）を形
成する工程（図６）と、 全面に絶縁膜を形成しこれ
をエッチバックしてポリシリコン電極の側面に側壁絶縁
膜（２１６）を形成する工程（図７）と、 前記ゲー
ト電極および前記側壁絶縁膜をマスクとして前記ｐ型領
域にｎ型不純物を導入して高不純物濃度ｎ型拡散層（２
１９）を形成する工程（図７）と、を有することを特徴
とする半導体集積回路装置の製造方法、が提供される。
め、本発明によれば、 半導体基板上に、ＭＯＳトラ
ンジスタを形成するためのｐ型領域（２０５）とバイポ
ーラトランジスタを形成するためのｎ型領域（２０４）
とを設ける工程（図６）と、 前記ｎ型領域にｐ型不
純物を導入してベース領域（２０９）を形成する工程
（図６）と、 その後、各領域上にゲート酸化膜（２
１０）を形成する工程（図６）と、 前記ｎ型領域上
のゲート酸化膜を選択的に除去してグラフトベース形成
領域を露出させる開口を形成する工程（図６）と、
ポリシリコンを堆積しこれをパターニングして、ゲート
電極（２１２ａ）と、前記開口と少なくとも将来形成さ
れるベース−エミッタ接合が基板表面に露出する領域上
を覆う電極（２１２ｃ）を形成する工程（図６）と、
前記ゲート電極をマスクとして前記ｐ型領域にｎ型不
純物を導入して低不純物濃度ｎ型拡散層（２１４）を形
成する工程（図６）と、 全面に絶縁膜を形成しこれ
をエッチバックしてポリシリコン電極の側面に側壁絶縁
膜（２１６）を形成する工程（図７）と、 前記ゲー
ト電極および前記側壁絶縁膜をマスクとして前記ｐ型領
域にｎ型不純物を導入して高不純物濃度ｎ型拡散層（２
１９）を形成する工程（図７）と、を有することを特徴
とする半導体集積回路装置の製造方法、が提供される。
【００１７】また、本発明によれば、 半導体基板上
に、ＭＯＳトランジスタを形成するための第１のｎ型領
域（２０６）とバイポーラトランジスタを形成するため
の第２のｎ型領域（２０４）とを設ける工程（図６）
と、 前記第２のｎ型領域にｐ型不純物を導入してベ
ース領域（２０９）を形成する工程（図６）と、 そ
の後、各領域上にゲート酸化膜（２１０）を形成する工
程（図６）と、 前記第２のｎ型領域上のゲート酸化
膜を選択的に除去してグラフトベース形成領域を露出さ
せる開口を形成する工程（図６）と、 ポリシリコン
を堆積しこれをパターニングして、ゲート電極（２１２
ｂ）と、前記開口上を含み前記第２のｎ型領域上を覆う
ベース電極（２１２ｃ）を形成する工程（図６）と、
全面に絶縁膜を形成しこれをエッチバックしてポリシ
リコン電極の側面に側壁絶縁膜（２１６）を形成する工
程（図７）と、 前記第の工程の前、後またはその
両方に、第１および第２のｎ型領域上にｐ型不純物を導
入して第１のｎ型領域内にソース・ドレイン領域（２１
５、２１７）を形成するとともに第２のｎ型領域内にグ
ラフトベース領域（２１８）を形成する工程（図６、図
７）と、 前記ベース電極およびその下のゲート絶縁
膜を選択的に除去してエミッタ開口（２２３）を形成す
る工程（図８）と、 前記エミッタ開口を介してｎ型
の不純物を導入して、前記ベース領域の表面領域内にエ
ミッタ領域（２１３）を形成する工程（図９）と、を有
することを特徴とする半導体集積回路装置の製造方法、
が提供される。
に、ＭＯＳトランジスタを形成するための第１のｎ型領
域（２０６）とバイポーラトランジスタを形成するため
の第２のｎ型領域（２０４）とを設ける工程（図６）
と、 前記第２のｎ型領域にｐ型不純物を導入してベ
ース領域（２０９）を形成する工程（図６）と、 そ
の後、各領域上にゲート酸化膜（２１０）を形成する工
程（図６）と、 前記第２のｎ型領域上のゲート酸化
膜を選択的に除去してグラフトベース形成領域を露出さ
せる開口を形成する工程（図６）と、 ポリシリコン
を堆積しこれをパターニングして、ゲート電極（２１２
ｂ）と、前記開口上を含み前記第２のｎ型領域上を覆う
ベース電極（２１２ｃ）を形成する工程（図６）と、
全面に絶縁膜を形成しこれをエッチバックしてポリシ
リコン電極の側面に側壁絶縁膜（２１６）を形成する工
程（図７）と、 前記第の工程の前、後またはその
両方に、第１および第２のｎ型領域上にｐ型不純物を導
入して第１のｎ型領域内にソース・ドレイン領域（２１
５、２１７）を形成するとともに第２のｎ型領域内にグ
ラフトベース領域（２１８）を形成する工程（図６、図
７）と、 前記ベース電極およびその下のゲート絶縁
膜を選択的に除去してエミッタ開口（２２３）を形成す
る工程（図８）と、 前記エミッタ開口を介してｎ型
の不純物を導入して、前記ベース領域の表面領域内にエ
ミッタ領域（２１３）を形成する工程（図９）と、を有
することを特徴とする半導体集積回路装置の製造方法、
が提供される。
【００１８】
【実施例】次に、本発明の実施例について、図面を参照
して説明する。 ［第１の実施例］図１〜図５は、本発明の第１の実施例
の製造工程を説明するための工程順断面図である。図１
において、領域Ａ、Ｂ、Ｃ、Ｄはそれぞれ、ｎＭＯＳト
ランジスタ、ｐＭＯＳトランジスタ、バイポーラトラン
ジスタ、素子分離部が形成される領域を示している。ま
ず、ｐ型シリコン基板１０１の、領域Ｂ、Ｃにヒ素を、
領域Ａ、Ｄにボロンをイオン注入してｎ型埋め込み層１
０２、ｐ型埋め込み層１０３を形成する。次に、全面に
わたってｎ型エピタキシャル層１０４を成長させ、その
上から、領域Ａ、Ｄにボロンをイオン注入してｐ型ウェ
ル１０５を、領域Ｂにリンをイオン注入してｎ型ウェル
１０６を形成する（図１）。
して説明する。 ［第１の実施例］図１〜図５は、本発明の第１の実施例
の製造工程を説明するための工程順断面図である。図１
において、領域Ａ、Ｂ、Ｃ、Ｄはそれぞれ、ｎＭＯＳト
ランジスタ、ｐＭＯＳトランジスタ、バイポーラトラン
ジスタ、素子分離部が形成される領域を示している。ま
ず、ｐ型シリコン基板１０１の、領域Ｂ、Ｃにヒ素を、
領域Ａ、Ｄにボロンをイオン注入してｎ型埋め込み層１
０２、ｐ型埋め込み層１０３を形成する。次に、全面に
わたってｎ型エピタキシャル層１０４を成長させ、その
上から、領域Ａ、Ｄにボロンをイオン注入してｐ型ウェ
ル１０５を、領域Ｂにリンをイオン注入してｎ型ウェル
１０６を形成する（図１）。
【００１９】引き続き、熱酸化法およびＣＶＤ法により
酸化膜および窒化膜を成長させ、ＭＯＳトランジスタお
よびバイポーラトランジスタの各拡散層形成領域の窒化
膜を残すように、パターニングする。続いて、熱酸化を
行って、素子分離領域に５０００Å程度のフィールド酸
化膜１０７を形成する。この後窒化膜を取り除き、コレ
クタ引き出し領域にリンをイオン注入してコレクタ引き
出し拡散層１０８を作成する。また、ＭＯＳトランジス
タのＶT 調整用のイオン注入を行い、ボロンのイオン注
入によりバイポーラトランジスタの真性ベース領域１０
９を形成した後、ゲート酸化膜１１０を作成する（図
２）。
酸化膜および窒化膜を成長させ、ＭＯＳトランジスタお
よびバイポーラトランジスタの各拡散層形成領域の窒化
膜を残すように、パターニングする。続いて、熱酸化を
行って、素子分離領域に５０００Å程度のフィールド酸
化膜１０７を形成する。この後窒化膜を取り除き、コレ
クタ引き出し領域にリンをイオン注入してコレクタ引き
出し拡散層１０８を作成する。また、ＭＯＳトランジス
タのＶT 調整用のイオン注入を行い、ボロンのイオン注
入によりバイポーラトランジスタの真性ベース領域１０
９を形成した後、ゲート酸化膜１１０を作成する（図
２）。
【００２０】次に、図３に示すように、領域Ｃのエミッ
タ拡散層予定領域の酸化膜を取り除いて、エミッタ開口
１１１を形成した後、ゲート電極などを形成するための
ポリシリコン層を１０００Å程度成長させ、ＰＯＣｌ3
を原料としてガラス層を形成しドライブ処理後にガラス
層を除去する方法か、もしくは、ヒ素などのｎ型不純物
をイオン注入する方法により、ポリシリコンをｎ型化す
る。この後、ポリシリコンをパターニングして、ゲート
電極１１２ａ、１１２ｂを作成する。この時、バイポー
ラトランジスタのエミッタ拡散層形成領域上のポリシリ
コンはエミッタ電極１１２ｃとして残される。
タ拡散層予定領域の酸化膜を取り除いて、エミッタ開口
１１１を形成した後、ゲート電極などを形成するための
ポリシリコン層を１０００Å程度成長させ、ＰＯＣｌ3
を原料としてガラス層を形成しドライブ処理後にガラス
層を除去する方法か、もしくは、ヒ素などのｎ型不純物
をイオン注入する方法により、ポリシリコンをｎ型化す
る。この後、ポリシリコンをパターニングして、ゲート
電極１１２ａ、１１２ｂを作成する。この時、バイポー
ラトランジスタのエミッタ拡散層形成領域上のポリシリ
コンはエミッタ電極１１２ｃとして残される。
【００２１】この後、適当な熱処理を行い、ポリシリコ
ンからの拡散により、エミッタ拡散層１１３を形成す
る。次に、領域Ａにリンを低濃度でイオン注入してＬＤ
Ｄｎ-領域１１４を、領域Ｂにボロンを低濃度でイオン
注入してＬＤＤｐ- 領域１１５を、それぞれ形成する。
ンからの拡散により、エミッタ拡散層１１３を形成す
る。次に、領域Ａにリンを低濃度でイオン注入してＬＤ
Ｄｎ-領域１１４を、領域Ｂにボロンを低濃度でイオン
注入してＬＤＤｐ- 領域１１５を、それぞれ形成する。
【００２２】次に、図４に示すように、酸化膜を１００
０〜２０００Å程度成長させてから異方性エッチングを
行うことにより、ゲート電極およびエミッタ電極の側部
にサイドウォール層１１６を作成する。この時、バイポ
ーラトランジスタのベース領域のゲート酸化膜が削ら
れ、シリコン基板が剥き出しになる可能性があるが、ベ
ース・エミッタ接合ができる領域はエミッタ電極１１２
ｃの下部にあるため、エッチングの際のダメージから保
護されている。
０〜２０００Å程度成長させてから異方性エッチングを
行うことにより、ゲート電極およびエミッタ電極の側部
にサイドウォール層１１６を作成する。この時、バイポ
ーラトランジスタのベース領域のゲート酸化膜が削ら
れ、シリコン基板が剥き出しになる可能性があるが、ベ
ース・エミッタ接合ができる領域はエミッタ電極１１２
ｃの下部にあるため、エッチングの際のダメージから保
護されている。
【００２３】この後、領域Ｂおよび領域Ｃのゲート電
極、エミッタ電極およびサイドウォール層に被覆されて
いない領域にフッ化ボロンをイオン注入して、ｐ+ 型ソ
ース・ドレイン領域１１７、グラフトベース領域１１８
を形成し、同様に領域Ａにヒ素をイオン注入して、ｎ+
型ソース・ドレイン領域１１９を作成する。最後に、層
間絶縁膜１２０を成長させ平坦化してから、必要なコン
タクトホールを開孔し、Ａｌなどにより電極配線１２１
を形成すれば、図５の最終断面構造を持つＢｉＣＭＯＳ
半導体装置を製造することができる。
極、エミッタ電極およびサイドウォール層に被覆されて
いない領域にフッ化ボロンをイオン注入して、ｐ+ 型ソ
ース・ドレイン領域１１７、グラフトベース領域１１８
を形成し、同様に領域Ａにヒ素をイオン注入して、ｎ+
型ソース・ドレイン領域１１９を作成する。最後に、層
間絶縁膜１２０を成長させ平坦化してから、必要なコン
タクトホールを開孔し、Ａｌなどにより電極配線１２１
を形成すれば、図５の最終断面構造を持つＢｉＣＭＯＳ
半導体装置を製造することができる。
【００２４】［第２の実施例］次に、図６〜図１０を参
照して、本発明の第２の実施例について説明する。な
お、図６〜図１０は、第２の実施例の製造方法を説明す
るための工程順断面図である。これらの図において、第
１の実施例の部分と共通する部分には下２桁が共通する
参照番号を付し、重複する説明は適宜省略する。本実施
例においても、図１、図２に示された先の実施例の工程
はそのまま行われる。
照して、本発明の第２の実施例について説明する。な
お、図６〜図１０は、第２の実施例の製造方法を説明す
るための工程順断面図である。これらの図において、第
１の実施例の部分と共通する部分には下２桁が共通する
参照番号を付し、重複する説明は適宜省略する。本実施
例においても、図１、図２に示された先の実施例の工程
はそのまま行われる。
【００２５】ボロンのイオン注入により真性ベース領域
２０９を形成し、ゲート酸化膜２１０を形成した後、図
６に示すように、ベース電極取りだし口となる部分のゲ
ート酸化膜をエッチングにより取り除く。この時、将来
ベース・エミッタ接合のできる部分のゲート酸化膜２１
０は残しておく。次に、第１の実施例と同じく、ポリシ
リコンを成長させ、領域Ａおよび領域Ｂ上のポリシリコ
ン膜をリンドープによって低抵抗化した後パターニング
して、領域Ａおよび領域Ｂにゲート電極２１２ａ、２１
２ｂを形成し、また、領域Ｃにベース電極２１２ｃを形
成する。なお、リンドープによるポリシリコン膜の低抵
抗化は領域Ａのポリシリコン膜に対してのみ行うように
してもよい。
２０９を形成し、ゲート酸化膜２１０を形成した後、図
６に示すように、ベース電極取りだし口となる部分のゲ
ート酸化膜をエッチングにより取り除く。この時、将来
ベース・エミッタ接合のできる部分のゲート酸化膜２１
０は残しておく。次に、第１の実施例と同じく、ポリシ
リコンを成長させ、領域Ａおよび領域Ｂ上のポリシリコ
ン膜をリンドープによって低抵抗化した後パターニング
して、領域Ａおよび領域Ｂにゲート電極２１２ａ、２１
２ｂを形成し、また、領域Ｃにベース電極２１２ｃを形
成する。なお、リンドープによるポリシリコン膜の低抵
抗化は領域Ａのポリシリコン膜に対してのみ行うように
してもよい。
【００２６】さらに、第１の実施例の場合と同様に、領
域Ａにリンを低濃度でイオン注入してＬＤＤｎ- 領域２
１４を、領域Ｂにボロンを低濃度でイオン注入してＬＤ
Ｄｐ- 領域２１５を、それぞれ形成する。
域Ａにリンを低濃度でイオン注入してＬＤＤｎ- 領域２
１４を、領域Ｂにボロンを低濃度でイオン注入してＬＤ
Ｄｐ- 領域２１５を、それぞれ形成する。
【００２７】さらに、ＭＯＳトランジスタのサイドウォ
ールスペーサとなる酸化膜を成長させた後、異方性エッ
チングを行って、図７に示すように、サイドウォール層
２１６を形成する。この時、バイポーラトランジスタの
ベース・エミッタ接合ができる領域はポリシリコンの下
部にあるため、エッチングの際のダメージから保護され
る。この後、領域Ｂおよび領域Ｃにフッ化ボロンをイオ
ン注入してｐ+ 型ソース・ドレイン領域２１７、グラフ
トベース領域２１８を形成する。このとき、ベース電極
のポリシリコン膜も低抵抗化される。続いて、領域Ａに
ヒ素をイオン注入してｎ+ 型ソース・ドレイン領域２１
９を形成する。
ールスペーサとなる酸化膜を成長させた後、異方性エッ
チングを行って、図７に示すように、サイドウォール層
２１６を形成する。この時、バイポーラトランジスタの
ベース・エミッタ接合ができる領域はポリシリコンの下
部にあるため、エッチングの際のダメージから保護され
る。この後、領域Ｂおよび領域Ｃにフッ化ボロンをイオ
ン注入してｐ+ 型ソース・ドレイン領域２１７、グラフ
トベース領域２１８を形成する。このとき、ベース電極
のポリシリコン膜も低抵抗化される。続いて、領域Ａに
ヒ素をイオン注入してｎ+ 型ソース・ドレイン領域２１
９を形成する。
【００２８】次に、図８に示すように、層間絶縁膜２２
２を成長させ、領域Ｃのゲート酸化膜が残されている部
分にエミッタ電極引き出し用のエミッタ開口２２３を開
孔するが、この時、ゲート酸化膜２１０を残した状態で
とめるように、エッチングの選択比を選んで開孔する。
引き続き、ＣＶＤ法等の方法で全面に酸化シリコン膜２
２４を堆積する。
２を成長させ、領域Ｃのゲート酸化膜が残されている部
分にエミッタ電極引き出し用のエミッタ開口２２３を開
孔するが、この時、ゲート酸化膜２１０を残した状態で
とめるように、エッチングの選択比を選んで開孔する。
引き続き、ＣＶＤ法等の方法で全面に酸化シリコン膜２
２４を堆積する。
【００２９】この後、図９に示すように、異方性エッチ
ングによりこの酸化シリコン膜をエッチバックしてエミ
ッタ開口の側面に側壁酸化膜２２５を形成する。次に、
このエミッタ開口底面に対して弗酸処理を行った後に、
ポリシリコン層を成長させ、ヒ素等のイオン注入を行っ
た後、適当な熱処理を行って、エミッタ拡散層２１３を
形成する。次いで、フォトリソグラフィ法により、この
ポリシリコン層のパターニングを行い、エミッタ電極２
２６を形成する。最後に、第１の実施例と同様に、層間
絶縁膜２２０を成長させ熱処理により平坦化してから、
必要なコンタクトホールを開孔し、Ａｌなどにより電極
配線２２１を形成すれば、図１０の最終断面構造を持つ
ＢｉＣＭＯＳ半導体装置を製造することができる。
ングによりこの酸化シリコン膜をエッチバックしてエミ
ッタ開口の側面に側壁酸化膜２２５を形成する。次に、
このエミッタ開口底面に対して弗酸処理を行った後に、
ポリシリコン層を成長させ、ヒ素等のイオン注入を行っ
た後、適当な熱処理を行って、エミッタ拡散層２１３を
形成する。次いで、フォトリソグラフィ法により、この
ポリシリコン層のパターニングを行い、エミッタ電極２
２６を形成する。最後に、第１の実施例と同様に、層間
絶縁膜２２０を成長させ熱処理により平坦化してから、
必要なコンタクトホールを開孔し、Ａｌなどにより電極
配線２２１を形成すれば、図１０の最終断面構造を持つ
ＢｉＣＭＯＳ半導体装置を製造することができる。
【００３０】［実施例の変更・拡張］以上好ましい実施
例について説明したが、本発明はこれら実施例に限定さ
れるものではなく、特許請求の範囲に記載された範囲内
において、適宜の変更が可能なものである。例えば、上
述した実施例では、ゲート電極をポリシリコン単層で形
成する場合について説明したが、ゲート電極をタングス
テンシリサイドやチタンシリサイドとポリシリコンの２
層構造で形成するようにしてもよい。また、実施例では
両方のトランジスタにＬＤＤの低不純物濃度領域を形成
していたが、これをｎＭＯＳ側のみに形成するようにし
てもよい。この場合、ｐ+ 型ソース・ドレイン領域はサ
イドウォール層の形成工程の前に形成するようにしても
よい。
例について説明したが、本発明はこれら実施例に限定さ
れるものではなく、特許請求の範囲に記載された範囲内
において、適宜の変更が可能なものである。例えば、上
述した実施例では、ゲート電極をポリシリコン単層で形
成する場合について説明したが、ゲート電極をタングス
テンシリサイドやチタンシリサイドとポリシリコンの２
層構造で形成するようにしてもよい。また、実施例では
両方のトランジスタにＬＤＤの低不純物濃度領域を形成
していたが、これをｎＭＯＳ側のみに形成するようにし
てもよい。この場合、ｐ+ 型ソース・ドレイン領域はサ
イドウォール層の形成工程の前に形成するようにしても
よい。
【００３１】また、本発明による半導体集積回路装置は
特定の用途に限定されるものではないが、例えばスタテ
ィックメモリ（ＳＲＡＭ）等の用途に有利に適用するこ
とができる。例えば、第１の実施例をＳＲＡＭに適用す
る場合、エミッタ拡散層を形成する工程をメモリセルに
用いられるゲート−ｎ+ 拡散層間コンタクト（ダイレク
トコンタクト）の形成工程と兼用することも可能であ
る。また、第２の実施例をＳＲＡＭに適用する場合、エ
ミッタ電極をポリシリコンとタングステンシリサイドの
２層構造で形成し、メモリセル部の接地電位配線（ＧＮ
Ｄ配線）と兼用することも可能である。
特定の用途に限定されるものではないが、例えばスタテ
ィックメモリ（ＳＲＡＭ）等の用途に有利に適用するこ
とができる。例えば、第１の実施例をＳＲＡＭに適用す
る場合、エミッタ拡散層を形成する工程をメモリセルに
用いられるゲート−ｎ+ 拡散層間コンタクト（ダイレク
トコンタクト）の形成工程と兼用することも可能であ
る。また、第２の実施例をＳＲＡＭに適用する場合、エ
ミッタ電極をポリシリコンとタングステンシリサイドの
２層構造で形成し、メモリセル部の接地電位配線（ＧＮ
Ｄ配線）と兼用することも可能である。
【００３２】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置の製造方法は、バイポーラトランジスタとＬ
ＤＤ構造のＭＯＳトランジスタとを同一半導体基板に形
成する半導体集積回路装置の製造方法において、ゲート
電極を、バイポーラトランジスタのエミッタ電極もしく
はベース電極と兼用する工程を含むため、工程の簡素化
を実現できるとともに、ベース・エミッタ接合をサイド
ウォール層形成時のダメージから保護することができ、
性能の優れたバイポーラトランジスタを低コストで製造
することが可能になる。
積回路装置の製造方法は、バイポーラトランジスタとＬ
ＤＤ構造のＭＯＳトランジスタとを同一半導体基板に形
成する半導体集積回路装置の製造方法において、ゲート
電極を、バイポーラトランジスタのエミッタ電極もしく
はベース電極と兼用する工程を含むため、工程の簡素化
を実現できるとともに、ベース・エミッタ接合をサイド
ウォール層形成時のダメージから保護することができ、
性能の優れたバイポーラトランジスタを低コストで製造
することが可能になる。
【００３３】さらに、第１の実施例の半導体集積回路装
置の製造方法によれば、バイポーラトランジスタのエミ
ッタ拡散層をポリシリコンのエミッタ電極の上からイオ
ン注入によって形成するため、ベース・エミッタの接合
を表面から浅く形成することができ、高性能のＢｉＣＭ
ＯＳ半導体装置を提供することができる。
置の製造方法によれば、バイポーラトランジスタのエミ
ッタ拡散層をポリシリコンのエミッタ電極の上からイオ
ン注入によって形成するため、ベース・エミッタの接合
を表面から浅く形成することができ、高性能のＢｉＣＭ
ＯＳ半導体装置を提供することができる。
【図１】 本発明の第１の実施例の製造方法を説明する
ための一製造工程段階における断面図。
ための一製造工程段階における断面図。
【図２】 本発明の第１の実施例の製造方法を説明する
ための一製造工程段階における断面図。
ための一製造工程段階における断面図。
【図３】 本発明の第１の実施例の製造方法を説明する
ための一製造工程段階における断面図。
ための一製造工程段階における断面図。
【図４】 本発明の第１の実施例の製造方法を説明する
ための一製造工程段階における断面図。
ための一製造工程段階における断面図。
【図５】 本発明の第１の実施例により作製された半導
体集積回路装置の断面図。
体集積回路装置の断面図。
【図６】 本発明の第２の実施例の製造方法を説明する
ための一製造工程段階における断面図。
ための一製造工程段階における断面図。
【図７】 本発明の第２の実施例の製造方法を説明する
ための一製造工程段階における断面図。
ための一製造工程段階における断面図。
【図８】 本発明の第２の実施例の製造方法を説明する
ための一製造工程段階における断面図。
ための一製造工程段階における断面図。
【図９】 本発明の第２の実施例の製造方法を説明する
ための一製造工程段階における断面図。
ための一製造工程段階における断面図。
【図１０】 本発明の第２の実施例により作製された半
導体集積回路装置の断面図。
導体集積回路装置の断面図。
【図１１】 第１の従来例の製造方法を説明するための
一製造工程段階における断面図。
一製造工程段階における断面図。
【図１２】 第１の従来例の製造方法を説明するための
一製造工程段階における断面図。
一製造工程段階における断面図。
【図１３】 第１の従来例の断面図。
【図１４】 第２の従来例の製造方法を説明するための
一製造工程段階における断面図。
一製造工程段階における断面図。
【図１５】 第２の従来例の製造方法を説明するための
一製造工程段階における断面図。
一製造工程段階における断面図。
【図１６】 第２の従来例の断面図。
１０１、２０１、３０１、４０１ ｐ型シリコン基板 １０２、２０２、３０２、４０２ ｎ型埋め込み層 １０３、２０３、３０３、４０３ ｐ型埋め込み層 １０４、２０４、３０４、４０４ ｎ型エピタキシャル
層 １０５、２０５、３０５、４０５ ｐ型ウェル １０６、２０６、３０６、４０６ ｎ型ウェル １０７、２０７、３０７、４０７ フィールド酸化膜 １０８、２０８ コレクタ引き出し拡散層 １０９、２０９、３０９、４０９ 真性ベース領域 １１０、２１０、３１０、４１０ ゲート酸化膜 １１１ エミッタ開口 １１２ａ、１１２ｂ、２１２ａ、２１２ｂ、３１２ａ、
３１２ｂ、４１２ａ、４１２ｂ ゲート電極 １１２ｃ エミッタ電極 ２１２ｃ ベース電極 ３１２ｃ ポリシリコン膜 １１３、２１３、３１３、４１３ エミッタ拡散層 １１４、２１４、３１４、４１４ ＬＤＤｎ- 領域 １１５、２１５、３１５、４１５ ＬＤＤｐ- 領域 １１６、２１６、３１６、４１６ サイドウォール層 １１７、２１７、３１７、４１７ ｐ+ 型ソース・ドレ
イン領域 １１８、２１８、３１８、４１８ グラフトベース領域 １１９、２１９、３１９、４１９ ｎ+ 型ソース・ドレ
イン領域 １２０、２２０、２２２、３２０、４２０、４２２ 層
間絶縁膜 １２１、２２１、３２１、４２１ 電極配線 ２２３ エミッタ開口 ２２４ 酸化シリコン膜 ２２５、４２５ 側壁酸化膜 ２２６、４２６ エミッタ電極 ４２７ 酸化シリコン膜 ４２８ ベース電極 ４２９ 層間絶縁膜
層 １０５、２０５、３０５、４０５ ｐ型ウェル １０６、２０６、３０６、４０６ ｎ型ウェル １０７、２０７、３０７、４０７ フィールド酸化膜 １０８、２０８ コレクタ引き出し拡散層 １０９、２０９、３０９、４０９ 真性ベース領域 １１０、２１０、３１０、４１０ ゲート酸化膜 １１１ エミッタ開口 １１２ａ、１１２ｂ、２１２ａ、２１２ｂ、３１２ａ、
３１２ｂ、４１２ａ、４１２ｂ ゲート電極 １１２ｃ エミッタ電極 ２１２ｃ ベース電極 ３１２ｃ ポリシリコン膜 １１３、２１３、３１３、４１３ エミッタ拡散層 １１４、２１４、３１４、４１４ ＬＤＤｎ- 領域 １１５、２１５、３１５、４１５ ＬＤＤｐ- 領域 １１６、２１６、３１６、４１６ サイドウォール層 １１７、２１７、３１７、４１７ ｐ+ 型ソース・ドレ
イン領域 １１８、２１８、３１８、４１８ グラフトベース領域 １１９、２１９、３１９、４１９ ｎ+ 型ソース・ドレ
イン領域 １２０、２２０、２２２、３２０、４２０、４２２ 層
間絶縁膜 １２１、２２１、３２１、４２１ 電極配線 ２２３ エミッタ開口 ２２４ 酸化シリコン膜 ２２５、４２５ 側壁酸化膜 ２２６、４２６ エミッタ電極 ４２７ 酸化シリコン膜 ４２８ ベース電極 ４２９ 層間絶縁膜
Claims (2)
- 【請求項１】 （１）半導体基板上に、ＭＯＳトランジ
スタを形成するためのｐ型領域とバイポーラトランジス
タを形成するためのｎ型領域とを設ける工程と、 （２）前記ｎ型領域にｐ型不純物を導入してベース領域
を形成する工程と、 （３）その後、各領域上にゲート酸化膜を形成する工程
と、 （４）前記ｎ型領域上のゲート酸化膜を選択的に除去し
てグラフトベース形成領域を露出させる開口を形成する
工程と、 （５）ポリシリコンを堆積しこれをパターニングして、
ゲート電極と、前記開口と少なくとも将来形成されるベ
ース−エミッタ接合が基板表面に露出する領域上を覆う
電極を形成する工程と、 （６）前記ゲート電極をマスクとして前記ｐ型領域にｎ
型不純物を導入して低不純物濃度ｎ型拡散層を形成する
工程と、 （７）全面に絶縁膜を形成しこれをエッチバックしてポ
リシリコン電極の側面に側壁絶縁膜を形成する工程と、 （８）前記ゲート電極および前記側壁絶縁膜をマスクと
して前記ｐ型領域にｎ型不純物を導入して高不純物濃度
ｎ型拡散層を形成する工程と、を有することを特徴とす
る半導体集積回路装置の製造方法。 - 【請求項２】 （１）半導体基板上に、ＭＯＳトランジ
スタを形成するための第１のｎ型領域とバイポーラトラ
ンジスタを形成するための第２のｎ型領域とを設ける工
程と、 （２）前記第２のｎ型領域にｐ型不純物を導入してベー
ス領域を形成する工程と、 （３）その後、各領域上にゲート酸化膜を形成する工程
と、 （４）前記第２のｎ型領域上のゲート酸化膜を選択的に
除去してグラフトベース形成領域を露出させる開口を形
成する工程と、 （５）ポリシリコンを堆積しこれをパターニングして、
ゲート電極と、前記開口上を含み前記第２のｎ型領域上
を覆うベース電極を形成する工程と、 （６）全面に絶縁膜を形成しこれをエッチバックしてポ
リシリコン電極の側面 に側壁絶縁膜を形成する工程と、 （７）前記第（６）の工程の前、後またはその両方に、
第１および第２のｎ型領域上にｐ型不純物を導入して第
１のｎ型領域内にソース・ドレイン領域を形成するとと
もに第２のｎ型領域内にグラフトベース領域を形成する
工程と、 （８）前記ベース電極およびその下のゲート絶縁膜を選
択的に除去してエミッタ開口を形成する工程と、 （９）前記エミッタ開口を介してｎ型の不純物を導入し
て、前記ベース領域の表面領域内にエミッタ領域を形成
する工程と、 を有することを特徴とする半導体集積回路
装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7095859A JP3006825B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体集積回路装置の製造方法 |
| US08/679,379 US5652154A (en) | 1995-03-30 | 1996-07-08 | Method for manufacturing BiMOS device |
| US08/906,652 US5763920A (en) | 1995-03-30 | 1997-08-07 | Semiconductor integrated circuit having bipolar and MOS transistors formed on a single semiconductor substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7095859A JP3006825B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274201A JPH08274201A (ja) | 1996-10-18 |
| JP3006825B2 true JP3006825B2 (ja) | 2000-02-07 |
Family
ID=14149097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7095859A Expired - Lifetime JP3006825B2 (ja) | 1995-03-30 | 1995-03-30 | 半導体集積回路装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5652154A (ja) |
| JP (1) | JP3006825B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6633069B2 (en) * | 1997-05-20 | 2003-10-14 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JPH1154500A (ja) * | 1997-07-31 | 1999-02-26 | Oki Electric Ind Co Ltd | 半導体素子および半導体素子の製造方法 |
| US6284581B1 (en) | 1999-02-18 | 2001-09-04 | Chartered Semiconductor Manufacturing Ltd. | Integration of bipolar and CMOS devices for sub-0.1 micrometer transistors |
| KR100422584B1 (ko) * | 2001-06-30 | 2004-03-12 | 주식회사 하이닉스반도체 | 반도체 소자 제조방법 |
| KR100553682B1 (ko) * | 2003-03-07 | 2006-02-24 | 삼성전자주식회사 | 게이트 전극을 갖는 반도체 소자 및 그 형성방법 |
| JP7143734B2 (ja) * | 2018-11-15 | 2022-09-29 | 富士電機株式会社 | 半導体集積回路 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6080267A (ja) * | 1983-10-07 | 1985-05-08 | Toshiba Corp | 半導体集積回路装置の製造方法 |
| JPH0628296B2 (ja) * | 1985-10-17 | 1994-04-13 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2647855B2 (ja) * | 1987-08-31 | 1997-08-27 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| JPH01198063A (ja) * | 1988-02-03 | 1989-08-09 | Hitachi Ltd | 半導体集積回路装置及びその製造方法 |
| JPH01282857A (ja) * | 1988-05-10 | 1989-11-14 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JPH01304765A (ja) * | 1988-06-02 | 1989-12-08 | Hitachi Ltd | 混在型半導体集積回路装置及びその製造方法 |
| JPH02237146A (ja) * | 1989-03-10 | 1990-09-19 | Sharp Corp | 半導体装置の製造方法 |
| US4960726A (en) * | 1989-10-19 | 1990-10-02 | International Business Machines Corporation | BiCMOS process |
| US5219784A (en) * | 1990-04-02 | 1993-06-15 | National Semiconductor Corporation | Spacer formation in a bicmos device |
| US5124775A (en) * | 1990-07-23 | 1992-06-23 | National Semiconductor Corporation | Semiconductor device with oxide sidewall |
| JPH056961A (ja) * | 1991-06-26 | 1993-01-14 | Olympus Optical Co Ltd | 半導体装置の製造方法 |
| JPH05114702A (ja) * | 1991-08-28 | 1993-05-07 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5376816A (en) * | 1992-06-24 | 1994-12-27 | Nec Corporation | Bi-cmos integrated circuit device having buried region use in common for bipolar and mos transistors |
-
1995
- 1995-03-30 JP JP7095859A patent/JP3006825B2/ja not_active Expired - Lifetime
-
1996
- 1996-07-08 US US08/679,379 patent/US5652154A/en not_active Expired - Fee Related
-
1997
- 1997-08-07 US US08/906,652 patent/US5763920A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5763920A (en) | 1998-06-09 |
| US5652154A (en) | 1997-07-29 |
| JPH08274201A (ja) | 1996-10-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5424572A (en) | Spacer formation in a semiconductor structure | |
| EP0283135B1 (en) | Fabrication of semiconductor structure | |
| JPH04226066A (ja) | Ｂｉｃｍｏｓ装置及びその製造方法 | |
| US5196356A (en) | Method for manufacturing BICMOS devices | |
| JPH04112541A (ja) | 半導体装置の製法 | |
| JPH04226064A (ja) | 半導体装置用の相互接続体及びその製造方法 | |
| KR19990045046A (ko) | ＢｉＣＭＯＳ 반도체소자의 제조방법 | |
| EP0418670B1 (en) | Process for fabricating high performance BiMOS circuits | |
| JP2708027B2 (ja) | 半導体装置およびその製造方法 | |
| JP3006825B2 (ja) | 半導体集積回路装置の製造方法 | |
| US5933720A (en) | Method for manufacturing BiMOS device with improvement of high frequency characteristics of bipolar transistor | |
| US6281060B1 (en) | Method of manufacturing a semiconductor device containing a BiCMOS circuit | |
| JP3123453B2 (ja) | 半導体装置の製造方法 | |
| US6218253B1 (en) | Method of manufacturing a bipolar transistor by using only two mask layers | |
| JP3163694B2 (ja) | 半導体装置及びその製法 | |
| JP2739849B2 (ja) | 半導体集積回路の製造方法 | |
| JP3013784B2 (ja) | ＢｉＣＭＯＳ集積回路の製造方法 | |
| JP3062028B2 (ja) | 半導体装置の製造方法 | |
| KR100188093B1 (ko) | 고속 바이 시 모스 트랜지스터 및 그 제조 방법 | |
| JPH04372164A (ja) | ＢｉＣＭＯＳ型半導体装置の製造方法 | |
| JP3164375B2 (ja) | トランジスタを形成する方法 | |
| JPH04368171A (ja) | Ｂｉ−ＣＭＯＳ集積回路の製造方法 | |
| JP3191366B2 (ja) | 半導体装置の製法 | |
| JP2830089B2 (ja) | 半導体集積回路の製造方法 | |
| JPH0750352A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980324 |