JPH0126186B2 - - Google Patents
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- JPH0126186B2 JPH0126186B2 JP56135155A JP13515581A JPH0126186B2 JP H0126186 B2 JPH0126186 B2 JP H0126186B2 JP 56135155 A JP56135155 A JP 56135155A JP 13515581 A JP13515581 A JP 13515581A JP H0126186 B2 JPH0126186 B2 JP H0126186B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
Description
【発明の詳細な説明】
本発明はバイポーラ半導体装置の製造方法に係
り、特にバイポーラ半導体装置に於けるベース／
エミツタ電極窓間隔を縮小せしめる方法に関す
る。
り、特にバイポーラ半導体装置に於けるベース／
エミツタ電極窓間隔を縮小せしめる方法に関す
る。
バイポーラ半導体装置の製造方法に於て、第１
図ａに示すようにフイールド絶縁膜１により画定
表出された半導体基体２の上面に多結晶シリコン
（Si）層３を形成し、フイールド絶縁膜１により
画定された半導体基体２の表面に選択的に第１の
不純物を導入してベース領域４を形成した後、多
結晶Si層３上にベース電極窓形成領域５及びエミ
ツタ電極窓形成領域６上をそれぞれ独立して覆う
耐酸化性マスク材パターン７ａ及び７ｂを形成
し、多結晶Si層３の選択熱酸化を行つて第１図ｂ
に示すように、ベース領域４上にベース電極窓８
及びエミツタ電極窓９を有する二酸化シリコン
（SiO2）絶縁膜１０を形成し、次いで第１図ｃに
示すように耐酸化性マスク材パターン７ａ及び７
ｂを除去した後、エミツタ電極窓９から選択的に
第２の不純物を導入してエミツタ領域１１を形成
し、次いで第１図ｄに示すようにベース電極窓８
及びエミツタ電極窓９上に多結晶Si層３を介して
ベース領域４及びエミツタ領域１１にそれぞれ接
続する金属配線パターン１２ａ及び１２ｂを形成
する公知の従来方法は、ベース領域４と各電極窓
８及び９、電極窓同士がそれぞれ自己整合される
ので、素子の微細化を図るうえで非常に優れた方
法である。
図ａに示すようにフイールド絶縁膜１により画定
表出された半導体基体２の上面に多結晶シリコン
（Si）層３を形成し、フイールド絶縁膜１により
画定された半導体基体２の表面に選択的に第１の
不純物を導入してベース領域４を形成した後、多
結晶Si層３上にベース電極窓形成領域５及びエミ
ツタ電極窓形成領域６上をそれぞれ独立して覆う
耐酸化性マスク材パターン７ａ及び７ｂを形成
し、多結晶Si層３の選択熱酸化を行つて第１図ｂ
に示すように、ベース領域４上にベース電極窓８
及びエミツタ電極窓９を有する二酸化シリコン
（SiO2）絶縁膜１０を形成し、次いで第１図ｃに
示すように耐酸化性マスク材パターン７ａ及び７
ｂを除去した後、エミツタ電極窓９から選択的に
第２の不純物を導入してエミツタ領域１１を形成
し、次いで第１図ｄに示すようにベース電極窓８
及びエミツタ電極窓９上に多結晶Si層３を介して
ベース領域４及びエミツタ領域１１にそれぞれ接
続する金属配線パターン１２ａ及び１２ｂを形成
する公知の従来方法は、ベース領域４と各電極窓
８及び９、電極窓同士がそれぞれ自己整合される
ので、素子の微細化を図るうえで非常に優れた方
法である。
然し該方法に於ても金属配線１２ａ，１２ｂと
電極窓８，９との位置合わせはフオト・プロセス
を介してなされるので、該プロセスに於けるフオ
ト・マスクの位置合わせ誤差及びパターンの形成
精度等を考慮すると、第２図に示すようにベース
電極窓８とエミツタ電極窓９の間隔Ｌは、マスク
の位置合わせ余裕l1、l2及びパターン形成精度を
配慮した金属配線パターン１２ａ，１２ｂの間隔
l3の和l1＋l2＋l3によつて制限される。従つて該従
来方法に於ては電極間隔を約６〔μm〕以下にする
ことは極めて困難であり、更に素子の微細化を図
るうえでの妨げとなつていた。
電極窓８，９との位置合わせはフオト・プロセス
を介してなされるので、該プロセスに於けるフオ
ト・マスクの位置合わせ誤差及びパターンの形成
精度等を考慮すると、第２図に示すようにベース
電極窓８とエミツタ電極窓９の間隔Ｌは、マスク
の位置合わせ余裕l1、l2及びパターン形成精度を
配慮した金属配線パターン１２ａ，１２ｂの間隔
l3の和l1＋l2＋l3によつて制限される。従つて該従
来方法に於ては電極間隔を約６〔μm〕以下にする
ことは極めて困難であり、更に素子の微細化を図
るうえでの妨げとなつていた。
本発明は上記問題点に鑑み、機能領域上に多結
晶シリコン層の選択熱酸化により電極窓を有する
第１の二酸化シリコン絶縁膜を形成するバイポー
ラ半導体装置の製造方法に於て、第１導電型領域
に接する配線を多結晶シリコン・パターンで形成
し、第２導電型領域に接する配線を金属パターン
を用い第２の二酸化シリコン絶縁膜を介して前記
多結晶シリコン配線にオーバラツプさせて形成す
ることにより電極窓間隔の縮小を図る方法を提供
する。
晶シリコン層の選択熱酸化により電極窓を有する
第１の二酸化シリコン絶縁膜を形成するバイポー
ラ半導体装置の製造方法に於て、第１導電型領域
に接する配線を多結晶シリコン・パターンで形成
し、第２導電型領域に接する配線を金属パターン
を用い第２の二酸化シリコン絶縁膜を介して前記
多結晶シリコン配線にオーバラツプさせて形成す
ることにより電極窓間隔の縮小を図る方法を提供
する。
即ち本発明は半導体装置の製造方法において、
素子活性領域を含む半導体基体上に第１のシリコ
ン薄層を形成する工程と、該第１のシリコン薄層
の少なくともベース電極兼拡散窓及びエミツタ電
極兼拡散窓部上をそれぞれ独立した耐酸化性マス
ク材パターンで覆つて該第１のシリコン薄層を底
部まで選択酸化する工程と、該ベース電極兼拡散
窓部上の耐酸化性マスク材パターンを選択的に除
去する工程と、該基体上に第２のシリコン薄層を
形成する工程と、該第２のシリコン薄層をパター
ニングしてベース電極配線パターンを形成する工
程と、該ベース電極配線パターンの表面に酸化膜
を形成する工程と、該エミツタ電極兼拡散窓部上
から耐酸化性マスク材パターンを除去する工程
と、該エミツタ電極兼拡散窓部上から延在し、該
ベース電極配線パターン上に該ベース電極配線パ
ターン表面の酸化膜を介して部分的にオーバラツ
プするエミツタ配線を形成する工程とを含むこと
を特徴とする。
素子活性領域を含む半導体基体上に第１のシリコ
ン薄層を形成する工程と、該第１のシリコン薄層
の少なくともベース電極兼拡散窓及びエミツタ電
極兼拡散窓部上をそれぞれ独立した耐酸化性マス
ク材パターンで覆つて該第１のシリコン薄層を底
部まで選択酸化する工程と、該ベース電極兼拡散
窓部上の耐酸化性マスク材パターンを選択的に除
去する工程と、該基体上に第２のシリコン薄層を
形成する工程と、該第２のシリコン薄層をパター
ニングしてベース電極配線パターンを形成する工
程と、該ベース電極配線パターンの表面に酸化膜
を形成する工程と、該エミツタ電極兼拡散窓部上
から耐酸化性マスク材パターンを除去する工程
と、該エミツタ電極兼拡散窓部上から延在し、該
ベース電極配線パターン上に該ベース電極配線パ
ターン表面の酸化膜を介して部分的にオーバラツ
プするエミツタ配線を形成する工程とを含むこと
を特徴とする。
以下本発明を一実施例について、第３図に示す
被処理基板の一例の断面構造図及び第４図ａ乃至
ｉに示す一実施例の工程断面図を用いて詳細に説
明する。
被処理基板の一例の断面構造図及び第４図ａ乃至
ｉに示す一実施例の工程断面図を用いて詳細に説
明する。
本発明の方法を適用してバイポーラ半導体装置
を形成する際の被処理基板は、例えば埋込み層拡
散、エピタキシヤル成長選択熱酸化、不純物の選
択導入等、通常用いられている工程を経て第３図
に示すような構造に形成されている。即ち第３図
に於て、２１はP-型シリコン（Si）基板、２２
はN+型埋込み層、２３はＮ型シリコン（Si）エ
ピタキシヤル層（コレクタ領域）、２４はP+型素
子分離領域、２５はN+型コレクタ・コンタクト
領域、２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅ
はフイールド二酸化シリコン（SiO2）膜を示す。
を形成する際の被処理基板は、例えば埋込み層拡
散、エピタキシヤル成長選択熱酸化、不純物の選
択導入等、通常用いられている工程を経て第３図
に示すような構造に形成されている。即ち第３図
に於て、２１はP-型シリコン（Si）基板、２２
はN+型埋込み層、２３はＮ型シリコン（Si）エ
ピタキシヤル層（コレクタ領域）、２４はP+型素
子分離領域、２５はN+型コレクタ・コンタクト
領域、２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅ
はフイールド二酸化シリコン（SiO2）膜を示す。
以下本発明を第３図に於けるフイールドSiO2
膜２６ｂ及び２６ｃより画定される領域について
詳細に説明する。
膜２６ｂ及び２６ｃより画定される領域について
詳細に説明する。
本発明の方法に於ては第４図ａに示すように、
例えばフイールドSiO2膜２６ｂ，２６ｃ上及び
該フイールドSiO2膜２６ｂ，２６ｃにより画定
表出される半導体基体即ちＮ型Siエピタキシヤル
層２３上に、先ず通常の化学気相成長（CVD）
法により第１のシリコン層例えば厚さ1000〜2000
〔Å〕程度の第１の多結晶Si層２７を形成し、次
いで通常のCVD法で該第１の多結晶Si層２７上
に厚さ1000〜2000〔Å〕程度の窒化シリコン
（Si3N4）膜を形成し、通常の方法により該Si3N4
膜のパターンニングを行つて、前記第１の多結晶
Si層２７上にベース電極兼拡散窓２８及びエミツ
タ電極兼拡散窓２９上をそれぞれ独立して覆う耐
酸化性マスク材パターン即ち第１のSi3N4パター
ン３０ａ及び第２のSi3N4パターン３０ｂを形成
する。次いで第４図ｂに示すように第１のSi3N4
パターン３０ａ及び第２のSi3N4パターン３０ｂ
をマスクにしてフイールドSiO2膜２６ｂ及び２
６ｃにより画定されたＮ型Siエピタキシヤル層２
３面に第１の多結晶Si層２７を通して、例えば30
〔KeV〕程度の注入エネルギで５×1014〔atm／
cm2〕程度の量の硼素イオン（B+）を選択的に注
入し、窒素（N2）中1050〔℃〕30〔分〕程度のア
ニール処理を施して、該領域に例えば4000〔Å〕
程度の深さを有するＰ型外部ベース領域３１ａ及
び３１ｂを形成する。次いで該被処理基板を加湿
酸素（O2）中で1000〔℃〕程度の温度で所望の時
間加熱し、第１の多結晶Si層２７を第１、第２の
Si3N4パターン３０ａ，３０ｂをマスクとして底
部まで選択的に熱酸化して、第４図ｃに示すよう
に外部ベース領域３１ａ，３１ｂ及びフイールド
SiO2膜２６ｂ，２６ｃ上に第１のSiO2絶縁膜３
２を形成する。次いで第４図ｄに示すように該被
処理基板上にエミツタ電極兼拡散窓２９上を覆う
フオト・レジスト・パターン３３を形成し、次い
でベース電極兼拡散窓２８上の第１のSi3N4パタ
ーン３０ａを通常の方法により選択的にエツチン
グ除去した後、フオト・レジスト・パターン３３
を除去し、次いで通常のCVD法を用いて、第４
図ｅに示すように該被処理基板上に第２のSi層例
えば5000〔Å〕程度の第２の多結晶Si層３４を形
成し、次いで該第２の多結晶Si層３４全面に例え
ば100〔KeV〕程度の注入エネルギーで１×1016
〔atm／cm2〕程度の高ドーズ量の硼素イオン
〔B+〕を注入した後、例えばN2中1050〔℃〕程度
で所望時間熱処理を施して前記硼素(B)を第１の多
結晶Si層２７を通してベース電極兼拡散窓２８下
部のＮ型Siエピタキシヤル層２３内に選択的に拡
散せしめ、該領域に例えば深さ6000〔Å〕程度の
P+型ベース・コンタクト領域３５を形成する。
なお該熱処理に於て第２のSi3N4パターン３０ｂ
で覆われているエミツタ電極兼拡散窓２９の第１
の多結晶Si層２７とその下部のN-型Siエピタキ
シヤル層２３及び第１のSiO2絶縁膜３２の下部
領域には硼素(B)の導入はなされない。次いで通常
のフオト・エツチング法を用いて該第２の多結晶
シリコン層をパターンニングして、第４図ｆに示
すようにＰ型ベース・コンタクト領域３５上に前
記ベース電極兼拡散窓２８に於て硼素により導電
性を附与された第１の多結晶Si層２７′を介して
該領域３５に接する硼素により高導電性を附与さ
れた多結晶Siベース配線３４′を形成し、次いで
該基板を加湿O2で1000〔℃〕程度の温度で所望の
時間加熱して、該多結晶Siベース配線３４′上に
厚さ例えば2000〔Å〕程度の第２のSiO2絶縁膜３
６を形成する。この様にベース電極配線用の第２
の多結晶Si層のパターニング及びその表面の選択
酸化が可能なのは、エミツタ電極兼拡散窓２９上
に未だ第２のSi3N4パターン３０ｂを残してある
からである。次いで通常の熱りん酸（H3PO4）
処理等によりエミツタ電極兼拡散窓２９上の第２
のSi3N4パターン３０ｂを除去した後、第４図ｇ
に示すように第１及び第２のSiO2絶縁膜３２及
び３６をマスクとして、エミツタ電極兼拡散窓２
９から第１の多結晶Si層２７を通してＮ型Siエピ
タキシヤル層２３に、例えば50〔KeV〕程度の注
入エネルギーで１×1014〔atm／cm2〕程度の量の
硼素イオン〔B+〕を注入し、例えばN2中1000
〔℃〕で所望の時間アニール処理を行つて、該領
域に例えば深さ3000〔Å〕程度のＰ型内部ベース
領域３７を形成する。次いで第４図ｈに示すよう
に前記第１のSiO2絶縁膜３２及び第２のSiO2絶
縁膜３６をマスクとして、前記エミツタ電極兼拡
散窓２９から第１の多結晶Si層２７を通してＰ型
内部ベース領域３７内に、例えば100〔KeV〕程
度の注入エネルギーで５×1015〔atm／cm2〕程度
の高濃度に砒素イオン（AS+）を選択的に注入
し、次いでN2中で950〔℃〕程度の温度で所望の
時間にアニール処理を施して、Ｐ型内部ベース領
域３７内に例えば2000〔Å〕以下程度のN+型エミ
ツタ領域３８を形成する。次いで該被処理基板上
に通常の方法により例えば厚さ１〔μm〕程度の金
属配線材料層例えばアルミニウム（Al）層を被
着形成し、通常のフオトエツチング法（エツチン
グ手段としてはドライ・エツチングが多く使われ
る）を用いて該Al層の多結晶Siベース配線３
４′上にオーバラツプするパターンニングを行つ
て後、400〔℃〕程度の温度で所望の時間熱処理を
行つてエミツタ電極兼拡散窓２９部の第１の多結
晶Si層２７を該Alパターン内にシンターせしめ、
第４図ｉに示すように該基板上にエミツタ電極兼
拡散窓２９に於てN+型エミツタ領域３８に接し、
且つベース・コンタクト領域３５側が第２の
SiO2絶縁膜３６を介して多結晶Siベース配線３
４′上にオーバラツプするAlエミツタ配線３９を
形成する。そして以後、通常行われる方法に従つ
てカバー絶縁膜の形成等がなされてバイポーラ半
導体装置が形成される。
例えばフイールドSiO2膜２６ｂ，２６ｃ上及び
該フイールドSiO2膜２６ｂ，２６ｃにより画定
表出される半導体基体即ちＮ型Siエピタキシヤル
層２３上に、先ず通常の化学気相成長（CVD）
法により第１のシリコン層例えば厚さ1000〜2000
〔Å〕程度の第１の多結晶Si層２７を形成し、次
いで通常のCVD法で該第１の多結晶Si層２７上
に厚さ1000〜2000〔Å〕程度の窒化シリコン
（Si3N4）膜を形成し、通常の方法により該Si3N4
膜のパターンニングを行つて、前記第１の多結晶
Si層２７上にベース電極兼拡散窓２８及びエミツ
タ電極兼拡散窓２９上をそれぞれ独立して覆う耐
酸化性マスク材パターン即ち第１のSi3N4パター
ン３０ａ及び第２のSi3N4パターン３０ｂを形成
する。次いで第４図ｂに示すように第１のSi3N4
パターン３０ａ及び第２のSi3N4パターン３０ｂ
をマスクにしてフイールドSiO2膜２６ｂ及び２
６ｃにより画定されたＮ型Siエピタキシヤル層２
３面に第１の多結晶Si層２７を通して、例えば30
〔KeV〕程度の注入エネルギで５×1014〔atm／
cm2〕程度の量の硼素イオン（B+）を選択的に注
入し、窒素（N2）中1050〔℃〕30〔分〕程度のア
ニール処理を施して、該領域に例えば4000〔Å〕
程度の深さを有するＰ型外部ベース領域３１ａ及
び３１ｂを形成する。次いで該被処理基板を加湿
酸素（O2）中で1000〔℃〕程度の温度で所望の時
間加熱し、第１の多結晶Si層２７を第１、第２の
Si3N4パターン３０ａ，３０ｂをマスクとして底
部まで選択的に熱酸化して、第４図ｃに示すよう
に外部ベース領域３１ａ，３１ｂ及びフイールド
SiO2膜２６ｂ，２６ｃ上に第１のSiO2絶縁膜３
２を形成する。次いで第４図ｄに示すように該被
処理基板上にエミツタ電極兼拡散窓２９上を覆う
フオト・レジスト・パターン３３を形成し、次い
でベース電極兼拡散窓２８上の第１のSi3N4パタ
ーン３０ａを通常の方法により選択的にエツチン
グ除去した後、フオト・レジスト・パターン３３
を除去し、次いで通常のCVD法を用いて、第４
図ｅに示すように該被処理基板上に第２のSi層例
えば5000〔Å〕程度の第２の多結晶Si層３４を形
成し、次いで該第２の多結晶Si層３４全面に例え
ば100〔KeV〕程度の注入エネルギーで１×1016
〔atm／cm2〕程度の高ドーズ量の硼素イオン
〔B+〕を注入した後、例えばN2中1050〔℃〕程度
で所望時間熱処理を施して前記硼素(B)を第１の多
結晶Si層２７を通してベース電極兼拡散窓２８下
部のＮ型Siエピタキシヤル層２３内に選択的に拡
散せしめ、該領域に例えば深さ6000〔Å〕程度の
P+型ベース・コンタクト領域３５を形成する。
なお該熱処理に於て第２のSi3N4パターン３０ｂ
で覆われているエミツタ電極兼拡散窓２９の第１
の多結晶Si層２７とその下部のN-型Siエピタキ
シヤル層２３及び第１のSiO2絶縁膜３２の下部
領域には硼素(B)の導入はなされない。次いで通常
のフオト・エツチング法を用いて該第２の多結晶
シリコン層をパターンニングして、第４図ｆに示
すようにＰ型ベース・コンタクト領域３５上に前
記ベース電極兼拡散窓２８に於て硼素により導電
性を附与された第１の多結晶Si層２７′を介して
該領域３５に接する硼素により高導電性を附与さ
れた多結晶Siベース配線３４′を形成し、次いで
該基板を加湿O2で1000〔℃〕程度の温度で所望の
時間加熱して、該多結晶Siベース配線３４′上に
厚さ例えば2000〔Å〕程度の第２のSiO2絶縁膜３
６を形成する。この様にベース電極配線用の第２
の多結晶Si層のパターニング及びその表面の選択
酸化が可能なのは、エミツタ電極兼拡散窓２９上
に未だ第２のSi3N4パターン３０ｂを残してある
からである。次いで通常の熱りん酸（H3PO4）
処理等によりエミツタ電極兼拡散窓２９上の第２
のSi3N4パターン３０ｂを除去した後、第４図ｇ
に示すように第１及び第２のSiO2絶縁膜３２及
び３６をマスクとして、エミツタ電極兼拡散窓２
９から第１の多結晶Si層２７を通してＮ型Siエピ
タキシヤル層２３に、例えば50〔KeV〕程度の注
入エネルギーで１×1014〔atm／cm2〕程度の量の
硼素イオン〔B+〕を注入し、例えばN2中1000
〔℃〕で所望の時間アニール処理を行つて、該領
域に例えば深さ3000〔Å〕程度のＰ型内部ベース
領域３７を形成する。次いで第４図ｈに示すよう
に前記第１のSiO2絶縁膜３２及び第２のSiO2絶
縁膜３６をマスクとして、前記エミツタ電極兼拡
散窓２９から第１の多結晶Si層２７を通してＰ型
内部ベース領域３７内に、例えば100〔KeV〕程
度の注入エネルギーで５×1015〔atm／cm2〕程度
の高濃度に砒素イオン（AS+）を選択的に注入
し、次いでN2中で950〔℃〕程度の温度で所望の
時間にアニール処理を施して、Ｐ型内部ベース領
域３７内に例えば2000〔Å〕以下程度のN+型エミ
ツタ領域３８を形成する。次いで該被処理基板上
に通常の方法により例えば厚さ１〔μm〕程度の金
属配線材料層例えばアルミニウム（Al）層を被
着形成し、通常のフオトエツチング法（エツチン
グ手段としてはドライ・エツチングが多く使われ
る）を用いて該Al層の多結晶Siベース配線３
４′上にオーバラツプするパターンニングを行つ
て後、400〔℃〕程度の温度で所望の時間熱処理を
行つてエミツタ電極兼拡散窓２９部の第１の多結
晶Si層２７を該Alパターン内にシンターせしめ、
第４図ｉに示すように該基板上にエミツタ電極兼
拡散窓２９に於てN+型エミツタ領域３８に接し、
且つベース・コンタクト領域３５側が第２の
SiO2絶縁膜３６を介して多結晶Siベース配線３
４′上にオーバラツプするAlエミツタ配線３９を
形成する。そして以後、通常行われる方法に従つ
てカバー絶縁膜の形成等がなされてバイポーラ半
導体装置が形成される。
上記実施例の説明から明らかなように、本発明
の方法に於てはベース配線に多結晶シリコン層を
用い、該ベース配線とエミツタ配線との間の絶縁
が、ベース配線の表面に形成された熱酸化SiO2
膜によつてなされるので、ベース配線上にエミツ
タ配線をオーバ・ラツプして形成することができ
る。従つてベース電極窓とエミツタ電極窓を近づ
けるのを妨げる要因としては、前記実施例に於て
ベース・コンタクト領域を形成する際の選択イオ
ン注入、及び多結晶シリコン配線パターンを形成
する際の選択エツチングの際のマスク位置合わせ
誤差のみとなり、この誤差を吸収するために設け
るベース電極窓とエミツタ電極窓の間隔は２〜３
〔μm〕程度あれば充分である。更に、ここで述べ
たプロセスが可能になつたのは、ベース及びエミ
ツタ各電極窓上のSi3N4膜を順次除去していくと
云う新しい方法を採用したからである。
の方法に於てはベース配線に多結晶シリコン層を
用い、該ベース配線とエミツタ配線との間の絶縁
が、ベース配線の表面に形成された熱酸化SiO2
膜によつてなされるので、ベース配線上にエミツ
タ配線をオーバ・ラツプして形成することができ
る。従つてベース電極窓とエミツタ電極窓を近づ
けるのを妨げる要因としては、前記実施例に於て
ベース・コンタクト領域を形成する際の選択イオ
ン注入、及び多結晶シリコン配線パターンを形成
する際の選択エツチングの際のマスク位置合わせ
誤差のみとなり、この誤差を吸収するために設け
るベース電極窓とエミツタ電極窓の間隔は２〜３
〔μm〕程度あれば充分である。更に、ここで述べ
たプロセスが可能になつたのは、ベース及びエミ
ツタ各電極窓上のSi3N4膜を順次除去していくと
云う新しい方法を採用したからである。
なお上記実施例に於ては第２のシリコン層にノ
ン・ドープの多結晶シリコンを用い、該多結晶シ
リコン層にＰ型不純物をドープして導電性を附与
してベース配線として用いたが、該第２のシリコ
ン層に、不純物がドープされ導電性が附与された
CVD多結晶シリコン層を用いても良い。
ン・ドープの多結晶シリコンを用い、該多結晶シ
リコン層にＰ型不純物をドープして導電性を附与
してベース配線として用いたが、該第２のシリコ
ン層に、不純物がドープされ導電性が附与された
CVD多結晶シリコン層を用いても良い。
又エミツタ配線に用いる金属配線の材料とし
て、純アルミニウム以外にアルミニウム／シリコ
ン、アルミニウム／銅等のアルミニウム合金、或
るいは高融点金属、高融点金属珪化物、多結晶シ
リコン等を用いることもできる。
て、純アルミニウム以外にアルミニウム／シリコ
ン、アルミニウム／銅等のアルミニウム合金、或
るいは高融点金属、高融点金属珪化物、多結晶シ
リコン等を用いることもできる。
以上説明したように本発明によれば、エミツタ
配線をベース電極配線上にオーバラツプして形成
することが可能になつてベース電極窓の間隔を従
来に比べて大幅に減少せしめることができる。従
つて本発明はバイポーラ半導体装置の集積度向上
に有効である。
配線をベース電極配線上にオーバラツプして形成
することが可能になつてベース電極窓の間隔を従
来に比べて大幅に減少せしめることができる。従
つて本発明はバイポーラ半導体装置の集積度向上
に有効である。
第１図ａ乃至ｄは従来方法の工程断面図、第２
図は従来方法に於ける電極窓間隔説明図、第３図
は本発明の方法に使用する被処理半導体基板の断
面構造図で、第４図ａ乃至ｉは本発明の方法に於
ける一実施例の工程断面図である。 図に於て、２３はＮ型シリコン・エピタキシヤ
ル層、２６ｂ，２６ｃはフイールド二酸化シリコ
ン膜、２７は第１の多結晶シリコン層、２７′は
導電性が附与された第１の多結晶シリコン層、２
８はベース電極兼拡散窓、２９はエミツタ電極兼
拡散窓、３０ａ，３０ｂは窒化シリコン・パター
ン、３１ａ，３１ｂはＰ型外部ベース領域、３２
は第１の二酸化シリコン絶縁膜、３３はフオト・
レジスト・パターン、３４は第２の多結晶シリコ
ン層、３４′は多結晶シリコン・ベース配線、３
５はP+型ベース・コンタクト領域、３６は第２
の二酸化シリコン絶縁膜、３７はＰ型内部ベース
領域、３８はN+型エミツタ領域、３９はアルミ
ニウム・エミツタ配線を示す。
図は従来方法に於ける電極窓間隔説明図、第３図
は本発明の方法に使用する被処理半導体基板の断
面構造図で、第４図ａ乃至ｉは本発明の方法に於
ける一実施例の工程断面図である。 図に於て、２３はＮ型シリコン・エピタキシヤ
ル層、２６ｂ，２６ｃはフイールド二酸化シリコ
ン膜、２７は第１の多結晶シリコン層、２７′は
導電性が附与された第１の多結晶シリコン層、２
８はベース電極兼拡散窓、２９はエミツタ電極兼
拡散窓、３０ａ，３０ｂは窒化シリコン・パター
ン、３１ａ，３１ｂはＰ型外部ベース領域、３２
は第１の二酸化シリコン絶縁膜、３３はフオト・
レジスト・パターン、３４は第２の多結晶シリコ
ン層、３４′は多結晶シリコン・ベース配線、３
５はP+型ベース・コンタクト領域、３６は第２
の二酸化シリコン絶縁膜、３７はＰ型内部ベース
領域、３８はN+型エミツタ領域、３９はアルミ
ニウム・エミツタ配線を示す。
Claims (1)
- 【特許請求の範囲】 １ 素子活性領域を含む半導体基体上に第１のシ
リコン薄層を形成する工程と、 該第１のシリコン薄層の少くともベース電極兼
拡散窓及びエミツタ電極兼拡散窓部上をそれぞれ
独立した耐酸化性マスク材パターンで覆つて該第
１のシリコン薄層を底部まで選択酸化する工程
と、 該ベース電極兼拡散窓部上の耐酸化性マスク材
パターンを選択的に除去する工程と、 該基体上に第２のシリコン薄層を形成する工程
と、 該第２のシリコン薄層をパターニングしてベー
ス電極配線パターンを形成する工程と、 該ベース電極配線パターンの表面に酸化膜を形
成する工程と、 該エミツタ電極兼拡散窓部上から耐酸化性マス
ク材パターンを除去する工程と、 該エミツタ電極兼拡散窓部上から延在し、該ベ
ース電極配線パターン上に該ベース電極配線パタ
ーン表面の酸化膜を介して部分的にオーバラツプ
するエミツタ配線を形成する工程とを含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13515581A JPS5835971A (ja) | 1981-08-28 | 1981-08-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13515581A JPS5835971A (ja) | 1981-08-28 | 1981-08-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5835971A JPS5835971A (ja) | 1983-03-02 |
| JPH0126186B2 true JPH0126186B2 (ja) | 1989-05-22 |
Family
ID=15145095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13515581A Granted JPS5835971A (ja) | 1981-08-28 | 1981-08-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5835971A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6076166A (ja) * | 1983-10-03 | 1985-04-30 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JPS60160164A (ja) * | 1983-10-15 | 1985-08-21 | Rohm Co Ltd | 半導体装置およびその製造方法 |
| JPS61117870A (ja) * | 1984-11-14 | 1986-06-05 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5339061A (en) * | 1976-09-22 | 1978-04-10 | Nec Corp | Production of semiconductor device |
| JPS5544715A (en) * | 1978-09-26 | 1980-03-29 | Oki Electric Ind Co Ltd | Manufacturing semiconductor device |
| JPS5685860A (en) * | 1979-11-21 | 1981-07-13 | Siemens Ag | High speed bipolar transistor and methdo of manufacturing same |
-
1981
- 1981-08-28 JP JP13515581A patent/JPS5835971A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5339061A (en) * | 1976-09-22 | 1978-04-10 | Nec Corp | Production of semiconductor device |
| JPS5544715A (en) * | 1978-09-26 | 1980-03-29 | Oki Electric Ind Co Ltd | Manufacturing semiconductor device |
| JPS5685860A (en) * | 1979-11-21 | 1981-07-13 | Siemens Ag | High speed bipolar transistor and methdo of manufacturing same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5835971A (ja) | 1983-03-02 |
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