JP2685448B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係り、特に素子間分
離領域の微細化を図るのに好適な半導体装置の製造方法
に関する。 〔従来の技術〕 従来の半導体装置の製造方法は、特開昭61−44442号
に記載のように、シリコン基板表面に第１の酸化膜と第
１の窒化膜を順次形成して素子分離領域の該２層膜を選
択的に除去し、前記第１の酸化膜をサイドエツチングし
た後に気相化学反応法により第２の窒化膜を全体に堆積
し、しかる後に、異方性エツチングにより前記第１の酸
化膜をサイドエツチングした領域に前記第２の窒化膜を
選択的に残存せしめ、そののち選択酸化を行なうことに
より、いわゆるバーズピークと呼ばれる前記第１および
第２の窒化膜下への酸化膜の食い込み現象を抑制する方
法となっていた。また、特開昭57−106145号、特開昭58
−98949号及び特開昭59−108330号には、シリコン基板
上のシリコン窒化膜をマスクにしてシリコン酸化膜を形
成する方法が記載されている。しかし、これらにはシリ
コン窒化膜の側面に別のシリコン窒化膜を形成すること
については、何ら記載がない。 〔発明が解決しようとする問題点〕 上記従来技術は、第１の酸化膜をサイドエツチングし
てシリコン基板表面を露出させた後に気相化学反応法に
より第２の窒化膜を堆積しているが、前記第２の窒化膜
を堆積する際にシリコン基板表面に自然酸化膜が生じ、
選択酸化時にはこの自然酸化膜を通して横方向に酸化が
進行するため、バーズビークを防止することができなと
いう問題があつた。 本発明の目的は、素子領域へのバーズビークの食い込
みを防止でき、分離能力の高い素子分離領域を微細に構
成することができる半導体装置の製造方法を提供するこ
とにある。 〔問題点を解決するための手段〕 上記目的を達成するための本発明の構成は、 シリコン基体主面の素子形成領域となるべき部分に所
望の形状を有する第１の酸化膜とその第１の酸化膜上に
第１の窒化膜とからなる２層膜を形成する工程と、 前記第１の酸化膜をサイドエッチングする工程と、 前記シリコン基体の前記２層膜が形成されていない領域
表面に、第２の窒化膜を形成する工程と、 前記第２の窒化膜、前記２層膜の側面及び上面を覆っ
て第３の窒化膜を形成する工程と、 前記２層膜の側面において前記第２の窒化膜及び前記
第３の窒化膜が選択的に残るように、前記第２の窒化膜
及び第３の窒化膜をエッチングする工程と、 前記シリコン基体を熱酸化して、前記残された第２及び
第３の窒化膜で規定された第２の酸化膜を選択形成する
工程と、 しかる後、前記第２の酸化膜によって区画された前記
シリコン基体主面の素子形成領域となるべき部分に所定
導電型の不純物層を形成する工程と、 より成ることを特徴とするものである。 〔作用〕 上記手段によれば、２層膜の側面に第２の窒化膜及び
第３の窒化膜のトータル側壁幅により、その側面からの
酸素供給を抑制する窒化膜の側壁を拡大することがで
き、このためシリコン基体の素子形成領域となるべき表
面部分への横方向酸化が抑えられる。したがって、選択
酸化時のバーズビークを防止でき、素子分離領域の微細
化を実現できる。 〔実施例〕 以下、本発明の一実施例を第１図により詳細に説明す
る。 まず第１図（Ａ）に示すように、Ｐ型、比抵抗10Ω・
cmのシリコン基板１の表面を熱酸化して、シリコン基板
１上に酸化膜２を形成する。次に気相化学反応（CVD:Ch
emical Vapour Deposition）法により第１の窒化膜３を
堆積する。 次に、第１図（Ｂ）に示すように、パターニングした
ホトレジスト４をマスクとして第１の窒化膜３をエツチ
ングし、さらにボロンイオン５を打ち込み、チヤネルス
トツパ用のボロン打ち込み層６を形成する。その後、第
１図（Ｃ）に示すように、ホトレジスト４の除去と酸化
膜２のサイドエツチングを順不同で行なつた後、サイド
エツチングにより露出したシリコン基板１表面に、900
℃の酸化炉内にNH3ガスを導入して20分間熱処理するこ
とにより第２の窒化膜７を形成し、さらにCVD法により
第３の窒化膜８を全体に堆積する。 次に異方性ドライエツチングにより、第１図（Ｄ）に
示すように、前記酸化膜２のサイドエツチングされた領
域に第２の窒化膜７および第３の窒化膜８を残存せしめ
る。しかる後に、第１図（Ｅ）に示すように、前記第1,
第２および第３の窒化膜3,7,8をマスクにして露呈され
ているシリコン基板１の表面を選択酸化して、ここに厚
い酸化膜９を形成する。 このとき、前記ボロン打ち込み層６は活性化されてＰ
型のチヤネルストツパ10として構成され、酸化膜９の下
面に沿つて形成される。そして、前記第1,第２および第
３の窒化膜3,7,8、および素子形成領域の酸化膜２を順
次除去することにより、第１図（Ｆ）のような素子分離
領域構造が完成する。 以下、通常の半導体装置製造工程にしたがつてゲート
酸化膜11形成、多結晶シリコンのゲート電極12形成、つ
ぎにソース，ドレインのＮ型不純物層13をイオン打ち込
み法で形成し、第１図（Ｇ）に示すようなMOS型電界効
果トランジスタを製造する。図中、14,15は各々酸化
膜，層間絶縁膜、16,17はソース・ドレインの各電極、1
8は保護絶縁膜である。 このようにして製造した半導体装置では、シリコン基
板１表面のシリコンを窒素原子と反応させて第２の窒化
膜７を形成することにより、素子領域へのバーズビーク
の食い込みを防止することができる。 つぎに、本発明の第２の実施例を説明する。第１の実
施例と異なり、本実施例では第２の窒化膜７を、NH3ガ
スを80Paの減圧下で770℃のCVD容器内に導入して形成す
ることが特徴であり、その他の製造工程は第１の実施例
と同様に行なうことにより、MOS型電界効果トランジス
タを製造する。本実施例により製造した半導体装置で
は、第１の実施例と同様に素子領域へのバーズビークの
食い込みを効果的に防止することができる。また、本実
施例は第１の実施例と異なり、第２の窒化膜７と第３の
窒化膜８を同一CVD装置内で連続して形成することがで
きるので、工程も単純化できる。 なお本発明は上記実施例に限定されるものではなく、
例えばチヤネルストツパ用のイオン打ち込みを分離領域
の選択酸化後に行なうこともできる。 〔発明の効果〕 本発明によれば、素子領域へのバーズビークの食い込
みを効果的に防止することができるので、マスク寸法通
りの素子領域，分離領域を得ることができ、集積度を著
しく向上させることができる。 また本発明では分離領域のSiを窒化するのみであり、
素子領域のSi表面を窒化していないので、素子領域に形
成されるMOS構造の絶縁膜耐圧は、分離領域を選択酸化
後、犠牲酸化を少し行なつただけで良好な特性が得られ
る。 さらに、Siの直接窒化工程が含まれることにより、第
１と第２の窒化膜の接着部から酸化が進行し、バーズビ
ークが延びることも防止することができる。
離領域の微細化を図るのに好適な半導体装置の製造方法
に関する。 〔従来の技術〕 従来の半導体装置の製造方法は、特開昭61−44442号
に記載のように、シリコン基板表面に第１の酸化膜と第
１の窒化膜を順次形成して素子分離領域の該２層膜を選
択的に除去し、前記第１の酸化膜をサイドエツチングし
た後に気相化学反応法により第２の窒化膜を全体に堆積
し、しかる後に、異方性エツチングにより前記第１の酸
化膜をサイドエツチングした領域に前記第２の窒化膜を
選択的に残存せしめ、そののち選択酸化を行なうことに
より、いわゆるバーズピークと呼ばれる前記第１および
第２の窒化膜下への酸化膜の食い込み現象を抑制する方
法となっていた。また、特開昭57−106145号、特開昭58
−98949号及び特開昭59−108330号には、シリコン基板
上のシリコン窒化膜をマスクにしてシリコン酸化膜を形
成する方法が記載されている。しかし、これらにはシリ
コン窒化膜の側面に別のシリコン窒化膜を形成すること
については、何ら記載がない。 〔発明が解決しようとする問題点〕 上記従来技術は、第１の酸化膜をサイドエツチングし
てシリコン基板表面を露出させた後に気相化学反応法に
より第２の窒化膜を堆積しているが、前記第２の窒化膜
を堆積する際にシリコン基板表面に自然酸化膜が生じ、
選択酸化時にはこの自然酸化膜を通して横方向に酸化が
進行するため、バーズビークを防止することができなと
いう問題があつた。 本発明の目的は、素子領域へのバーズビークの食い込
みを防止でき、分離能力の高い素子分離領域を微細に構
成することができる半導体装置の製造方法を提供するこ
とにある。 〔問題点を解決するための手段〕 上記目的を達成するための本発明の構成は、 シリコン基体主面の素子形成領域となるべき部分に所
望の形状を有する第１の酸化膜とその第１の酸化膜上に
第１の窒化膜とからなる２層膜を形成する工程と、 前記第１の酸化膜をサイドエッチングする工程と、 前記シリコン基体の前記２層膜が形成されていない領域
表面に、第２の窒化膜を形成する工程と、 前記第２の窒化膜、前記２層膜の側面及び上面を覆っ
て第３の窒化膜を形成する工程と、 前記２層膜の側面において前記第２の窒化膜及び前記
第３の窒化膜が選択的に残るように、前記第２の窒化膜
及び第３の窒化膜をエッチングする工程と、 前記シリコン基体を熱酸化して、前記残された第２及び
第３の窒化膜で規定された第２の酸化膜を選択形成する
工程と、 しかる後、前記第２の酸化膜によって区画された前記
シリコン基体主面の素子形成領域となるべき部分に所定
導電型の不純物層を形成する工程と、 より成ることを特徴とするものである。 〔作用〕 上記手段によれば、２層膜の側面に第２の窒化膜及び
第３の窒化膜のトータル側壁幅により、その側面からの
酸素供給を抑制する窒化膜の側壁を拡大することがで
き、このためシリコン基体の素子形成領域となるべき表
面部分への横方向酸化が抑えられる。したがって、選択
酸化時のバーズビークを防止でき、素子分離領域の微細
化を実現できる。 〔実施例〕 以下、本発明の一実施例を第１図により詳細に説明す
る。 まず第１図（Ａ）に示すように、Ｐ型、比抵抗10Ω・
cmのシリコン基板１の表面を熱酸化して、シリコン基板
１上に酸化膜２を形成する。次に気相化学反応（CVD:Ch
emical Vapour Deposition）法により第１の窒化膜３を
堆積する。 次に、第１図（Ｂ）に示すように、パターニングした
ホトレジスト４をマスクとして第１の窒化膜３をエツチ
ングし、さらにボロンイオン５を打ち込み、チヤネルス
トツパ用のボロン打ち込み層６を形成する。その後、第
１図（Ｃ）に示すように、ホトレジスト４の除去と酸化
膜２のサイドエツチングを順不同で行なつた後、サイド
エツチングにより露出したシリコン基板１表面に、900
℃の酸化炉内にNH3ガスを導入して20分間熱処理するこ
とにより第２の窒化膜７を形成し、さらにCVD法により
第３の窒化膜８を全体に堆積する。 次に異方性ドライエツチングにより、第１図（Ｄ）に
示すように、前記酸化膜２のサイドエツチングされた領
域に第２の窒化膜７および第３の窒化膜８を残存せしめ
る。しかる後に、第１図（Ｅ）に示すように、前記第1,
第２および第３の窒化膜3,7,8をマスクにして露呈され
ているシリコン基板１の表面を選択酸化して、ここに厚
い酸化膜９を形成する。 このとき、前記ボロン打ち込み層６は活性化されてＰ
型のチヤネルストツパ10として構成され、酸化膜９の下
面に沿つて形成される。そして、前記第1,第２および第
３の窒化膜3,7,8、および素子形成領域の酸化膜２を順
次除去することにより、第１図（Ｆ）のような素子分離
領域構造が完成する。 以下、通常の半導体装置製造工程にしたがつてゲート
酸化膜11形成、多結晶シリコンのゲート電極12形成、つ
ぎにソース，ドレインのＮ型不純物層13をイオン打ち込
み法で形成し、第１図（Ｇ）に示すようなMOS型電界効
果トランジスタを製造する。図中、14,15は各々酸化
膜，層間絶縁膜、16,17はソース・ドレインの各電極、1
8は保護絶縁膜である。 このようにして製造した半導体装置では、シリコン基
板１表面のシリコンを窒素原子と反応させて第２の窒化
膜７を形成することにより、素子領域へのバーズビーク
の食い込みを防止することができる。 つぎに、本発明の第２の実施例を説明する。第１の実
施例と異なり、本実施例では第２の窒化膜７を、NH3ガ
スを80Paの減圧下で770℃のCVD容器内に導入して形成す
ることが特徴であり、その他の製造工程は第１の実施例
と同様に行なうことにより、MOS型電界効果トランジス
タを製造する。本実施例により製造した半導体装置で
は、第１の実施例と同様に素子領域へのバーズビークの
食い込みを効果的に防止することができる。また、本実
施例は第１の実施例と異なり、第２の窒化膜７と第３の
窒化膜８を同一CVD装置内で連続して形成することがで
きるので、工程も単純化できる。 なお本発明は上記実施例に限定されるものではなく、
例えばチヤネルストツパ用のイオン打ち込みを分離領域
の選択酸化後に行なうこともできる。 〔発明の効果〕 本発明によれば、素子領域へのバーズビークの食い込
みを効果的に防止することができるので、マスク寸法通
りの素子領域，分離領域を得ることができ、集積度を著
しく向上させることができる。 また本発明では分離領域のSiを窒化するのみであり、
素子領域のSi表面を窒化していないので、素子領域に形
成されるMOS構造の絶縁膜耐圧は、分離領域を選択酸化
後、犠牲酸化を少し行なつただけで良好な特性が得られ
る。 さらに、Siの直接窒化工程が含まれることにより、第
１と第２の窒化膜の接着部から酸化が進行し、バーズビ
ークが延びることも防止することができる。
【図面の簡単な説明】
第１図（Ａ）〜（Ｇ）は、本発明の一実施例による製造
工程を示す断面図である。 １…シリコン基板、2,9,11,14…酸化膜、3,7,8…窒化
膜、４…ホトレジスト、５…ボロンイオン、６…ボロン
イオン打ち込み層、10…チヤネルストツパ、12…ゲート
電極、13…Ｎ型不純物層、15…層間絶縁膜、16,17…Al
電極、18…保護絶縁膜。
工程を示す断面図である。 １…シリコン基板、2,9,11,14…酸化膜、3,7,8…窒化
膜、４…ホトレジスト、５…ボロンイオン、６…ボロン
イオン打ち込み層、10…チヤネルストツパ、12…ゲート
電極、13…Ｎ型不純物層、15…層間絶縁膜、16,17…Al
電極、18…保護絶縁膜。
Claims (1)
- (57)【特許請求の範囲】 １．シリコン基体主面の素子形成領域となるべき部分に
所望の形状を有する第１の酸化膜とその第１の酸化膜上
に第１の窒化膜とからなる２層膜を形成する工程と、 前記第１の酸化膜をサイドエッチングする工程と、 前記シリコン基体の前記２層膜が形成されていない領域
表面に、第２の窒化膜を形成する工程と、 前記第２の窒化膜、前記２層膜の側面及び上面を覆って
第３の窒化膜を形成する工程と、 前記２層膜の側面において前記第２の窒化膜及び前記第
３の窒化膜が選択的に残るように、前記第２の窒化膜及
び第３の窒化膜をエッチングする工程と、 前記シリコン基体を熱酸化して、前記残された第２及び
第３の窒化膜で規定された第２の酸化膜を選択形成する
工程と、 しかる後、前記第２の酸化膜によって区画された前記シ
リコン基体主面の素子形成領域となるべき部分に所定導
電型の不純物層を形成する工程と、 を有することを特徴とする半導体装置の製造方法。 ２．前記第１の酸化膜は前記シリコン基体の表面を熱酸
化した熱酸化膜であることを特徴とする特許請求の範囲
第１項記載の半導体装置の製造方法。 ３．前記第２の酸化膜は素子分離用の酸化膜であること
を特徴とする特許請求の範囲第１項乃至第２項の何れか
に記載の半導体装置の製造方法。 ４．前記第２の窒化膜形成は、前記シリコン基体の表面
を熱窒化させることにより形成することを特徴とする特
許請求の範囲第１項記載の半導体装置の製造方法。 ５．前記第２の窒化膜および前記第３の窒化膜形成は、
CVD容器内で被覆形成することを特徴とする特許請求の
範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62170929A JP2685448B2 (ja) | 1987-07-10 | 1987-07-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62170929A JP2685448B2 (ja) | 1987-07-10 | 1987-07-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6415946A JPS6415946A (en) | 1989-01-19 |
| JP2685448B2 true JP2685448B2 (ja) | 1997-12-03 |
Family
ID=15913979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62170929A Expired - Fee Related JP2685448B2 (ja) | 1987-07-10 | 1987-07-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2685448B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56164550A (en) * | 1980-05-21 | 1981-12-17 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS598349A (ja) * | 1982-07-06 | 1984-01-17 | Nec Corp | 半導体装置の製造方法 |
| JPS59108330A (ja) * | 1982-12-13 | 1984-06-22 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4551910A (en) * | 1984-11-27 | 1985-11-12 | Intel Corporation | MOS Isolation processing |
-
1987
- 1987-07-10 JP JP62170929A patent/JP2685448B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6415946A (en) | 1989-01-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |