JP2568864B2 - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
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- JP2568864B2 JP2568864B2 JP62278566A JP27856687A JP2568864B2 JP 2568864 B2 JP2568864 B2 JP 2568864B2 JP 62278566 A JP62278566 A JP 62278566A JP 27856687 A JP27856687 A JP 27856687A JP 2568864 B2 JP2568864 B2 JP 2568864B2
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- polycrystalline silicon
- insulating film
- mosi
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、MIS構造を有する半導体装置の製造方法に
関する。
関する。
従来の半導体装置を、MOS型半導体装置の製造方法を
一例に取り、ゲート酸化工程以降について概略を示そ
う。
一例に取り、ゲート酸化工程以降について概略を示そ
う。
Ｎ型、比抵抗10〜20（Ωcm）のシリコン基板301上
に、GATE酸化膜302を400Å形成させたのち、ゲート電極
層308として、例えば、第１多結晶シリコン層307をCVD
（Chemical Vapour Deposition）法によって2000Å堆
積させた後、第1MoSi2（モリブデンシリサイド）層303
をスパッタ法によって3000Å堆積させる。
に、GATE酸化膜302を400Å形成させたのち、ゲート電極
層308として、例えば、第１多結晶シリコン層307をCVD
（Chemical Vapour Deposition）法によって2000Å堆
積させた後、第1MoSi2（モリブデンシリサイド）層303
をスパッタ法によって3000Å堆積させる。
ついで、ポジレジストを用いたフォトリソグラフィー
によって所望のパターニングをし、ドライエッチングに
よって、ゲート電極層308すなわち第1MoSi2層303、およ
び第１多結晶シリコン層307をエッチングする。（第３
図（ａ）） さらに、ゲート電極層308を、900℃水蒸気雰囲気中で
30分間酸化し、ゲート電極層308の周囲に約2000Åの酸
化シリコン膜を形成させる。このとき、シリコン基板上
の酸化膜305も1000Åになる。
によって所望のパターニングをし、ドライエッチングに
よって、ゲート電極層308すなわち第1MoSi2層303、およ
び第１多結晶シリコン層307をエッチングする。（第３
図（ａ）） さらに、ゲート電極層308を、900℃水蒸気雰囲気中で
30分間酸化し、ゲート電極層308の周囲に約2000Åの酸
化シリコン膜を形成させる。このとき、シリコン基板上
の酸化膜305も1000Åになる。
こののちMOSトランジスターのソース、ドレインとな
る部分をポジレジストをもちいたフォトリソグラフィー
によって、開孔した後、イオン化ホウ素（B+）を、１×
1015〔個/cm2〕以上イオン注入する。（第３図（ｂ）） 次に、ポジレジストをもちいたフォトリソグラフィー
によって、MOSトランジスターのドレインまたは、ソー
ス、および第1MoSi2303上部を開孔した後、ドライエッ
チングによってシリコン酸化膜を除去する。
る部分をポジレジストをもちいたフォトリソグラフィー
によって、開孔した後、イオン化ホウ素（B+）を、１×
1015〔個/cm2〕以上イオン注入する。（第３図（ｂ）） 次に、ポジレジストをもちいたフォトリソグラフィー
によって、MOSトランジスターのドレインまたは、ソー
ス、および第1MoSi2303上部を開孔した後、ドライエッ
チングによってシリコン酸化膜を除去する。
この後、第２多結晶シリコン306をCVD法によって3000
Å堆積させ、第２多結晶シリコン中へ多量の（約１×10
20（個/cm2））のＰ（リン）を拡散させる。さらに、ポ
ジレジストをもちいたフォトリソグラフィーによって、
パターンを形成させたのち、第２多結晶シリコンをドラ
イエッチングする。（第３図（ｃ）） この後、酸化シリコン膜をCVD法によって堆積させた
のち、コンタクト孔をフォトリソグラフィー、およびド
ライエッチングによって開孔し、配線金属として例えば
Alを蒸着し、配線金属をフォトリソグラフィー、および
ドライエッチングして、配線に必要な部分をのこす。
Å堆積させ、第２多結晶シリコン中へ多量の（約１×10
20（個/cm2））のＰ（リン）を拡散させる。さらに、ポ
ジレジストをもちいたフォトリソグラフィーによって、
パターンを形成させたのち、第２多結晶シリコンをドラ
イエッチングする。（第３図（ｃ）） この後、酸化シリコン膜をCVD法によって堆積させた
のち、コンタクト孔をフォトリソグラフィー、およびド
ライエッチングによって開孔し、配線金属として例えば
Alを蒸着し、配線金属をフォトリソグラフィー、および
ドライエッチングして、配線に必要な部分をのこす。
以上従来のMOS型半導体装置の概略をしめした。
しかし、前述の従来技術では、ゲート電極層と第２多
結晶シリコン間の層間酸化膜は、第1MoSi2層を酸化して
形成した層間絶縁膜であるため、絶縁破壊電界は、２〜
３（MV/cm）にまで低下してしまうという欠点を有して
いた。
結晶シリコン間の層間酸化膜は、第1MoSi2層を酸化して
形成した層間絶縁膜であるため、絶縁破壊電界は、２〜
３（MV/cm）にまで低下してしまうという欠点を有して
いた。
本発明は、このような問題点を解決するものでその目
的とするところは、ゲート電極層と第２多結晶シリコン
間の絶縁性を、安定させると共に、高めるものである。
的とするところは、ゲート電極層と第２多結晶シリコン
間の絶縁性を、安定させると共に、高めるものである。
本発明のMIS型半導体装置の製造方法は、半導体基板
上方にゲート絶縁膜を介して設けられ、少なくともシリ
サイド層あるいは高融点金属層と多結晶シリコン層とを
含み、最上部に前記多結晶シリコン層が設置されている
ゲート電極と、少なくとも前記ゲート電極をマスクとし
て前記半導体基板中に設けられた不純物層と、を有する
MIS型半導体装置の製造方法であって、前記ゲート電極
上に第１絶縁膜を形成する工程、前記ゲート電極と前記
第１絶縁膜との側壁に第２絶縁膜を形成する工程、少な
くとも前記不純物層上方、前記第１絶縁膜上及び前記第
２絶縁膜上に、前記ゲート電極上に至る開口幅を有する
コンタクトホールを持つ第３絶縁膜を形成する工程、少
なくとも前記コンタクトホール内に配線層を形成し、前
記不純物層と前記配線層とを接触させる工程、を有する
ことを特徴とする。
上方にゲート絶縁膜を介して設けられ、少なくともシリ
サイド層あるいは高融点金属層と多結晶シリコン層とを
含み、最上部に前記多結晶シリコン層が設置されている
ゲート電極と、少なくとも前記ゲート電極をマスクとし
て前記半導体基板中に設けられた不純物層と、を有する
MIS型半導体装置の製造方法であって、前記ゲート電極
上に第１絶縁膜を形成する工程、前記ゲート電極と前記
第１絶縁膜との側壁に第２絶縁膜を形成する工程、少な
くとも前記不純物層上方、前記第１絶縁膜上及び前記第
２絶縁膜上に、前記ゲート電極上に至る開口幅を有する
コンタクトホールを持つ第３絶縁膜を形成する工程、少
なくとも前記コンタクトホール内に配線層を形成し、前
記不純物層と前記配線層とを接触させる工程、を有する
ことを特徴とする。
〔実施例１〕 第１図は、本発明のMIS型半導体装置の実施例をMOS型
半導体装置について製造方法を例に取りながら具体的に
示す。
半導体装置について製造方法を例に取りながら具体的に
示す。
Ｐ型、比抵抗８〜12（Ωcm）のシリコン基板100上
に、GATE酸化膜101を1000℃O2雰囲気中で400Å形成させ
たのち、ゲート電極材として、第１多結晶シリコン層10
2をCVD法により1000Å堆積させ、第１モリブデンシリサ
イド層、以下第1MoSi2層と略記する103をスパッタ法に
より2000Å堆積させた後、第２多結晶シリコン層104をC
VD法によって2000Å堆積させた。（第１図（ａ）） 更に、ポジレジストを用いたフォトリソグラフィーに
よって所望のパターニングを行ったのち、ドライエッチ
ングによってはじめに、第２多結晶シリコン層104を、
ついで第1MoSi2層103を、最後に第１多結晶シリコン層1
02をエッチングした。このとき、第１多結晶シリコン層
102のエッチング条件は、SF6、CClF5ガス、150W、圧力
0.6Torrで、30秒程度エッチングした。第２多結晶シリ
コン層104は20秒程度エッチングした。また、第1MoSi2
層103は、CCl4＋O2ガス、200W圧力6Paで１分程度エッチ
ングした。
に、GATE酸化膜101を1000℃O2雰囲気中で400Å形成させ
たのち、ゲート電極材として、第１多結晶シリコン層10
2をCVD法により1000Å堆積させ、第１モリブデンシリサ
イド層、以下第1MoSi2層と略記する103をスパッタ法に
より2000Å堆積させた後、第２多結晶シリコン層104をC
VD法によって2000Å堆積させた。（第１図（ａ）） 更に、ポジレジストを用いたフォトリソグラフィーに
よって所望のパターニングを行ったのち、ドライエッチ
ングによってはじめに、第２多結晶シリコン層104を、
ついで第1MoSi2層103を、最後に第１多結晶シリコン層1
02をエッチングした。このとき、第１多結晶シリコン層
102のエッチング条件は、SF6、CClF5ガス、150W、圧力
0.6Torrで、30秒程度エッチングした。第２多結晶シリ
コン層104は20秒程度エッチングした。また、第1MoSi2
層103は、CCl4＋O2ガス、200W圧力6Paで１分程度エッチ
ングした。
更に、950℃WetO2雰囲気中で30分間酸化し第1MoSi2層
103をシリサイド化させるとともに第２多結晶シリコン
層104を酸化させ、第２多結晶シリコン層104上に2500Å
程度の熱酸化シリコン層105（第１絶縁膜）を形成させ
た。このときシリコン基板上にも500Åの熱酸化シリコ
ン層が形成される。第1MoSi2層103を酸化させて形成し
た酸化シリコン層の絶縁耐圧は３（MV/cm）程度であっ
たが、第1MoSi2層上の第２多結晶シリコン層104を酸化
させて形成した酸化シリコン層105は緻密で絶縁耐圧は
６（MV/cm）以上得ることが出来た。
103をシリサイド化させるとともに第２多結晶シリコン
層104を酸化させ、第２多結晶シリコン層104上に2500Å
程度の熱酸化シリコン層105（第１絶縁膜）を形成させ
た。このときシリコン基板上にも500Åの熱酸化シリコ
ン層が形成される。第1MoSi2層103を酸化させて形成し
た酸化シリコン層の絶縁耐圧は３（MV/cm）程度であっ
たが、第1MoSi2層上の第２多結晶シリコン層104を酸化
させて形成した酸化シリコン層105は緻密で絶縁耐圧は
６（MV/cm）以上得ることが出来た。
つぎに、CVD法によって、第２酸化シリコン層を5000
Å堆積させる。このときの堆積条件は、780℃雰囲気中N
2O＋CH4ガス200Paで30分間熱処理を行うことによって得
られる。次に、イオン化したリン（P+）を30Kevの加速
エネルギーで８×1012（コ/cm2）イオン注入した。
Å堆積させる。このときの堆積条件は、780℃雰囲気中N
2O＋CH4ガス200Paで30分間熱処理を行うことによって得
られる。次に、イオン化したリン（P+）を30Kevの加速
エネルギーで８×1012（コ/cm2）イオン注入した。
次に、第２酸化シリコン層をRIE（Reactive Ion Et
ching）モードで、DRYエッチングした。このとき、第１
多結晶シリコン層102、第1MoSi2層103、第２多結晶シリ
コン層104及び、第１酸化シリコン層105の側壁部には、
第２酸化シリコン層が残った状態、いわゆるサイドウォ
ール（Side Wall）106（第２絶縁膜）が形成される。
また、このDRYエッチングによて第２多結晶シリコン層
上の酸化膜105は、2000Å程度の膜減りする。従って、
この工程までで第１多結晶シリコン層102、第1MoSi2層1
03及び、第２多結晶シリコン層104は、酸化シリコン膜
によって完全におおわれたことになる。次に、イオン化
したリン（P+）を30Kevの加速エネルギーで１×10
16（コ/cm2）イオン注入した。（第１図（ｂ）） 次に、CVD法によって第３酸化シリコン膜107（第３絶
縁膜）を2500Å堆積させる。このときの堆積条件は、76
0℃雰囲気中、圧力200Paでガスは、SiH4、N2O、N2であ
った。
ching）モードで、DRYエッチングした。このとき、第１
多結晶シリコン層102、第1MoSi2層103、第２多結晶シリ
コン層104及び、第１酸化シリコン層105の側壁部には、
第２酸化シリコン層が残った状態、いわゆるサイドウォ
ール（Side Wall）106（第２絶縁膜）が形成される。
また、このDRYエッチングによて第２多結晶シリコン層
上の酸化膜105は、2000Å程度の膜減りする。従って、
この工程までで第１多結晶シリコン層102、第1MoSi2層1
03及び、第２多結晶シリコン層104は、酸化シリコン膜
によって完全におおわれたことになる。次に、イオン化
したリン（P+）を30Kevの加速エネルギーで１×10
16（コ/cm2）イオン注入した。（第１図（ｂ）） 次に、CVD法によって第３酸化シリコン膜107（第３絶
縁膜）を2500Å堆積させる。このときの堆積条件は、76
0℃雰囲気中、圧力200Paでガスは、SiH4、N2O、N2であ
った。
つぎに、ポジレジストパターンをマスクにしてSi基板
との接触が必要な部分を開孔する。（この開口部をスル
ーホールとよぶ。）このとき開孔する部分は、第１多結
晶シリコン層102、第1MoSi2層103及び、第２多結晶シリ
コン層104のパターンと重なり合ってもよい。従って、
上述した製造方法によって第１多結晶シリコン層102、
第1MoSi2層103、第２多結晶シリコン層104とスルーホー
ルとの合わせ余裕は、従来１μｍ程度は必要としたが、
スルーホールと第１多結晶シリコン層102、第1MoSi2 10
3及び、第２多結晶シリコン層104のパターンと重なり合
ってもよくなったため、更に素子の微細化が可能になっ
た。
との接触が必要な部分を開孔する。（この開口部をスル
ーホールとよぶ。）このとき開孔する部分は、第１多結
晶シリコン層102、第1MoSi2層103及び、第２多結晶シリ
コン層104のパターンと重なり合ってもよい。従って、
上述した製造方法によって第１多結晶シリコン層102、
第1MoSi2層103、第２多結晶シリコン層104とスルーホー
ルとの合わせ余裕は、従来１μｍ程度は必要としたが、
スルーホールと第１多結晶シリコン層102、第1MoSi2 10
3及び、第２多結晶シリコン層104のパターンと重なり合
ってもよくなったため、更に素子の微細化が可能になっ
た。
次に、ドライエッチングによって第３酸化シリコン膜
107を部分的に開孔する。このときのエッチング条件
は、C2ClF5、N2 600W、0.12Torrであった。（第１図
（ｃ）） このエッチングによってシリコン基板は露出するが、
第２多結晶シリコン層104上に形成された酸化膜は、500
Åしかエッチングされないため、結局第２多結晶シリコ
ン膜104上にはまだ1500Åの酸化膜が残されていること
になる。
107を部分的に開孔する。このときのエッチング条件
は、C2ClF5、N2 600W、0.12Torrであった。（第１図
（ｃ）） このエッチングによってシリコン基板は露出するが、
第２多結晶シリコン層104上に形成された酸化膜は、500
Åしかエッチングされないため、結局第２多結晶シリコ
ン膜104上にはまだ1500Åの酸化膜が残されていること
になる。
更に、第３多結晶シリコン108（配線層）を2000Å堆
積させた。こののち、イオン化したリン（P+）を６×10
15〔個/cm2〕を注入したのちポジレジストを用いたフォ
トリソグラフィーによって、所望のパターニングを行っ
たのちドライエッチングした。このときのエッチ条件
は、C2ClF5＋SF6 150W圧力0.6Torrで約20秒であった。
（第１図（ｄ）） こののち、第３多結晶シリコンと配線材を絶縁するた
めの酸化シリコンを堆積させたのち、シリコン基板、第
２多結晶シリコン、第３多結晶シリコンとの接触を取る
ための開孔し配線材を堆積し、パターニングしたのち、
素子表面保護膜を堆積させ、最後に配線材と外部端子と
の接触を取るための孔を開孔する。
積させた。こののち、イオン化したリン（P+）を６×10
15〔個/cm2〕を注入したのちポジレジストを用いたフォ
トリソグラフィーによって、所望のパターニングを行っ
たのちドライエッチングした。このときのエッチ条件
は、C2ClF5＋SF6 150W圧力0.6Torrで約20秒であった。
（第１図（ｄ）） こののち、第３多結晶シリコンと配線材を絶縁するた
めの酸化シリコンを堆積させたのち、シリコン基板、第
２多結晶シリコン、第３多結晶シリコンとの接触を取る
ための開孔し配線材を堆積し、パターニングしたのち、
素子表面保護膜を堆積させ、最後に配線材と外部端子と
の接触を取るための孔を開孔する。
〔実施例２〕 第２図は、本発明のMIS型半導体装置の実施例をMOS型
半導体装置を例に取りながら具体的に示す。
半導体装置を例に取りながら具体的に示す。
Ｐ型、比抵抗８〜12（Ωcm）のシリコン基板200上
に、GATE酸化膜201を1000℃O2雰囲気中で400Å形成させ
たのち、ゲート電極材として、第１多結晶シリコン層20
2をCVD法により1000Å堆積させ、第１モリブデンシリサ
イド層、以下第1MoSi2層と略記する203をスパッタ法に
より2000Å堆積させた後、第２多結晶シリコン層204をC
VD法によって500Å堆積させた後第１酸化シリコン層205
（第１絶縁膜）をCVD法によって3000Å堆積させた。堆
積条件は、780℃雰囲気中N2O＋CH4ガス200Paで15分間熱
処理を行うことによって得られる。（第２図（ａ）） 更に、ポジレジストを用いたフォトリソグラフィーに
よって、所望のパターニングを行ったのち、ドライエッ
チングによってはじめに第１酸化シリコン層205を、次
に第２多結晶シリコン層204を、ついで第1MoSi2層203
を、最後に第１多結晶シリコン層202をエッチングし
た。このとき、第１多結晶シリコン層202のエッチング
条件は、SF6、CClF5ガス、150W圧力0.6Torrで30秒程度
エッチングした。第２多結晶シリコン層204は20秒程度
エッチングした。また、第1MoSi2 203は、CCl4＋O2ガ
ス、200W圧力6Paで１分程度エッチングした。
に、GATE酸化膜201を1000℃O2雰囲気中で400Å形成させ
たのち、ゲート電極材として、第１多結晶シリコン層20
2をCVD法により1000Å堆積させ、第１モリブデンシリサ
イド層、以下第1MoSi2層と略記する203をスパッタ法に
より2000Å堆積させた後、第２多結晶シリコン層204をC
VD法によって500Å堆積させた後第１酸化シリコン層205
（第１絶縁膜）をCVD法によって3000Å堆積させた。堆
積条件は、780℃雰囲気中N2O＋CH4ガス200Paで15分間熱
処理を行うことによって得られる。（第２図（ａ）） 更に、ポジレジストを用いたフォトリソグラフィーに
よって、所望のパターニングを行ったのち、ドライエッ
チングによってはじめに第１酸化シリコン層205を、次
に第２多結晶シリコン層204を、ついで第1MoSi2層203
を、最後に第１多結晶シリコン層202をエッチングし
た。このとき、第１多結晶シリコン層202のエッチング
条件は、SF6、CClF5ガス、150W圧力0.6Torrで30秒程度
エッチングした。第２多結晶シリコン層204は20秒程度
エッチングした。また、第1MoSi2 203は、CCl4＋O2ガ
ス、200W圧力6Paで１分程度エッチングした。
更に、950℃O2雰囲気中で30分間酸化し第1MoSi2層203
をシリサイド化させた。このMoSi2層はシリサイド化さ
せる際30％程度堆積収縮するため特にMoSi2層とシリコ
ン酸化膜との密着性が悪化し、剥離してしまうという欠
点を有していたがMoSi2層上に第２多結晶シリコン層を
形成させることによってMoSi2層の応力を緩和し、第１
酸化シリコン層105との密着性を高めるとともに安定化
させることが出来た。
をシリサイド化させた。このMoSi2層はシリサイド化さ
せる際30％程度堆積収縮するため特にMoSi2層とシリコ
ン酸化膜との密着性が悪化し、剥離してしまうという欠
点を有していたがMoSi2層上に第２多結晶シリコン層を
形成させることによってMoSi2層の応力を緩和し、第１
酸化シリコン層105との密着性を高めるとともに安定化
させることが出来た。
つぎに、CVD法によって第２酸化シリコン層を5000Å
堆積させる。このときの堆積条件は、780℃雰囲気中N2O
＋CH4ガス200Paで30分間熱処理を行うことによって得ら
れる。次に、イオン化したリン（P+）を30Kevの加速エ
ネルギーで８×1012（コ/cm2）イオン注入した。
堆積させる。このときの堆積条件は、780℃雰囲気中N2O
＋CH4ガス200Paで30分間熱処理を行うことによって得ら
れる。次に、イオン化したリン（P+）を30Kevの加速エ
ネルギーで８×1012（コ/cm2）イオン注入した。
次に、第２酸化シリコン層を、RIE（Reactive Ion
Etching）モードで、DRYエッチングした。このとき、第
１多結晶シリコン層202、第1MoSi2層203、第２多結晶シ
リコン層204及び、第１酸化シリコン層205の側壁部に
は、第２酸化シリコン膜が残った状態、いわゆるサイド
ウォール（Side Wall）206（第２絶縁膜）が形成され
る。また、このDRYエッチングによって第１酸化シリコ
ン層205は、2500Å程度に膜減りする。従って、この工
程までで第１多結晶シリコン層203、第1MoSi2層203及
び、第２多結晶シリコン層204は、酸化シリコン膜によ
って完全におおわれたことになる。次に、イオン化した
リン（P+）を30Kevの加速エネルギーで１×1016（コ/cm
2）イオン注入した。（第２図（ｂ）） 次に、CVD法によって第３酸化シリコン膜207（第３絶
縁膜）を2500Å堆積させる。このときの堆積条件は、76
0℃雰囲気中圧力200Paで、ガスは、SiH4、N2O、N2であ
った。
Etching）モードで、DRYエッチングした。このとき、第
１多結晶シリコン層202、第1MoSi2層203、第２多結晶シ
リコン層204及び、第１酸化シリコン層205の側壁部に
は、第２酸化シリコン膜が残った状態、いわゆるサイド
ウォール（Side Wall）206（第２絶縁膜）が形成され
る。また、このDRYエッチングによって第１酸化シリコ
ン層205は、2500Å程度に膜減りする。従って、この工
程までで第１多結晶シリコン層203、第1MoSi2層203及
び、第２多結晶シリコン層204は、酸化シリコン膜によ
って完全におおわれたことになる。次に、イオン化した
リン（P+）を30Kevの加速エネルギーで１×1016（コ/cm
2）イオン注入した。（第２図（ｂ）） 次に、CVD法によって第３酸化シリコン膜207（第３絶
縁膜）を2500Å堆積させる。このときの堆積条件は、76
0℃雰囲気中圧力200Paで、ガスは、SiH4、N2O、N2であ
った。
つぎに、ポジレジストパターンをマスクにしてSi基板
との接触が必要な部分を開孔する。（この開口部をスル
ーホールとよぶ。）このとき開孔する部分は、第１多結
晶シリコン層202、第1MoSi2層203及び、第２多結晶シリ
コン層204のパターンと重なりあってもよい。従って、
上述した製造方法によって第１多結晶シリコン層202、
第1MoSi2層203、第２多結晶シリコン層204とスルーホー
ルとの合わせ余裕は、従来１μｍ程度は必要としたが、
スルーホールと第１多結晶シリコン層202、第1MoSi2層2
03及び、第２多結晶シリコン層204のパターンと重なり
合ってもよくなったため、更に素子の微細化が可能にな
った。
との接触が必要な部分を開孔する。（この開口部をスル
ーホールとよぶ。）このとき開孔する部分は、第１多結
晶シリコン層202、第1MoSi2層203及び、第２多結晶シリ
コン層204のパターンと重なりあってもよい。従って、
上述した製造方法によって第１多結晶シリコン層202、
第1MoSi2層203、第２多結晶シリコン層204とスルーホー
ルとの合わせ余裕は、従来１μｍ程度は必要としたが、
スルーホールと第１多結晶シリコン層202、第1MoSi2層2
03及び、第２多結晶シリコン層204のパターンと重なり
合ってもよくなったため、更に素子の微細化が可能にな
った。
次に、ドライエッチングによって第３酸化シリコーン
膜207を部分的に開孔する。このときのエッチング条件
は、C2ClF5、N2 600W、0.12Torrであった。（第２図
（ｃ）） このエッチングによってシリコン基板は露出するが、
第２多結晶シリコン層104上に形成された酸化膜は、500
Åしかエッチングされないため、結局第２多結晶シリコ
ン膜104上にはまだ2000Åの酸化膜が残されていること
になる。また、MoSi2膜を酸化して得られた酸化膜は、
絶縁耐圧が通常２〜３（MV/cm）しか得られないが、CVD
法によって得られた酸化膜は、緻密で絶縁耐圧は８（MV
/cm）以上得ることが出来る。
膜207を部分的に開孔する。このときのエッチング条件
は、C2ClF5、N2 600W、0.12Torrであった。（第２図
（ｃ）） このエッチングによってシリコン基板は露出するが、
第２多結晶シリコン層104上に形成された酸化膜は、500
Åしかエッチングされないため、結局第２多結晶シリコ
ン膜104上にはまだ2000Åの酸化膜が残されていること
になる。また、MoSi2膜を酸化して得られた酸化膜は、
絶縁耐圧が通常２〜３（MV/cm）しか得られないが、CVD
法によって得られた酸化膜は、緻密で絶縁耐圧は８（MV
/cm）以上得ることが出来る。
更に、第３多結晶シリコン208（配線層）を2000Å堆
積させた。こののち、イオン化したリン（P+）を６×10
15〔個/cm2〕注入したのちポジレジストを用いたフォト
リソグラフィーによって所望のパターニングを行ったの
ちドライエッチングした。このときのエッチ条件は、C2
ClF5＋SF6 150W圧力0.6Torrで約20秒であった。（第２
図（ｄ）） こののち、第３多結晶シリコンと配線材を絶縁するた
めの酸化シリコンを堆積させたのち、シリコン基板、第
２多結晶シリコン、第３多結晶シリコンとの接触を取る
ための孔を開孔し配線材を堆積し、パターニングしたの
ち、素子表面保護膜を堆積させ、最後に配線材と外部端
子との接触を取るための孔を開孔する。
積させた。こののち、イオン化したリン（P+）を６×10
15〔個/cm2〕注入したのちポジレジストを用いたフォト
リソグラフィーによって所望のパターニングを行ったの
ちドライエッチングした。このときのエッチ条件は、C2
ClF5＋SF6 150W圧力0.6Torrで約20秒であった。（第２
図（ｄ）） こののち、第３多結晶シリコンと配線材を絶縁するた
めの酸化シリコンを堆積させたのち、シリコン基板、第
２多結晶シリコン、第３多結晶シリコンとの接触を取る
ための孔を開孔し配線材を堆積し、パターニングしたの
ち、素子表面保護膜を堆積させ、最後に配線材と外部端
子との接触を取るための孔を開孔する。
以上、本発明の実施例を具体的にしめした。しかし、
この実施例は、あくまで一実施例であり例えば、MoSi2
をTiSi2、WSi2、Mo、Ti、Ｗ、Pt等に変えても効果は同
じである。
この実施例は、あくまで一実施例であり例えば、MoSi2
をTiSi2、WSi2、Mo、Ti、Ｗ、Pt等に変えても効果は同
じである。
本発明のMIS型半導体装置の製造方法によれば、ゲー
ト電極の最上部に多結晶シリコンを設置したので、ゲー
ト電極とゲート電極上に形成される絶縁膜との密着性が
向上し、さらにゲート電極上の絶縁膜を緻密化すること
ができる。よって、絶縁耐圧は、従来の２〜３（MV/c
m）から８（MV/cm）以上に向上し信頼性が大幅に向上し
た。
ト電極の最上部に多結晶シリコンを設置したので、ゲー
ト電極とゲート電極上に形成される絶縁膜との密着性が
向上し、さらにゲート電極上の絶縁膜を緻密化すること
ができる。よって、絶縁耐圧は、従来の２〜３（MV/c
m）から８（MV/cm）以上に向上し信頼性が大幅に向上し
た。
また、本発明のMIS型半導体装置によって作られた4M
ビットのMASKROMは従来の半導体装置に比べてchip面積
を20％減少させることが出来た。
ビットのMASKROMは従来の半導体装置に比べてchip面積
を20％減少させることが出来た。
第１図（ａ）〜（ｄ）、第２図（ａ）〜（ｄ）は、本発
明のMOS型半導体装置の一実施例の工程断面図である。 第３図（ａ）〜（ｃ）は、従来のMOS型半導体装置の工
程断面図である。 100、200……シリコン基板 101、201……ゲート酸化膜 102、202……第１多結晶シリコン層 103、203……第1MoSi2層 104、204……第２多結晶シリコン層 105、205……第１酸化シリコン層 106、206……サイドウォール 107、207……第３酸化シリコン層 108、208……第３多結晶シリコン層 109、209……レジスト 110、210……イオン注入層 301……シリコン基板 302……GATE酸化膜 303……第1MoSi2層 304……第1MoSi2層上の熱酸化膜 305……シリコン基板上の熱酸化膜 306……第２多結晶シリコン層 307……第１多結晶シリコン層 308……GATE電極層 309……イオン注入層
明のMOS型半導体装置の一実施例の工程断面図である。 第３図（ａ）〜（ｃ）は、従来のMOS型半導体装置の工
程断面図である。 100、200……シリコン基板 101、201……ゲート酸化膜 102、202……第１多結晶シリコン層 103、203……第1MoSi2層 104、204……第２多結晶シリコン層 105、205……第１酸化シリコン層 106、206……サイドウォール 107、207……第３酸化シリコン層 108、208……第３多結晶シリコン層 109、209……レジスト 110、210……イオン注入層 301……シリコン基板 302……GATE酸化膜 303……第1MoSi2層 304……第1MoSi2層上の熱酸化膜 305……シリコン基板上の熱酸化膜 306……第２多結晶シリコン層 307……第１多結晶シリコン層 308……GATE電極層 309……イオン注入層
Claims (1)
- 【請求項１】半導体基板上方にゲート絶縁膜を介して設
けられ、少なくともシリサイド層あるいは高融点金属層
と多結晶シリコン層とを含み、最上部に前記多結晶シリ
コン層が設置されているゲート電極と、少なくとも前記
ゲート電極をマスクとして前記半導体基板中に設けられ
た不純物層と、を有するMIS型半導体装置の製造方法で
あって、 前記ゲート電極上に第１絶縁膜を形成する工程、 前記ゲート電極と前記第１絶縁膜との側壁に第２絶縁膜
を形成する工程、 少なくとも前記不純物層上方、前記第１絶縁膜上及び前
記第２絶縁膜上に、前記ゲート電極上に至る開口幅を有
するコンタクトホールを持つ第３絶縁膜を形成する工
程、 少なくとも前記コンタクトホール内に配線層を形成し、
前記不純物層と前記配線層とを接触させる工程、 を有するMIS型半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62278566A JP2568864B2 (ja) | 1987-11-04 | 1987-11-04 | Ｍｉｓ型半導体装置の製造方法 |
| KR1019880004752A KR920007787B1 (ko) | 1987-06-09 | 1988-04-27 | 반도체 장치 및 그 제조방법 |
| US07/202,649 US5075762A (en) | 1987-06-09 | 1988-06-07 | Semiconductor device having an inter-layer insulating film disposed between two wiring layers and method of manufacturing the same |
| US07/531,672 US5191402A (en) | 1986-10-27 | 1990-06-01 | Semiconductor device having an inter-layer insulating film disposed between two wiring layers |
| US08/487,352 US5612557A (en) | 1986-10-27 | 1995-06-07 | Semiconductor device having an inter-layer insulating film disposed between two wiring layers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62278566A JP2568864B2 (ja) | 1987-11-04 | 1987-11-04 | Ｍｉｓ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01120867A JPH01120867A (ja) | 1989-05-12 |
| JP2568864B2 true JP2568864B2 (ja) | 1997-01-08 |
Family
ID=17599050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62278566A Expired - Lifetime JP2568864B2 (ja) | 1986-10-27 | 1987-11-04 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2568864B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2933429B2 (ja) * | 1991-11-06 | 1999-08-16 | キヤノン株式会社 | 液体噴射記録ヘッド用基板、液体噴射記録ヘッドおよび液体噴射記録装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6056293B2 (ja) * | 1977-09-07 | 1985-12-09 | 日本電気株式会社 | 半導体集積回路装置の製造方法 |
| JPS59195870A (ja) * | 1983-04-21 | 1984-11-07 | Toshiba Corp | 半導体装置 |
| JPS61150376A (ja) * | 1984-12-25 | 1986-07-09 | Toshiba Corp | 半導体装置 |
| JP2544937B2 (ja) * | 1987-08-05 | 1996-10-16 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
-
1987
- 1987-11-04 JP JP62278566A patent/JP2568864B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01120867A (ja) | 1989-05-12 |
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Legal Events
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|---|---|---|---|
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