JPH0221136B2 - - Google Patents
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- JPH0221136B2 JPH0221136B2 JP56107134A JP10713481A JPH0221136B2 JP H0221136 B2 JPH0221136 B2 JP H0221136B2 JP 56107134 A JP56107134 A JP 56107134A JP 10713481 A JP10713481 A JP 10713481A JP H0221136 B2 JPH0221136 B2 JP H0221136B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- Element Separation (AREA)
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法に関し、さら
に詳しくは、例えばMOS LSIの素子分離工程の
ように、シリコン酸化膜を基板上部分的に形成す
る工程のある半導体装置の製造方法に関する。
に詳しくは、例えばMOS LSIの素子分離工程の
ように、シリコン酸化膜を基板上部分的に形成す
る工程のある半導体装置の製造方法に関する。
現在、MOS LSIの素子分離のためにシリコン
酸化膜を部分的に形成する場合には、窒化シリコ
ン膜（以下SiN膜という）を用いた選択酸化方法
が多用されている。この方法を、第１〜３図によ
り工程順に説明すると、先ずＰ型シリコン基板１
の全面に約0.1μm厚さのシリコン酸化膜２をひず
み防止の下地として形成し、その上に約0.1μm厚
さのSiN膜をCVD法によつて形成する。その後
このSiN膜を選択酸化用マスクとするために、ホ
トエツチング技術により、MOS LSIの素子が形
成されるべき領域（以下SDG領域という）に残
したレジスト膜４をマスクにして、他の領域（以
下フイールド領域という）のSiN膜をエツチング
し、SiN膜マスク３を形成する。次の段階で、フ
イールド反転防止を目的として、ボロンイオンを
注入する（矢印で示す）。ボロンイオンは、自己
整合的にフイールド領域５のみに注入され、
SDG領域にはSiN膜３とレジスト膜４に阻止され
るので注入されない。
酸化膜を部分的に形成する場合には、窒化シリコ
ン膜（以下SiN膜という）を用いた選択酸化方法
が多用されている。この方法を、第１〜３図によ
り工程順に説明すると、先ずＰ型シリコン基板１
の全面に約0.1μm厚さのシリコン酸化膜２をひず
み防止の下地として形成し、その上に約0.1μm厚
さのSiN膜をCVD法によつて形成する。その後
このSiN膜を選択酸化用マスクとするために、ホ
トエツチング技術により、MOS LSIの素子が形
成されるべき領域（以下SDG領域という）に残
したレジスト膜４をマスクにして、他の領域（以
下フイールド領域という）のSiN膜をエツチング
し、SiN膜マスク３を形成する。次の段階で、フ
イールド反転防止を目的として、ボロンイオンを
注入する（矢印で示す）。ボロンイオンは、自己
整合的にフイールド領域５のみに注入され、
SDG領域にはSiN膜３とレジスト膜４に阻止され
るので注入されない。
ボロンイオンの注入が終了した後は、第２図に
示すように、レジスト膜４を除去し、1000℃の酸
化性雰囲気中にさらすと、SiN膜３は酸化されに
くいので、フイールド領域のみ酸化が進行し、酸
化膜６に成長する。MOS LSIの素子分離の場
合、フイールド領域の酸化膜６の厚さは約1μmに
形成される。
示すように、レジスト膜４を除去し、1000℃の酸
化性雰囲気中にさらすと、SiN膜３は酸化されに
くいので、フイールド領域のみ酸化が進行し、酸
化膜６に成長する。MOS LSIの素子分離の場
合、フイールド領域の酸化膜６の厚さは約1μmに
形成される。
このようにしてフイールド酸化が終つたのち
に、第３図に示すようにSDG領域７のSiN膜３と
酸化膜２を除去し、そこにソース領域、ドレイン
領域及びゲート領域を設ける。以上のようにSiN
膜を用いる選択酸化方法によりフイールド領域に
厚い酸化膜を形成して、MOS LSIの素子分離が
行われている。
に、第３図に示すようにSDG領域７のSiN膜３と
酸化膜２を除去し、そこにソース領域、ドレイン
領域及びゲート領域を設ける。以上のようにSiN
膜を用いる選択酸化方法によりフイールド領域に
厚い酸化膜を形成して、MOS LSIの素子分離が
行われている。
ところが、この方法では、第２図にみるよう
に、シリコン酸化膜６がSiN膜３の下部にまで食
い込んでくる。このような現象はバードビーク現
象と一般にいわれており、前述の条件ではこの食
い込み寸法（第２図に△Ｗ／２で示した）は約
0.8μmに、両側を合計して1.6μmにも達し、微細
化されたLSIにとつて非常に大きな問題となつて
いる。
に、シリコン酸化膜６がSiN膜３の下部にまで食
い込んでくる。このような現象はバードビーク現
象と一般にいわれており、前述の条件ではこの食
い込み寸法（第２図に△Ｗ／２で示した）は約
0.8μmに、両側を合計して1.6μmにも達し、微細
化されたLSIにとつて非常に大きな問題となつて
いる。
また、この方法では、SDG領域のSiN膜３がフ
イールド酸化時に高温の雰囲気にさらされるの
で、その後SDG領域に形成させたゲート酸化膜
にまで影響が及び、その電気的耐圧を低下させる
ことがしばしば経験される。
イールド酸化時に高温の雰囲気にさらされるの
で、その後SDG領域に形成させたゲート酸化膜
にまで影響が及び、その電気的耐圧を低下させる
ことがしばしば経験される。
本発明は、従来のSiN膜を用いた選択酸化方法
における上記欠点を解決した新規な半導体装置の
製造方法を提供するものである。即ち本発明は、
シリコン基板上に、リフラクトリメタル又はその
ケイ化物の薄膜を形成した後、酸化膜が形成され
るべき領域における上記薄膜を選択的に除去し、
次いで上記薄膜よりも厚いシリコン酸化膜を堆積
させた後、該シリコン酸化膜の堆積温度以上の温
度で熱処理をして、残存薄膜と残存薄膜上の堆積
シリコン酸化膜とを基板面から剥離し、基板上シ
リコン酸化膜を部分的に形成することを特徴とす
る半導体装置の製造方法である。
における上記欠点を解決した新規な半導体装置の
製造方法を提供するものである。即ち本発明は、
シリコン基板上に、リフラクトリメタル又はその
ケイ化物の薄膜を形成した後、酸化膜が形成され
るべき領域における上記薄膜を選択的に除去し、
次いで上記薄膜よりも厚いシリコン酸化膜を堆積
させた後、該シリコン酸化膜の堆積温度以上の温
度で熱処理をして、残存薄膜と残存薄膜上の堆積
シリコン酸化膜とを基板面から剥離し、基板上シ
リコン酸化膜を部分的に形成することを特徴とす
る半導体装置の製造方法である。
本発明の製造方法を、MOS LSIのように素子
分離がされる半導体装置に適用するには、シリコ
ン基板上に、リフラクトリメタル又はそのケイ化
物の薄膜を形成した後、SDG領域に残されたホ
トレジスト膜をマスクにして、フイールド領域の
上記薄膜をエツチング除去し、素子分離をすべき
領域に、反転防止のための不純物をイオンインプ
ランターにより注入し、その後SDG領域の上記
薄膜を残存させたまま、基板上にシリコン酸化膜
を堆積させ、次いで上記酸化膜を堆積させた温度
以上の温度の熱処理を行つて、SDG領域の上記
残存薄膜とその上の上記堆積酸化膜とを剥離し、
素子分離をしたMOS LSIのような半導体装置を
製造する。
分離がされる半導体装置に適用するには、シリコ
ン基板上に、リフラクトリメタル又はそのケイ化
物の薄膜を形成した後、SDG領域に残されたホ
トレジスト膜をマスクにして、フイールド領域の
上記薄膜をエツチング除去し、素子分離をすべき
領域に、反転防止のための不純物をイオンインプ
ランターにより注入し、その後SDG領域の上記
薄膜を残存させたまま、基板上にシリコン酸化膜
を堆積させ、次いで上記酸化膜を堆積させた温度
以上の温度の熱処理を行つて、SDG領域の上記
残存薄膜とその上の上記堆積酸化膜とを剥離し、
素子分離をしたMOS LSIのような半導体装置を
製造する。
以下に実施例を示した第４〜６図により、本発
明を詳細に説明する。
明を詳細に説明する。
先ず、第４図にみるように、Ｐ型シリコン基板
１１の全面に約0.5μm厚さのモリブデン（Mo）
薄膜をスパツタリング法により形成する。スパツ
タリングを行なう前の到達真空度は、油拡散ポン
プにより１×10-6〜１×10-5Torrの範囲とした。
次にMo薄膜上のSDG領域に残したレジスト１３
をマスクとして、プラズマエツチング技術を用い
てMo薄膜をエツチングし、酸化膜をリフトオフ
する薄膜としてのMo膜１２がSDG領域にのみ残
される。
１１の全面に約0.5μm厚さのモリブデン（Mo）
薄膜をスパツタリング法により形成する。スパツ
タリングを行なう前の到達真空度は、油拡散ポン
プにより１×10-6〜１×10-5Torrの範囲とした。
次にMo薄膜上のSDG領域に残したレジスト１３
をマスクとして、プラズマエツチング技術を用い
てMo薄膜をエツチングし、酸化膜をリフトオフ
する薄膜としてのMo膜１２がSDG領域にのみ残
される。
シリコン酸化膜をリフトオフする薄膜の種類は
Moに限らず、リフラクトリメタル又はそのケイ
化物が使用できる。そのなかで、MoやＷの膜が
最も好ましく、次いでTaやそれらのケイ化物の
膜が好ましい。またシリコン基板に直接接触する
層をリフラクトリメタル又はそのケイ化物の層と
すれば、薄膜は多層構造の膜であつてもよい。
Moに限らず、リフラクトリメタル又はそのケイ
化物が使用できる。そのなかで、MoやＷの膜が
最も好ましく、次いでTaやそれらのケイ化物の
膜が好ましい。またシリコン基板に直接接触する
層をリフラクトリメタル又はそのケイ化物の層と
すれば、薄膜は多層構造の膜であつてもよい。
Mo等の薄膜は、スパツタリング法のほか、真
空蒸着法、イオンプレーテイング法、或はCVD
法によつて形成した薄膜であつても容易に剥離す
ることができる。
空蒸着法、イオンプレーテイング法、或はCVD
法によつて形成した薄膜であつても容易に剥離す
ることができる。
次に、このMo薄膜１２とレジスト膜１３をマ
スクにして、フイールド領域にボロンイオン１４
を120keVの加速電圧で1.5×1013cm-3程度注入し、
フイールド反転防止を行う。このように本発明の
薄膜はイオン注入等の拡散マスクとして自己整合
的に利用することができる。
スクにして、フイールド領域にボロンイオン１４
を120keVの加速電圧で1.5×1013cm-3程度注入し、
フイールド反転防止を行う。このように本発明の
薄膜はイオン注入等の拡散マスクとして自己整合
的に利用することができる。
この後、レジスト膜１３を除去し、Mo薄膜１
２を残したまま、第５図に示すように、CVD法
（例えばSiH4＋O2系・基板温度300〜500℃）によ
りシリコン酸化膜１５を約1μmの厚さに堆積す
る。この場合の堆積温度は比較的低温にするのが
よい。またCVD法のほか、スパツタリング法
（例えばSiO2ターゲツトを用いる）、イオンプレ
ーテイング法（SiやSiO2をＥ−ビーム蒸着させ
る）などによつて堆積させることもでき、それら
の堆積膜であつても発明の効果に変わりがない。
２を残したまま、第５図に示すように、CVD法
（例えばSiH4＋O2系・基板温度300〜500℃）によ
りシリコン酸化膜１５を約1μmの厚さに堆積す
る。この場合の堆積温度は比較的低温にするのが
よい。またCVD法のほか、スパツタリング法
（例えばSiO2ターゲツトを用いる）、イオンプレ
ーテイング法（SiやSiO2をＥ−ビーム蒸着させ
る）などによつて堆積させることもでき、それら
の堆積膜であつても発明の効果に変わりがない。
次に、Mo薄膜１２の上にシリコン酸化膜１５
を堆積させた基板を、堆積温度以上の熱処理、最
適には900〜1000℃の熱処理を加えると、Mo薄
膜１２が基板１１から剥離する。このときMo薄
膜上に堆積したシリコン酸化膜にクラツクが発生
し、Mo薄膜とともに剥離し、第６図のようにシ
リコン酸化膜１８が部分的に形成される。また、
Mo薄膜とシリコン酸化膜とを剥離するのに、高
圧ジエツト・スクラバーのような機械的手段によ
つても可能である。そしてまた、Mo酸化物の蒸
気圧が高いため、その除去にO2雰囲気中の熱処
理を利用して除去することもできる。
を堆積させた基板を、堆積温度以上の熱処理、最
適には900〜1000℃の熱処理を加えると、Mo薄
膜１２が基板１１から剥離する。このときMo薄
膜上に堆積したシリコン酸化膜にクラツクが発生
し、Mo薄膜とともに剥離し、第６図のようにシ
リコン酸化膜１８が部分的に形成される。また、
Mo薄膜とシリコン酸化膜とを剥離するのに、高
圧ジエツト・スクラバーのような機械的手段によ
つても可能である。そしてまた、Mo酸化物の蒸
気圧が高いため、その除去にO2雰囲気中の熱処
理を利用して除去することもできる。
以上説明したように、本発明の製造方法によれ
ば、シリコン基板上、部分的に形成しようとする
シリコン酸化膜は、リフラクトリメタル又はその
ケイ化物の薄膜を利用したリフトオフの方法によ
つて形成できるから、従来の選択酸化法にみられ
たようなバードビーク現象がない。即ち第２図に
示した従来例の△Ｗ／２が0.7〜1.0μmであるのに
比較して、実施例の△Ｗ／２は0.1μm以下であ
り、本発明においては０≦△Ｗ／Ｔ≦0.2（ここに
Ｔはシリコン酸化膜厚）という範囲に収めること
ができる。
ば、シリコン基板上、部分的に形成しようとする
シリコン酸化膜は、リフラクトリメタル又はその
ケイ化物の薄膜を利用したリフトオフの方法によ
つて形成できるから、従来の選択酸化法にみられ
たようなバードビーク現象がない。即ち第２図に
示した従来例の△Ｗ／２が0.7〜1.0μmであるのに
比較して、実施例の△Ｗ／２は0.1μm以下であ
り、本発明においては０≦△Ｗ／Ｔ≦0.2（ここに
Ｔはシリコン酸化膜厚）という範囲に収めること
ができる。
また、本発明の製造方法は、SiN膜を利用した
ものでないため高温雰囲気にさらされても、特性
上悪影響が生じない。第７図は、MOS LSIのゲ
ート酸化膜について電界強度と電気的耐圧累積不
良率との関係を示したグラフであつて、本発明の
方法（曲線ａ）と選択酸化法（曲線ｂ）とを比較
した。選択酸化法ｂによれば、電圧強度1MV／
cmでは電気的耐圧累積不良率が６％みられ、
6MV／cmでは10％みられるが、本発明の方法ａ
によれば、1MV／cmでは0.1％以下であり、
6MV／cmでは２％に過ぎず、極めて良好な結果
が得られた。
ものでないため高温雰囲気にさらされても、特性
上悪影響が生じない。第７図は、MOS LSIのゲ
ート酸化膜について電界強度と電気的耐圧累積不
良率との関係を示したグラフであつて、本発明の
方法（曲線ａ）と選択酸化法（曲線ｂ）とを比較
した。選択酸化法ｂによれば、電圧強度1MV／
cmでは電気的耐圧累積不良率が６％みられ、
6MV／cmでは10％みられるが、本発明の方法ａ
によれば、1MV／cmでは0.1％以下であり、
6MV／cmでは２％に過ぎず、極めて良好な結果
が得られた。
本発明の製造方法を素子分離に適用したとき
は、上述の微細化や電気的耐圧の不良率低下がは
かれるほか、イオン注入による反転防止が自己整
合的になし得、またイオン注入後高温にさらされ
る時間が短いから、注入されたイオンがSDG領
域にしみ出す現象も無視できる程度のものである
ことも確認できた。
は、上述の微細化や電気的耐圧の不良率低下がは
かれるほか、イオン注入による反転防止が自己整
合的になし得、またイオン注入後高温にさらされ
る時間が短いから、注入されたイオンがSDG領
域にしみ出す現象も無視できる程度のものである
ことも確認できた。
第１〜３図は、従来の選択酸化法の工程図、第
４〜６図は、本発明の酸化膜形成を示す工程図、
第７図は、ゲート酸化膜の電界強度と電気的耐圧
累積不良率との関係を示すグラフである。 １１……シリコン基板、１２……薄膜、１５…
…堆積させたシリコン酸化膜、１８……部分的に
形成させたシリコン酸化膜。
４〜６図は、本発明の酸化膜形成を示す工程図、
第７図は、ゲート酸化膜の電界強度と電気的耐圧
累積不良率との関係を示すグラフである。 １１……シリコン基板、１２……薄膜、１５…
…堆積させたシリコン酸化膜、１８……部分的に
形成させたシリコン酸化膜。
Claims (1)
- １ シリコン基板上に、リフラクトリメタル又は
そのケイ化物の薄膜を形成した後、酸化膜が形成
されるべき領域における上記薄膜を選択的に除去
し、次いで上記薄膜よりも厚いシリコン酸化膜を
堆積させた後、該シリコン酸化膜の堆積温度以上
の温度で熱処理をして、残存薄膜と残存薄膜上の
堆積シリコン酸化膜とを基板面から剥離し、基板
上シリコン酸化膜を部分的に形成することを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10713481A JPS589336A (ja) | 1981-07-10 | 1981-07-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10713481A JPS589336A (ja) | 1981-07-10 | 1981-07-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS589336A JPS589336A (ja) | 1983-01-19 |
| JPH0221136B2 true JPH0221136B2 (ja) | 1990-05-11 |
Family
ID=14451360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10713481A Granted JPS589336A (ja) | 1981-07-10 | 1981-07-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589336A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05335638A (ja) * | 1992-05-29 | 1993-12-17 | Sumitomo Electric Ind Ltd | ジョセフソン接合構造体およびその作製方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5259589A (en) * | 1975-11-11 | 1977-05-17 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
| JPS5368080A (en) * | 1976-11-29 | 1978-06-17 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1981
- 1981-07-10 JP JP10713481A patent/JPS589336A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5259589A (en) * | 1975-11-11 | 1977-05-17 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
| JPS5368080A (en) * | 1976-11-29 | 1978-06-17 | Fujitsu Ltd | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS589336A (ja) | 1983-01-19 |
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