JP2558931B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はポリシリコン層上に高融点金属シリサイド層
を被着したゲート電極もしくは配線を有するMOS型トラ
ンジスタを構成する半導体装置に関するもので、特に微
小サイズのトランジスタデバイスに使用されるものであ
る。
（従来の技術） 半導体装置の高集積化に伴い設計ルールが例えば0.7
μｍのいわゆるサブミクロンデバイスが一般的になりつ
つある。
この種の半導体装置の構造は第４図（ｃ）に示すよう
になっている。シリコン基板401上には、リン拡散等に
より不純物が導入されたポリシリコン層402と、このポ
リシリコン層402上に被着された高融点金属シリサイド
層403とが後酸化膜404により覆われてなるゲート電極も
しくは配線405が形成されている。406は素子分離酸化膜
である。
この半導体装置は、まず、基板401上に熱酸化により
形成されたゲート酸化膜407及びLOCOS法等の選択酸化法
により形成された素子分離酸化膜406上に堆積されたポ
リシリコン層408に対し第４図（ａ）に示すようにリン
拡散等によって略々均一に且つ高濃度に不純物の導入を
行う。
次に、その不純物が導入されたポリシリコン層408の
上にシリサイド層409を堆積し、このシリサイド層409上
にフォトレジスト410のパターニングを施してエッチン
グを行い、ポリシリコン層408及びシリサイド層409を選
択的に除去し、後酸化により後酸化膜406を成長させて
ゲート電極もしくは配線405を形成するものである。
しかしながら、このゲート電極もしくは配線を持つ半
導体装置にあっては、後酸化の際に、ポリシリコン層の
不純物濃度がシリサイド層の不純物濃度に比べて非常に
高いために、ポリシリコン層におけるシリサイド層直下
の酸化速度が速く、一般にバーズビークと呼ばれる酸化
部分が生じる。このバーズビークはシリサイド層に対し
ストレスをかけることになり、後酸化より後の工程にお
いてシリサイド層が剥がれる要因となっている。このシ
リサイド層の剥がれは、ゲート電極もしくは配線の抵抗
増大、ひいては素子の不良を招くこととなる。
実験によれば、850℃の雰囲気中で30分のリン拡散と
いう条件でポリシリコン層に薄く不純物導入を行った素
子について以降の工程を通した場合には、上記バーズビ
ークによるシリサイド層の剥がれは生じなかった。
しかし、850℃の雰囲気中で30分のリン拡散に加えて6
0KeVの加速エネルギでドーズ量１×1015cm-2のAs+イオ
ン注入を行ってポリシリコン層に濃くイオン注入を行っ
たもの、及び850℃のPOCl3ガスを含む雰囲気中で60分の
リン拡散という条件で濃くイオン注入を行ったものにつ
いては、バーズビークによるシリサイド層の剥がれを生
じた。
シリサイド層の剥がれを生じなかった前者の素子の不
純物濃度でも実使用できないことはないが、ゲートの抵
抗率が高くなるため、あるいは、ポリシリコン中のゲー
ト酸化膜近傍において、空乏化が生じるため、ポリシリ
コン層の不純物濃度は高濃度に確保した上での解決策が
要望される。
（発明が解決しようとする課題） このように従来の半導体装置にあっては、後酸化の際
にポリシリコン層とシリサイド層との境界部にバーズビ
ークを生ずるという問題がある。
本発明はこのような問題点に鑑みてなされたもので、
その目的とするところは後酸化の際のバーズビークの発
生防止化を図った半導体装置及びその製造方法を提供す
ることにある。
〔発明の構成〕
（課題を解決するための手段） 請求項１記載の半導体装置は、ポリシリコン層上に高
融点シリサイド層を被着したゲート電極もしくは配線を
有し、かつ該ゲート電極を覆う後酸化膜を備え、前記ポ
リシリコン層の不純物濃度はピークが該ポリシリコン層
の深部に置かれて前記高融点金属シリサイド層との界面
に近付くほど低くなるようにイオン注入によってそのプ
ロファイルが制御されていることを特徴とする半導体装
置。
請求項２記載の半導体装置の製造方法は、ゲート酸化
膜上にもしくは素子分離上にポリシリコン層を堆積する
工程と、前記ポリシリコン層に対し不純物濃度プロファ
イルのピークを該ポリシリコン層の深部に置くようにイ
オン注入を行う工程と、該ポリシリコン層上に高融点金
属シリサイド層を堆積する工程と、前記ポリシリコン層
と前記高融点金属シリサイド層とを選択的に除去するこ
とによりゲート電極もしくは配線を形成する工程と、該
ゲート電極もしくは配線を後酸化膜で被覆する工程とを
含んでいる。
（作 用） 本発明によれば、ポリシリコン層の高融点金属シリサ
イド層との界面付近における不純物濃度を低くすること
により、ポリシリコン層とシリサイド層との酸化速度の
相違を従来に比べ小さくなるようにしたため、バーズビ
ークによるシリサイド層の剥がれを防止できる。
その不純物濃度を濃度プロファイルにおけるピークの
80％以下とすれば充分効果が期待できる。
上記プロファイルは請求項３記載の手段によればリン
拡散法によって達成することができ、また請求項４記載
の手段によればイオン注入によって達成することができ
る。
請求項５記載の半導体装置の製造方法によれば請求項
３記載の半導体装置を製造することができる。
請求項６記載の半導体装置の製造方法によれば、請求
項４記載の半導体装置を製造することができるものであ
る。
（実施例） 以下に本発明の実施例について図面を参照しつつ説明
する。
第１図は本発明の第１実施例に係る半導体装置の工程
別断面図である。
まず、同図（ｃ）において、本実施例の半導体装置
は、シリコン基板101上に、第１、第２のポリシリコン
層102,103と高融点金属シリサイド層104とが後酸化膜10
5により覆われてなるゲート電極106が形成されている。
107は素子分離酸化膜である。
第１ポリシリコン層102はリン拡散によって不純物を
高濃度に含み低抵抗化されている。
第２ポリシリコン層103は不純物拡散処理が施されて
おらず、第１ポリシリコン層102からの後酸化時の熱拡
散により不純物を含むもの、もしくは、第１ポリシリコ
ン層102よりも低濃度の不純物拡散処理がイオン注入等
により施されたものであり、この第１ポリシリコン層10
2よりその濃度が低いものとなっている。
第１ポリシリコン層102はシリコン基板101のゲート酸
化膜上に形成されており、第２ポリシリコン層103は第
１ポリシリコン層102上に形成されている。これにより
不純物濃度の低い第２ポリシリコン層103がシリサイド
層104の直下に位置し、第１、第２ポリシリコン層102,1
03からなる層中に含まれる不純物濃度がシリサイド層10
4との界面近傍において該界面に近付くに従い低くなる
プロファイルを有するものとされている。
よって、第１ポリシリコン層102と第２ポリシリコン
層102とは両者が同一物質であることによりそれらの密
着性が確保される。また、第２ポリシリコン層103とシ
リサイド層104とは、第２ポリシリコン層103の不純物濃
度が低いことにより、後酸化の際に第２ポリシリコン層
103の酸化速度がシリサイド層104の酸化速度を大幅に上
回ることはなく両者の界面にバーズビークが生ずるのを
防止できることから両者103,104の密着性が確保され
る。
この第２ポリシリコン層103の不純物濃度は第１ポリ
シリコン層102の不純物濃度プロファイルにおけるピー
ク値の80％以下とされるもので、このように設定するこ
とで上記バーズビークによるシリサイド層の剥がれを確
実に防止できる。
以上のように構成された半導体装置の製造方法につい
て説明する。
まず、表面が鏡面に研磨されたシリコン基板101上にL
OCOS法などの選択酸化法によって素子分離領域をより厚
い酸化膜を作り、その後、熱酸化により薄い酸化膜を形
成する。これによりゲート酸化膜とされる熱酸化膜108
と素子分離酸化膜107とが形成される。
次に、これら熱酸化膜108ならびに素子分離酸化膜107
上に第１ポリシリコン層109を堆積し、これに第１図
（ａ）に示すように素子を拡散源ガス中に置いてリン拡
散を行うことにより不純物を高濃度に拡散させる。
その後、第１図（ｂ）に示すようにこの第１ポリシリ
コン層109上に第２ポリシリコン層110を堆積し、この第
２ポリシリコン層110上に例えばタングステンシリサイ
ド層あるいはモリブデンシリサイド層等の高融点金属シ
リサイド層111を堆積する。
このとき、第２ポリシリコン層110には、第１ポリシ
リコン層109中の不純物濃度よりも低濃度の不純物拡散
を、イオン注入等により行ってもよい。
そして、このシリサイド層111上にフォトレジスト112
をパターニングしてエッチングを行うことにより、選択
的に第１ポリシリコン層109、第２ポリシリコン層110、
シリサイド層111を除去する。これにより第１図（ｃ）
に示す第１ポリシリコン層102、第２ポリシリコン層10
3、シリサイド層104が形成される。
その後、素子を高温酸化雰囲気中にさらし、後酸化膜
105を成長させ、ゲート電極106を形成するものである。
第２図は本発明の第２実施例に係る半導体装置の工程
別断面図である。
まず、同図（ｃ）において、本実施例の半導体装置
は、シリコン基板201上に、ポリシリコン層202と高融点
金属シリサイド層203とが形成され、これらが後酸化膜2
04により覆われてゲート電極205が形成されている。206
は素子分離酸化膜である。
ポリシリコン層202は不純物濃度がそのプロファイル
におけるピークをポリシリコン層202の深部に置き高融
点金属シリサイド層203との界面に近付くほど低くなる
ように制御されたイオン注入により不純物拡散が施され
たものである。
これにより、ポリシリコン層202中に含まれる不純物
濃度が高融点金属シリサイド層203との界面近傍におい
て該界面に近付くに従い低くなるプロファイルを有する
ものとなっている。
ポリシリコン層202の高融点金属シリサイド層203との
界面における不純物濃度はそのプロファイルにおけるピ
ークの80％以下とされている。
次に、この第２実施例の半導体装置の製造プロセスに
ついて説明する。
まず、表面が鏡面に研磨されたシリコン基板201上にL
OCOS法等の選択酸化法によって素子分離領域を厚い酸化
膜に成長させるせ、その後、熱酸化によって薄い酸化膜
を成長させる。これにより熱酸化膜202と素子分離酸化
膜203とが形成される。
次に、これら熱酸化膜207ならびに素子分離酸化膜206
上にポリシリコン層208を堆積し、これに第２図（ａ）
に示すようにイオン注入によって不純物を高濃度に導入
する。
つまり、周知のことではあるが、ポリシリコン層の深
さを横軸に、不純物濃度を縦軸に取ると、第３図に示す
ように、山形のプロファイルとなる。そのピーク位置は
加速エネルギの調整により制御が可能であり、同図中、
破線はそのピーク位置が比較的浅い位置に存在する場合
のプロファイル、実線は本発明で採用するピーク位置の
存在位置が深い場合のプロファイルである。したがっ
て、このピーク位置を実線の曲線で示すように層の深部
に置くようにドーピング制御すればポリシリコン層202
と高融点金属シリサイド層203との界面近くの不純物濃
度を低くすることができる。
よって、イオン注入の際には、ポリシリコン層208に
対し不純物濃度プロファイルのピークを該ポリシリコン
層208の深部に置くように制御する。
その後、このポリシリコ層208上に高融点金属シリサ
イド層209を堆積する。
そして、このシリサイド層209上にフォトレジスト210
をパターニングしてエッチングを行うことにより、選択
的にポリシリコン層208及びシリサイド層209を除去す
る。
その後、素子を高温酸化雰囲気中にさらし、後酸化膜
204を成長させてゲート電極205を形成するものである。
以上は、ゲート電極の場合について示したが、素子分
離酸化膜上に形成した配線についても同様であることは
当然である。
〔発明の効果〕
以上説明したように本発明によれば、ポリシリコン層
の高融点金属シリサイド層との界面付近における不純物
濃度を低くすることにより、ポリシリコン層とシリサイ
ド層との酸化速度の相違を生じないようにしたため、バ
ーズビークによるシリサイド層の剥がれを防止できる。
【図面の簡単な説明】
第１図は本発明の第１実施例に係る半導体装置の工程別
断面図、第２図は本発明の第２実施例に係る半導体装置
の工程別断面図、第３図はイオン中による不純物濃度の
プロファイル特性を示す曲線図、第４図は従来の半導体
装置の工程別断面図である。 101……シリコン基板、102……第１ポリシリコン層、10
3……第２ポリシリコン層、104……高融点金属シリサイ
ド層、105……後酸化膜、106……ゲート電極、 201……シリコン基板、202……ポリシリコン層、203…
…高融点金属シリサイド層、204……後酸化膜、205……
ゲート電極。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−255964（ＪＰ，Ａ) 特開 昭61−242080（ＪＰ，Ａ) 特開 昭63−12169（ＪＰ，Ａ) 特開 昭62−299050（ＪＰ，Ａ) 特開 昭58−151057（ＪＰ，Ａ) 特開 平３−35523（ＪＰ，Ａ) 特開 平３−84962（ＪＰ，Ａ) 特開 平２−121328（ＪＰ，Ａ) 特開 昭54−13283（ＪＰ，Ａ) 特開 昭60−7775（ＪＰ，Ａ)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】ポリシリコン層上に高融点シリサイド層を
    被着したゲート電極もしくは配線を有し、かつ該ゲート
    電極を覆う後酸化膜を備え、前記ポリシリコン層の不純
    物濃度はピークが該ポリシリコン層の深部に置かれて前
    記高融点金属シリサイド層との界面に近付くほど低くな
    るようにイオン注入によってそのプロファイルが制御さ
    れていることを特徴とする半導体装置。
  2. 【請求項２】ゲート酸化膜上にもしくは素子分離上にポ
    リシリコン層を堆積する工程と、 前記ポリシリコン層に対し不純物濃度プロファイルのピ
    ークを該ポリシリコン層の深部に置くようにイオン注入
    を行う工程と、 該ポリシリコン層上に高融点金属シリサイド層を堆積す
    る工程と、 前記ポリシリコン層と前記高融点金属シリサイド層とを
    選択的に除去することによりゲート電極もしくは配線を
    形成する工程と、 該ゲート電極もしくは配線を後酸化膜で被覆する工程と を含んでいる半導体装置の製造方法。
JP2185604A 1990-07-13 1990-07-13 半導体装置およびその製造方法 Expired - Lifetime JP2558931B2 (ja)

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04354118A (ja) * 1991-05-31 1992-12-08 Mitsubishi Electric Corp 半導体装置の製造方法
US5444302A (en) * 1992-12-25 1995-08-22 Hitachi, Ltd. Semiconductor device including multi-layer conductive thin film of polycrystalline material
US5874754A (en) * 1993-07-01 1999-02-23 Lsi Logic Corporation Microelectronic cells with bent gates and compressed minimum spacings, and method of patterning interconnections for the gates
US5440154A (en) * 1993-07-01 1995-08-08 Lsi Logic Corporation Non-rectangular MOS device configurations for gate array type integrated circuits
US5358886A (en) * 1993-07-01 1994-10-25 Lsi Logic Corporation Method of making integrated circuit structure with programmable conductive electrode/interconnect material
KR960030440A (ko) * 1995-01-12 1996-08-17 모리시다 요이치 반도체 장치 및 그 제조방법
JP2997179B2 (ja) * 1995-01-27 2000-01-11 モトローラ株式会社 パワーｍｏｓトランジスタ
EP0746027A3 (en) * 1995-05-03 1998-04-01 Applied Materials, Inc. Polysilicon/tungsten silicide multilayer composite formed on an integrated circuit structure, and improved method of making same
JP3383140B2 (ja) 1995-10-02 2003-03-04 株式会社東芝 不揮発性半導体記憶装置の製造方法
US5849629A (en) * 1995-10-31 1998-12-15 International Business Machines Corporation Method of forming a low stress polycide conductors on a semiconductor chip
US5981364A (en) * 1995-12-06 1999-11-09 Advanced Micro Devices, Inc. Method of forming a silicon gate to produce silicon devices with improved performance
US5767558A (en) * 1996-05-10 1998-06-16 Integrated Device Technology, Inc. Structures for preventing gate oxide degradation
US6424016B1 (en) * 1996-05-24 2002-07-23 Texas Instruments Incorporated SOI DRAM having P-doped polysilicon gate for a memory pass transistor
US5840607A (en) * 1996-10-11 1998-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming undoped/in-situ doped/undoped polysilicon sandwich for floating gate application
US6479373B2 (en) 1997-02-20 2002-11-12 Infineon Technologies Ag Method of structuring layers with a polysilicon layer and an overlying metal or metal silicide layer using a three step etching process with fluorine, chlorine, bromine containing gases
DE19706783A1 (de) * 1997-02-20 1998-08-27 Siemens Ag Verfahren zur Herstellung dotierter Polysiliciumschichten und -schichtstrukturen und Verfahren zum Strukturieren von Schichten und Schichtstrukturen, welche Polysiliciumschichten umfassen
JP3635843B2 (ja) * 1997-02-25 2005-04-06 東京エレクトロン株式会社 膜積層構造及びその形成方法
JP3598197B2 (ja) 1997-03-19 2004-12-08 株式会社ルネサステクノロジ 半導体装置
JPH10326891A (ja) * 1997-05-26 1998-12-08 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH11307765A (ja) 1998-04-20 1999-11-05 Nec Corp 半導体装置及びその製造方法
TW374801B (en) * 1998-04-21 1999-11-21 Promos Technologies Inc Method of interface flattening of polycide/polysilicon/Wsix
US7192829B2 (en) * 1998-07-17 2007-03-20 Micron Technology, Inc. Methods of forming floating gate transistors
KR100291512B1 (ko) * 1998-11-26 2001-11-05 박종섭 반도체 소자의 게이트 전극 형성방법
US6191019B1 (en) * 1999-01-12 2001-02-20 Vanguard International Semiconductor Corporation Method for forming a polysilicon layer in a polycide process flow
US6797601B2 (en) 1999-06-11 2004-09-28 Micron Technology, Inc. Methods for forming wordlines, transistor gates, and conductive interconnects
US6730584B2 (en) * 1999-06-15 2004-05-04 Micron Technology, Inc. Methods for forming wordlines, transistor gates, and conductive interconnects, and wordline, transistor gate, and conductive interconnect structures
US6252284B1 (en) 1999-12-09 2001-06-26 International Business Machines Corporation Planarized silicon fin device
US6596598B1 (en) * 2000-02-23 2003-07-22 Advanced Micro Devices, Inc. T-shaped gate device and method for making
JP3607684B2 (ja) * 2002-03-25 2005-01-05 エルピーダメモリ株式会社 半導体装置の製造方法
US20040166687A1 (en) * 2003-02-26 2004-08-26 Yung-Chang Lin Method for forming a polycide gate and structure of the same
KR100871006B1 (ko) * 2004-07-30 2008-11-27 어플라이드 머티어리얼스, 인코포레이티드 얇은 텅스텐 실리사이드층 증착 및 게이트 금속 집적화
US7138307B2 (en) * 2004-08-04 2006-11-21 Intel Corporation Method to produce highly doped polysilicon thin films
JP4878450B2 (ja) * 2005-07-29 2012-02-15 キヤノン株式会社 画像形成装置
US8063644B2 (en) * 2006-08-18 2011-11-22 Rosemount Analytical Inc. Impedance measurement of a pH electrode
KR101895382B1 (ko) 2017-01-02 2018-09-05 현대건설 주식회사 순환유동층 보일러 시스템

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4180596A (en) * 1977-06-30 1979-12-25 International Business Machines Corporation Method for providing a metal silicide layer on a substrate
JPS58151057A (ja) * 1982-03-02 1983-09-08 Toshiba Corp 半導体装置の製造方法
JPH0638496B2 (ja) * 1983-06-27 1994-05-18 日本電気株式会社 半導体装置
CA1278273C (en) * 1984-08-20 1990-12-27 Robert Lajos Forming polycide structure comprised of polysilicon, silicon, and metal silicide lavers
JPS61242080A (ja) * 1985-04-19 1986-10-28 Nec Corp 半導体装置の製造方法
JPS6213076A (ja) * 1985-07-10 1987-01-21 Mitsubishi Electric Corp 半導体装置の製造方法
US4755865A (en) * 1986-01-21 1988-07-05 Motorola Inc. Means for stabilizing polycrystalline semiconductor layers
JP2567589B2 (ja) * 1986-06-18 1996-12-25 三洋電機株式会社 半導体装置の製造方法
JPS6312169A (ja) * 1986-07-02 1988-01-19 Nec Corp 半導体装置の製造方法
JPS63255964A (ja) * 1987-04-14 1988-10-24 Toshiba Corp 半導体装置
US4945070A (en) * 1989-01-24 1990-07-31 Harris Corporation Method of making cmos with shallow source and drain junctions

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