JPS61242080A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61242080A JPS61242080A JP8391385A JP8391385A JPS61242080A JP S61242080 A JPS61242080 A JP S61242080A JP 8391385 A JP8391385 A JP 8391385A JP 8391385 A JP8391385 A JP 8391385A JP S61242080 A JPS61242080 A JP S61242080A
- Authority
- JP
- Japan
- Prior art keywords
- film
- silicon
- oxide film
- silicon oxide
- silicon nitride
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に、ＭＩＳ
型半導体素子における拡散層シリサイド化の方法に関す
る。
型半導体素子における拡散層シリサイド化の方法に関す
る。
従来、ＭＩＳ型半導体素子における拡散層のシリサイド
化は、第２図（ａｌ〜（ｅｌの様な工程により行なわれ
てきた。
化は、第２図（ａｌ〜（ｅｌの様な工程により行なわれ
てきた。
最初、第２図（ａｔの如く、Ｐ型シリコン基板ｌの表面
に膜厚３００Ａ程度のゲート酸化膜２．Ｎ型に導電化し
た膜厚５０００Ａ程度の多結晶シリコン膜３を形成する
。次に第２図１ｂｌの如く、多結晶シリコン膜をバタン
化し、ゲートを極４を形成する。
に膜厚３００Ａ程度のゲート酸化膜２．Ｎ型に導電化し
た膜厚５０００Ａ程度の多結晶シリコン膜３を形成する
。次に第２図１ｂｌの如く、多結晶シリコン膜をバタン
化し、ゲートを極４を形成する。
そして、ゲー）１極下以外のゲート酸化膜２を弗酸系溶
液で除去し第２図（ｃ）の如く、熱酸化により、シリコ
ン基板１上にシリコン酸化膜５を、ゲート電極４の表面
にシリコン酸化１ｔｋ６を形成する。ただし、ここにお
いてシリコン酸化膜６の膜厚がシリコン酸化膜５の膜厚
の２〜３倍程度になる条件で、熱酸化する事が必要であ
る。次に第２図（ａｔの如く、シリコン酸化膜５を弗酸
系溶液で除去する。
液で除去し第２図（ｃ）の如く、熱酸化により、シリコ
ン基板１上にシリコン酸化膜５を、ゲート電極４の表面
にシリコン酸化１ｔｋ６を形成する。ただし、ここにお
いてシリコン酸化膜６の膜厚がシリコン酸化膜５の膜厚
の２〜３倍程度になる条件で、熱酸化する事が必要であ
る。次に第２図（ａｔの如く、シリコン酸化膜５を弗酸
系溶液で除去する。
この時、シリコン酸化膜６の膜厚はシリコン酸化膜５の
膜厚分程度減少する。次に、全面Ｋ Ｔ ｉ （チタン
）膜７を被着する。そして、第２図（ｅ）の如く熱処理
によｐ ’［’ ｉシリサイド層８を形成し、未反応Ｔ
ｉを除去後Ａｓ（ヒ素）をイオン注入し熱処理する事に
より、Ｎ型拡散層９を形成する。
膜厚分程度減少する。次に、全面Ｋ Ｔ ｉ （チタン
）膜７を被着する。そして、第２図（ｅ）の如く熱処理
によｐ ’［’ ｉシリサイド層８を形成し、未反応Ｔ
ｉを除去後Ａｓ（ヒ素）をイオン注入し熱処理する事に
より、Ｎ型拡散層９を形成する。
上述した従来の製造方法は、ゲート電極表面にシリコン
基板上の２〜３倍程度の酸化膜を形成する必要があシ、
更に、シリコン基板の酸化膜を除去する際にゲート電極
表面の酸化膜の膜厚が減少するため製造上の余裕度が小
さいという欠点があるＯ 本発明はＭＩＳ型半導体装置の高融点シリサイド層形成
にあたシ、高融点金属被着前のシリコン酸化膜の除去に
際してゲート電極が露出することなく、製造上の余裕度
を大きくすることが出来る半導体装置の製造方法を提供
することを目的とする。
基板上の２〜３倍程度の酸化膜を形成する必要があシ、
更に、シリコン基板の酸化膜を除去する際にゲート電極
表面の酸化膜の膜厚が減少するため製造上の余裕度が小
さいという欠点があるＯ 本発明はＭＩＳ型半導体装置の高融点シリサイド層形成
にあたシ、高融点金属被着前のシリコン酸化膜の除去に
際してゲート電極が露出することなく、製造上の余裕度
を大きくすることが出来る半導体装置の製造方法を提供
することを目的とする。
本発明の半導体装置の製造方法は、シリコン基板の一主
表面に第１シリコン酸化膜を形成する工程と、該第１シ
リコン酸化膜上に導電化した多結晶シリコン膜を形成す
る工程と、核多結晶シリコン膜上に第２シリコン酸化膜
及び第１シリコン窒化膜を形成する工程と、該第１シリ
コン窒化膜、該第２シリコン酸化膜及び前記多結晶シリ
コン膜を同一ホトレジストエ椎でバタン化する工程と、
しかる後熱酸化により該多結晶シリコン膜表面に第３シ
リコン酸化膜を形成する工程と、全面に第２シリコン窒
化膜を形成する工程と、前記第１シリコン酸化膜上及び
前記第１シリコン窒化膜上の前記第２シリコン窒化膜の
み選択的に除去する工程と、前記第１シリコン酸化膜を
除去する工程と、高融点金属膜を被着し熱処理を施す事
により前記シリコン基板表面に７リサイド層を形成する
工程と、イオン注入法により前記シリサイド層に不純物
を導入し熱処理を施す事により拡散層を形成する工程と
、前記第１シリコン窒化膜及び前記第２シリコン窒化膜
を除去する工程とを含んで構成される。
表面に第１シリコン酸化膜を形成する工程と、該第１シ
リコン酸化膜上に導電化した多結晶シリコン膜を形成す
る工程と、核多結晶シリコン膜上に第２シリコン酸化膜
及び第１シリコン窒化膜を形成する工程と、該第１シリ
コン窒化膜、該第２シリコン酸化膜及び前記多結晶シリ
コン膜を同一ホトレジストエ椎でバタン化する工程と、
しかる後熱酸化により該多結晶シリコン膜表面に第３シ
リコン酸化膜を形成する工程と、全面に第２シリコン窒
化膜を形成する工程と、前記第１シリコン酸化膜上及び
前記第１シリコン窒化膜上の前記第２シリコン窒化膜の
み選択的に除去する工程と、前記第１シリコン酸化膜を
除去する工程と、高融点金属膜を被着し熱処理を施す事
により前記シリコン基板表面に７リサイド層を形成する
工程と、イオン注入法により前記シリサイド層に不純物
を導入し熱処理を施す事により拡散層を形成する工程と
、前記第１シリコン窒化膜及び前記第２シリコン窒化膜
を除去する工程とを含んで構成される。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜げ）は本発明の一実施例を説明するため
に工程順に示した断面図である。
に工程順に示した断面図である。
まず、第１図（ａｌに示すように、Ｐ型シリコン基板１
の表面に膜ＪＩＩ３００Ａ程度の第１シリコン酸化膜で
あるゲート酸化膜２．Ｎ型に導電化した膜厚５０００Ａ
程度の多結晶シリコン膜３．膜厚２００−５００Ａ程度
の第２シリコン酸化膜１０及び膜厚５００Ａ程度の第１
シリコン窒化膜１１を順次重ねて形成する。
の表面に膜ＪＩＩ３００Ａ程度の第１シリコン酸化膜で
あるゲート酸化膜２．Ｎ型に導電化した膜厚５０００Ａ
程度の多結晶シリコン膜３．膜厚２００−５００Ａ程度
の第２シリコン酸化膜１０及び膜厚５００Ａ程度の第１
シリコン窒化膜１１を順次重ねて形成する。
次に、第１図（ｂｌに示すように、第１シリコン窒化膜
１１．第２シリコン酸化膜１０及び多結晶シリコン膜３
を同一ホトレジスト工程でパターン化し、ゲート電極４
を形成し、更に、熱酸化により膜厚２００〜５００Ａ程
度の第３シリコン酸化膜１２を形成する。
１１．第２シリコン酸化膜１０及び多結晶シリコン膜３
を同一ホトレジスト工程でパターン化し、ゲート電極４
を形成し、更に、熱酸化により膜厚２００〜５００Ａ程
度の第３シリコン酸化膜１２を形成する。
次に、第１図（Ｃ）に示すように、全面に膜厚３００八
程度の第２シリコン窒化膜を被着し、異方性エツチング
を施すことにより、ゲート電極４の側面にのみ第２シリ
コン窒化膜１３を残す。
程度の第２シリコン窒化膜を被着し、異方性エツチング
を施すことにより、ゲート電極４の側面にのみ第２シリ
コン窒化膜１３を残す。
次に、第１図（ｄ）に示すように、シリコン基板１上に
露出しているゲート酸化膜２を弗酸系溶液で除去する。
露出しているゲート酸化膜２を弗酸系溶液で除去する。
次いで全面に高融点金属膜であるＴｉ（チタン）膜７を
被着する。
被着する。
次に、第１図（ｅ）に示すように、熱処理によりＴｉシ
リサイド層８を形成し、未反応Ｔｉを除去する。
リサイド層８を形成し、未反応Ｔｉを除去する。
次いでＡｓ（ヒ素）をイオン注入し、熱処理することに
よｆｉＮ型拡散拡散層９成する。
よｆｉＮ型拡散拡散層９成する。
最後に、第１図（０に示すように第１シリコン窒化膜１
１及び第２シリコン窒化膜１３を除去する。
１及び第２シリコン窒化膜１３を除去する。
しかるときは本実施例の半導体装置が完成する。
以上説明したように、本発明によれば、Ｔｉ被着前の弗
酸系溶液によるシリコン酸化膜の除去に際して、ゲート
電極がシリコン窒化膜に保護されているためゲート電極
が露出することはなく、一定、確実にシリコン酸化膜の
除去ができ、製造上の余裕度を大きくできる効果がある
。
酸系溶液によるシリコン酸化膜の除去に際して、ゲート
電極がシリコン窒化膜に保護されているためゲート電極
が露出することはなく、一定、確実にシリコン酸化膜の
除去ができ、製造上の余裕度を大きくできる効果がある
。
第１図（ａｔ〜げ）は本発明の一実施例を説明するため
に工程順に示した断面図、第２図＋８）〜（ｅ）は従来
のＭＩＳ型半導体装置の製造方法を説明するために工程
順に示した断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・ｍｌ
シリコン酸化膜（ゲート＆化膜）、３・・・・・・多結
晶シリコン膜、４・・・・・・ゲート電極、５・・・・
・・シリコン酸化膜、６・・・・・・シリコン酸化膜、
７・・・・・・Ｔｉ（チタン）膜、８・・・・・・Ｔｉ
シリサイド層、９・・・・・・Ｎ型拡散層、ｌＯ・・・
・・・第２シリコン酸化膜、１１・・・・・・第１シリ
コン窒化膜、１２・・・・・・第３シリコン酸化膜、１
３・・・・・・第２シリコン窒化膜。 躬１図 第／図 第２図 第Ｚ図
に工程順に示した断面図、第２図＋８）〜（ｅ）は従来
のＭＩＳ型半導体装置の製造方法を説明するために工程
順に示した断面図である。 １・・・・・・Ｐ型シリコン基板、２・・・・・・ｍｌ
シリコン酸化膜（ゲート＆化膜）、３・・・・・・多結
晶シリコン膜、４・・・・・・ゲート電極、５・・・・
・・シリコン酸化膜、６・・・・・・シリコン酸化膜、
７・・・・・・Ｔｉ（チタン）膜、８・・・・・・Ｔｉ
シリサイド層、９・・・・・・Ｎ型拡散層、ｌＯ・・・
・・・第２シリコン酸化膜、１１・・・・・・第１シリ
コン窒化膜、１２・・・・・・第３シリコン酸化膜、１
３・・・・・・第２シリコン窒化膜。 躬１図 第／図 第２図 第Ｚ図
Claims (1)
- シリコン基板の一主表面に第１シリコン酸化膜を形成す
る工程と、該第１シリコン酸化膜上に導電化した多結晶
シリコン膜を形成する工程と、該多結晶シリコン膜上に
、第２シリコン酸化膜及び第１シリコン窒化膜を形成す
る工程と、該第１シリコン窒化膜、該第２シリコン酸化
膜及び前記多結晶シリコン膜を同一ホトレジスト工程で
パタン化する工程と、しかる後熱酸化により該多結晶シ
リコン膜表面に第３シリコン酸化膜を形成する工程と、
全面に第２シリコン窒化膜を形成する工程と、前記第１
シリコン酸化膜上及び前記第１シリコン窒化膜上の前記
第２シリコン窒化膜のみ選択的に除去する工程と、前記
第１シリコン酸化膜を除去する工程と、高融点金属膜を
被着し、熱処理を施す事により前記シリコン基板表面に
シリサイド層を形成する工程と、未反応の前記高融点金
属膜を除去する工程と、イオン注入法により前記シリサ
イド層に不純物を導入し熱処理を施す事により拡散層を
形成する工程と、前記第１シリコン窒化膜及び前記第２
シリコン窒化膜を除去する工程とを含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8391385A JPS61242080A (ja) | 1985-04-19 | 1985-04-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8391385A JPS61242080A (ja) | 1985-04-19 | 1985-04-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61242080A true JPS61242080A (ja) | 1986-10-28 |
Family
ID=13815841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8391385A Pending JPS61242080A (ja) | 1985-04-19 | 1985-04-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61242080A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0472763A (ja) * | 1990-07-13 | 1992-03-06 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1985
- 1985-04-19 JP JP8391385A patent/JPS61242080A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0472763A (ja) * | 1990-07-13 | 1992-03-06 | Toshiba Corp | 半導体装置およびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5858843A (en) | Low temperature method of forming gate electrode and gate dielectric | |
| JPH0355984B2 (ja) | ||
| EP0013342B1 (fr) | Procédé de fabrication de transistors à effet de champ auto-alignés du type métal-semi-conducteur | |
| US4746622A (en) | Process for preparing a charge coupled device with charge transfer direction biasing implants | |
| JPS61242080A (ja) | 半導体装置の製造方法 | |
| JPS627165A (ja) | 半導体装置の製造方法 | |
| JPS6197975A (ja) | 半導体装置の製造方法 | |
| JPH0212960A (ja) | 半導体装置の製造方法 | |
| JPS62104078A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0283920A (ja) | 半導体装置の製造方法 | |
| JPS6318348B2 (ja) | ||
| JPS6151941A (ja) | 電極・配線膜の製造方法 | |
| JPH0242719A (ja) | 半導体装置の製造方法 | |
| JPS613461A (ja) | 半導体装置の製造方法 | |
| JPH02292834A (ja) | 電荷結合素子の製造方法 | |
| JPH0464470B2 (ja) | ||
| JPH0475349A (ja) | 半導体装置の製造方法 | |
| JPH03276763A (ja) | 半導体装置 | |
| JPS60217645A (ja) | 半導体装置の製造方法 | |
| JPS61220468A (ja) | 半導体装置 | |
| JPS62224078A (ja) | 半導体装置の製造方法 | |
| JPH1056137A (ja) | アナログポリキャパシター製造方法 | |
| JPH0370144A (ja) | 半導体装置の製造方法 | |
| JPS61147575A (ja) | 半導体装置の製造方法 | |
| JPH02292820A (ja) | 半導体装置の製造方法 |