JPS6151941A - 電極・配線膜の製造方法 - Google Patents
電極・配線膜の製造方法Info
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- JPS6151941A JPS6151941A JP17607784A JP17607784A JPS6151941A JP S6151941 A JPS6151941 A JP S6151941A JP 17607784 A JP17607784 A JP 17607784A JP 17607784 A JP17607784 A JP 17607784A JP S6151941 A JPS6151941 A JP S6151941A
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体集積回路におけるゲート電極または配線
膜の製造方法に関するものである。
膜の製造方法に関するものである。
第１図にＭＯ３型トランジスタにおける従来の電極・配
線膜の製造方法を説明するための半翼体基板の断面図を
示す。第１図（ａｌに示すように、第１導電形の基板１
の主面上に熱酸化法によりフィールド酸化膜２を選択的
に形成し、トランジスタの闇値電圧制御用のイオン注入
層３を形成した後ゲート絶縁膜４を形成し、さらに多結
晶シリコン膜５をＣＶＤ法等により形成した後チタン（
以下ｒＴｉＪと記載する）又はタンクル（以下ｒＴａ」
と記載する）等の高融点金属のシリサイド膜６をスパッ
タリング法により形成する。続いて第１し１（ｂ）に示
すように、写真製版およびエツチング法により、上より
シリサイド膜６．多結晶シリコン膜５の順でバターニン
グを行なう。その後、第２導電形の不純物をイオン注入
して、ソース・ドレイン不純物層７ａ、７ｂを形成し、
さらに膜の低抵抗化を目的とした熱処理を行なう。続い
て第１図（Ｃ）に示すように、絶縁膜８をＣＶＤ法等に
より形成し、膜の緻密化および表面の平坦化を目的とし
だ熱処理を行ない、その後写真製版とエツチング法によ
り所望の位置にコンタクト穴９ａ、９ｂを形成し、熱拡
散法によりリン等の不純物をコンタクト穴９ａ、９ｂを
通して導入する。続いてスパッタリング法等によりアル
ミ又はアルミ合金等の膜を形成し、写真製版とエツチン
グ法によりパターニングを行なって配線膜１０ａ、１０
ｂを形成し、最後にＣＶＤ法等によりパッシベーション
膜１１を形成する。
線膜の製造方法を説明するための半翼体基板の断面図を
示す。第１図（ａｌに示すように、第１導電形の基板１
の主面上に熱酸化法によりフィールド酸化膜２を選択的
に形成し、トランジスタの闇値電圧制御用のイオン注入
層３を形成した後ゲート絶縁膜４を形成し、さらに多結
晶シリコン膜５をＣＶＤ法等により形成した後チタン（
以下ｒＴｉＪと記載する）又はタンクル（以下ｒＴａ」
と記載する）等の高融点金属のシリサイド膜６をスパッ
タリング法により形成する。続いて第１し１（ｂ）に示
すように、写真製版およびエツチング法により、上より
シリサイド膜６．多結晶シリコン膜５の順でバターニン
グを行なう。その後、第２導電形の不純物をイオン注入
して、ソース・ドレイン不純物層７ａ、７ｂを形成し、
さらに膜の低抵抗化を目的とした熱処理を行なう。続い
て第１図（Ｃ）に示すように、絶縁膜８をＣＶＤ法等に
より形成し、膜の緻密化および表面の平坦化を目的とし
だ熱処理を行ない、その後写真製版とエツチング法によ
り所望の位置にコンタクト穴９ａ、９ｂを形成し、熱拡
散法によりリン等の不純物をコンタクト穴９ａ、９ｂを
通して導入する。続いてスパッタリング法等によりアル
ミ又はアルミ合金等の膜を形成し、写真製版とエツチン
グ法によりパターニングを行なって配線膜１０ａ、１０
ｂを形成し、最後にＣＶＤ法等によりパッシベーション
膜１１を形成する。
以上述べた工程における各種熱処理を行なう前等に化学
処理による前処理工程でウェハのクリーニングや自然酸
化膜の除去を行なっているが、この際フッ酸やその混合
液を使用する。しかし例えば、シリサイド膜としてチタ
ンシリサイド膜を使用した場合、水：フッ酸＝５０：１
の希釈液に対してでも１２００〜１３００人／分程度も
の大きなエツチング速度で膜がエツチングされる。この
ようにチタンやタンタル等のシリサイドはフッ酸系溶液
に溶けやすいため、形成直後の膜厚に比べ前処理を行な
う毎にエツチングされ、膜抵抗が増大する。
処理による前処理工程でウェハのクリーニングや自然酸
化膜の除去を行なっているが、この際フッ酸やその混合
液を使用する。しかし例えば、シリサイド膜としてチタ
ンシリサイド膜を使用した場合、水：フッ酸＝５０：１
の希釈液に対してでも１２００〜１３００人／分程度も
の大きなエツチング速度で膜がエツチングされる。この
ようにチタンやタンタル等のシリサイドはフッ酸系溶液
に溶けやすいため、形成直後の膜厚に比べ前処理を行な
う毎にエツチングされ、膜抵抗が増大する。
このように、従来のゲート電極・配線膜の製造方法にお
いては、熱処理の前に特に行なわれるフッ酸系溶液等を
使った化学処理工程の際、Ｔｉ又はＴａ等の高融点金属
のシリサイド膜の耐蝕性が劣るためエツチングされ、膜
抵抗・コンタクト抵抗等が増加し、素子特性が劣化する
という問題点があった。
いては、熱処理の前に特に行なわれるフッ酸系溶液等を
使った化学処理工程の際、Ｔｉ又はＴａ等の高融点金属
のシリサイド膜の耐蝕性が劣るためエツチングされ、膜
抵抗・コンタクト抵抗等が増加し、素子特性が劣化する
という問題点があった。
本発明はこのような点に鑑みてなされたものであり、そ
の目的とするところは、熱処理工程等の前に行なわれる
化学処理時にシリサイド膜がエツチングされるのを防止
する電極・配線膜の製造方法を提供することにある。
の目的とするところは、熱処理工程等の前に行なわれる
化学処理時にシリサイド膜がエツチングされるのを防止
する電極・配線膜の製造方法を提供することにある。
このような目的を達成するために本発明は、高融点金属
シリサイド膜の表面に、電気抵抗が低く、かつ、フッ酸
系溶液等に対する耐蝕性に優れた高融点金属窒化膜を形
成するようにしたものである。
シリサイド膜の表面に、電気抵抗が低く、かつ、フッ酸
系溶液等に対する耐蝕性に優れた高融点金属窒化膜を形
成するようにしたものである。
本発明を実施例に基づき詳細に説明する。第２図に本発
明に係わる電極・配線膜の製造方法の一実施例を説明す
るための半導体基板の断面図を示す。第２図（ａ）は従
来法と同様に多結晶シリコン膜５の上にＴｉ又はＴａの
シリサイド膜６を形成した状態を示す。その後第２図ｆ
ｂｌに示すように、Ｔｉ又はＴａの窒化物ターゲットを
用いスパッタリング法により比較的薄いＴｉ又はＴａの
窒化膜１２を形成する。続いて第２図（Ｃ１に示すよう
に、写真製版およびエツチング法により上より窒化膜１
２、シリサイド膜６．多結晶シリコン膜５の順でバター
ニングを行ない、その後不純物をイオン注入して、ソー
ス・ドレイン不純物層７ａ、７ｂを形成し、しかる後熱
処理を加える。その後、第２図（ｄ＋に示すように、絶
縁膜８をＣＶＤ法等により形成し、写真製版とエツチン
グ法により所望の位置にコンタクト穴９ａ、９ｂを形成
した後、アルミニウム合金膜を形成し、パターニングを
行なって配線膜１０ａ、１０ｂを形成し、最後にパッシ
ベーション膜１１をＣＶＤ法等により形成する。
明に係わる電極・配線膜の製造方法の一実施例を説明す
るための半導体基板の断面図を示す。第２図（ａ）は従
来法と同様に多結晶シリコン膜５の上にＴｉ又はＴａの
シリサイド膜６を形成した状態を示す。その後第２図ｆ
ｂｌに示すように、Ｔｉ又はＴａの窒化物ターゲットを
用いスパッタリング法により比較的薄いＴｉ又はＴａの
窒化膜１２を形成する。続いて第２図（Ｃ１に示すよう
に、写真製版およびエツチング法により上より窒化膜１
２、シリサイド膜６．多結晶シリコン膜５の順でバター
ニングを行ない、その後不純物をイオン注入して、ソー
ス・ドレイン不純物層７ａ、７ｂを形成し、しかる後熱
処理を加える。その後、第２図（ｄ＋に示すように、絶
縁膜８をＣＶＤ法等により形成し、写真製版とエツチン
グ法により所望の位置にコンタクト穴９ａ、９ｂを形成
した後、アルミニウム合金膜を形成し、パターニングを
行なって配線膜１０ａ、１０ｂを形成し、最後にパッシ
ベーション膜１１をＣＶＤ法等により形成する。
ＴｉおよびＴａの窒化膜１２はフッ酸溶液に対する耐蝕
性が非常にイ）れているのが特徴である。−例としてＴ
ｉシリサイド膜（１００ｎｍ）上に窒化Ｔｉ膜（４０ｎ
ｍ）を形成した場合、シート抵抗は１．４〜１．６Ω／
口を示し、かつ、５０：１（水：フッ酸）のフッ酸希釈
液に対し５分間の工・ノチング処理を行なっても安定で
、Ｔｉシリサイド膜に対する保護特性は非常に優れてい
ることが確認できた。
性が非常にイ）れているのが特徴である。−例としてＴ
ｉシリサイド膜（１００ｎｍ）上に窒化Ｔｉ膜（４０ｎ
ｍ）を形成した場合、シート抵抗は１．４〜１．６Ω／
口を示し、かつ、５０：１（水：フッ酸）のフッ酸希釈
液に対し５分間の工・ノチング処理を行なっても安定で
、Ｔｉシリサイド膜に対する保護特性は非常に優れてい
ることが確認できた。
なお上記においては、Ｔｉ又はＴａの窒化膜１２はスパ
ックリング法により形成するとしたが、イオンブレーテ
ィング法又はＣＶＤ法により形ｌとしてもよい。またこ
こでは多結晶シリコン膜がある場合について一例を示し
たが、ゲート絶縁膜４上に直接シリサイド膜を形成しそ
の上に窒化膜を形成する場合でも有効である。また、以
上の実施例は、ゲート電極に窒化膜を形成した例につい
て説明したが、他の電極や配線膜に適用できることはい
うまでもない。
ックリング法により形成するとしたが、イオンブレーテ
ィング法又はＣＶＤ法により形ｌとしてもよい。またこ
こでは多結晶シリコン膜がある場合について一例を示し
たが、ゲート絶縁膜４上に直接シリサイド膜を形成しそ
の上に窒化膜を形成する場合でも有効である。また、以
上の実施例は、ゲート電極に窒化膜を形成した例につい
て説明したが、他の電極や配線膜に適用できることはい
うまでもない。
以上述べたように本発明は、高融点金属シリサイド膜の
表面に、電気抵抗が低く、かつ、フッ酸系溶液等に対す
る耐蝕性に優れた高融点金属窒化膜を形成したので、フ
ッ酸等に対する耐蝕性に優れ、かつ、電気抵抗の低い高
品質のゲート電極・酸化膜を得ることができる。
表面に、電気抵抗が低く、かつ、フッ酸系溶液等に対す
る耐蝕性に優れた高融点金属窒化膜を形成したので、フ
ッ酸等に対する耐蝕性に優れ、かつ、電気抵抗の低い高
品質のゲート電極・酸化膜を得ることができる。
第１図ｆａ）〜ｆｃ）は従来の電極・配線膜の製造方法
を説明するための半導体基板の断面図、第２図（ａ）〜
（ｄｌは本発明に係わる電極・配線膜の製造方法の一実
施例を説明するための半導体基板の断面図である。 １・・・・基板、４・・・・ゲート絶縁膜、５・・・・
多結晶シリコン膜、６・・・・シリサイド膜、７ａ、７
ｂ・・−・ソース・ドレイン不純物層、１２・・・・窒
化膜。
を説明するための半導体基板の断面図、第２図（ａ）〜
（ｄｌは本発明に係わる電極・配線膜の製造方法の一実
施例を説明するための半導体基板の断面図である。 １・・・・基板、４・・・・ゲート絶縁膜、５・・・・
多結晶シリコン膜、６・・・・シリサイド膜、７ａ、７
ｂ・・−・ソース・ドレイン不純物層、１２・・・・窒
化膜。
Claims (6)
- （１）高融点金属シリサイド膜を形成する工程と、前記
シリサイド膜の表面に高融点金属窒化膜を形成する工程
とを有することを特徴とする電極・配線膜の製造方法。 - （２）高融点金属窒化膜を形成する工程は、スパッタリ
ング法により形成する工程であることを特徴とする特許
請求の範囲第１項記載の電極・配線膜の製造方法。 - （３）高融点金属シリサイド膜は、チタンシリサイド膜
であることを特徴とする特許請求の範囲第１項記載の電
極・配線膜の製造方法。 - （４）高融点金属シリサイド膜は、タンタルシリサイド
膜であることを特徴とする特許請求の範囲第１項記載の
電極・配線膜の製造方法。 - （５）高融点金属窒化膜は、チタンの窒化膜であること
を特徴とする特許請求の範囲第１項記載の電極・配線膜
の製造方法。 - （６）高融点金属窒化膜は、タンタルの窒化膜であるこ
とを特徴とする特許請求の範囲第１項記載の電極・配線
膜の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17607784A JPS6151941A (ja) | 1984-08-22 | 1984-08-22 | 電極・配線膜の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17607784A JPS6151941A (ja) | 1984-08-22 | 1984-08-22 | 電極・配線膜の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6151941A true JPS6151941A (ja) | 1986-03-14 |
Family
ID=16007314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17607784A Pending JPS6151941A (ja) | 1984-08-22 | 1984-08-22 | 電極・配線膜の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6151941A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6298642A (ja) * | 1985-10-25 | 1987-05-08 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS62257749A (ja) * | 1985-05-01 | 1987-11-10 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路とその製法 |
| JPS6437036A (en) * | 1987-08-03 | 1989-02-07 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1984
- 1984-08-22 JP JP17607784A patent/JPS6151941A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62257749A (ja) * | 1985-05-01 | 1987-11-10 | テキサス インスツルメンツ インコ−ポレイテツド | 集積回路とその製法 |
| JPS6298642A (ja) * | 1985-10-25 | 1987-05-08 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS6437036A (en) * | 1987-08-03 | 1989-02-07 | Fujitsu Ltd | Manufacture of semiconductor device |
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