JPS62257749A - 集積回路とその製法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 関連出願との関係 本発明は１９８５年５月１日に出願された係属中の米国
特許出願通し番号第７２９，３１８号の部分継続出願で
ある。

産業上の利用分野 本発明は大規模集積回路及びその製法に関する。

従来の技術及び問題点 大規模集積回路を製造する時、相互接続技術が次第に大
きな制約になりつつある。特に、相互接続部の為にパタ
ーンを定めたポリシリコン又は金属の多数の層を使うこ
とは、接点孔のエツチング並びにレベル間誘電体の平面
化に関連して、処理技術に大きな圧力を加えている。然
し、任意の追加のレベルの相互接続部によって得られる
余分の経路選択能力が、回路の設計技術者に一層まとま
りのよい配置、一層よい回路の性能並びに／又は回路の
設計の一層のやり易さとなる様な選択を与えることがし
ばしばである。

こういう理由で、プロセスに埋込み接点を含む様に修正
することに多くの努力が振向けられてきた。埋込み接点
プロセスは、単一層を用いて、ＭＯＳゲートだけでなく
、同じ層の別のパターンを定めた部分を用いて、ＭＯＳ
トランジスタのソース／ドレイン領域に対する接点をも
形成するプロセスである。即ち、同じ薄膜ポリシリコン
又はポリサイド層がある場所では、非常に薄い完全さの
高いゲート酸化物によってモートから隔てられてなけれ
ばならないし、別の場所では、著しくドープされたモー
ト領域に対するオーミック接点を形成しなければならな
い。この為、処理上に大別して３つの問題が生ずる。第
１に、ゲート酸化物の完全さを保存することが一層困難
になる。第２に、ポリシリコン月利とバルクのシリコン
の間の相互拡散によって、イ８率の選択能力が制限され
る。印ち、ポリシリコンを導電性にする為に使われる燐
のドーピングは、接点の場所でシリコン基板へ外方拡散
するのが普通である。然し、装置のイ８率を一層小さな
形状にする時、この燐の拡散が、チャンネル・ストッパ
のドーピングのかなりの部分を反対ドープし、能動区域
の間の洩れに通ずる。第３に、０ＭＯ８処理では第１接
点が非常に望ましいが、現在の技術ではｐ十形モート領
域に接点をつける製造可能なプロセスがない。ｎ十形ポ
リシリコンとｐ十形基板の間のダイオードをどの様に避
けるかと云う問題があるだけでなく、ドーパントの外方
拡散の同様な問題は、ｐ＋に対する第１接点で、ポリシ
リコンからＰＭＯ３基根への短絡を沼く惧れがある。

ソース／ドレインをシリサイド化するセルファライン形
チタン・シリサイド・プロセスに関連して、局部相互接
続レベルを設ける方法の提案がいろいろ発表されている
。セルファライン形チタン・シリサイド・ソース／ドレ
イン・シリサイド化プロセスが１９８３年５月６日に出
願された係属中の米国特許出願通し番号第４９２．０６
９号に記載されている。このプロセスでは、金属チタン
を全体的にデポジットし、その後窒素雰囲気内で加熱し
て、チタンが露出したシリコン面（例えばソース／ドレ
イン領域、又はポリシリコン線の露出した上面）と反応
して、チタン・シリサイドを形成する様にする。シリサ
イドを形成する反応をしなかったチタンの部分は、（例
えばウェット・エッチを用いて）引剥す。このプロセス
は、何等バターニング工程を使わないセルファライン形
シリサイド化プロセスになる。このセルファライン形シ
リサイド化プロセスが集積回路の製造に広く使われる様
になった。

このプロセスを基本とする従来提案された局部相互接続
方式は、追加のパターンを定めたシリコンを用いて、希
望に応じてフィールド酸化物の上へ伸びる導電性のシリ
サイド領域を設けている。

即ち、ヒユーレット・パラカード社によって開発され、
１９８４年ＩＥＤＭプロシーディングズ誌第１１８頁に
発表されたプロセスでは、チタン金属を全体的にデポジ
ットした後、シリサイド化反応を行なう為に熱を加える
館に、チタン金属の上に薄いシリコン層（多結晶又は非
晶ｒｔｔ　）のパターンを定める。このシリコン層を適
用した所では、反応プロセスの間にシリサイドが形成さ
れ、この為、ゲート側壁酸化物の上又はフィールド酸化
物の上を伸びるシリサイドを形成することが出来る。

テキサス・インスツルメンツ社でそれまでに開発された
同様な方式は、チタン金属を適用する前に適用されるパ
ターンを定めたシリコンの帯を使っていた。

然し、この両方の方式は、追加の層のデボジッションが
必要であると云う制約がある。即ち、この両方の方式は
処理が複雑になりすぎる。

本出願で検討されたこの他の刊行物として、１９８４年
ＩＥＤＭブロシーディングズ誌第１１０頁所載のＣ，Ｗ
、チンの論文（特に第１１３頁）及びＩＥＥＥトランス
アクションズ・オン・エレクトロン・デバイセズ誌１９
８５年２月号第１４１頁所載のＭ、アルベリン他の論文
ｒＶＬｓＩ用のセルファライン形Ｔｉ３ｉ２プロセスの
開発」がある。

問題点を解決する為の手段　び：用 本発明は、ソース／ドレイン（並びに好ましくはゲート
）をシリサイド化する為のセルファライン形直接反応チ
タン・シリサイド・プロセスに関連して局部相互接続部
を形成する一層簡単な方法を提供する。

直接反応チタン・シリサイド・シリサイド化プロセスを
窒素雰囲気で実施する時、フィールド酸化物の上のチタ
ン金属層内に窒化チタン層（Ｔｉ　Ｎ）が形成されるこ
とが判った。この為、シリサイド化反応が起こった後、
デポジットされたチタン金属の内、シリコンのソースと
接触しなかった（従ってシリサイドを形成しなかった）
部分は、従来考えていた様に、単に反応しなかったチタ
ン金属ではなく、大きな割合の窒化チタンを含む。本発
明は、新たに発見されたこの窒化チタン層を使って、新
規で有利な局部相互接続方法及び構造を提供する。

シリサイド化工程の後、窒化チタン層のパターンを定め
、それを希望しない所では、チタン・シリサイド及び酸
化シリコン？ｒＩｉｓｌから選択的に除去する。その後
、一層高い温度（例えば８００℃）で１ｙ終的なアニー
ルを実施して、チタン・シリサイド層の最終的なシート
抵抗を１オーム／スクエア（ｃ）未満に下げる。

集積回路の分野では、窒化チタンが導電性であることは
よく知られており、窒化チタンを接点の３４ｆｆｌ性拡
散障壁として使うことも従来発表されている。然し、本
発明の様に、窒化チタンを使って局部相互接続部を設け
ると云うことに触れた研究が、本出願の出願日以前に発
表されてはいない。

この為、窒化チタンの非常に薄い（例えば１゜０００人
）層を使ってモート間の相ｎ接続部が形成される様な構
造が得られる。本発明は少なくとも次に述べる様な利点
をもたらす。

１、前に述べたチタン・シリサイドの局部相互接続部を
形成する方法よりも、処理が一層簡単である。

２、窒化チタンが非常によい拡散障壁であるから、シリ
サイドを通る相互拡散の問題が避けられる。これは、局
部相互接続層を使って、ｐ十形モート領域をｎ十形ポリ
シリコン・ゲート又はｎ＋十形モート領域ＣＭＯ８！ｌ
！Ｘ理で相互接続する場合、特に右利である。

３、本発明の窒化チタンの局部相互接続部は、ｎ十形ポ
リシリコン・ゲートとｐ−形モート領域の間の局部相互
接続部を作るのに特に有利である。

ゲートからモートまでの距離は典型的には、ｎ＋とｐ＋
の間の間隔よりもずっと短いから、この場合、相互拡散
が特にｍ大である。

４、窒化チタンの局部相互接続層は極めて薄く作ること
が出来るから、この侵の平面化されていない層に起こる
余分な垂直方向の地形の量は僅かである。

５、窒化チタン層が非常に薄いので、それを除去する為
に使うエッチは異方性にする必要がなく、これによって
も処理が簡単になる。

６、非常に薄い窒化チタン層でも、５から１０オ一ム／
スクエア程度の非常に小さいシート抵抗が得られる。

７、窒化チタンの局部相互接続層は、接点の代りに拡散
障壁を設ける為にも利用することが出来る。即ち、モー
トに対する接点が、直接的にシリコンに設ける代りに、
窒化チタン層の上に金属゛をデポジットすることが出来
、この為、金属とシリコンの間の相互拡散が実効的に防
止される。これは相互接続部のメタライズの選択を簡単
にする。

特に、アルミニウム以外のメタライズがかなり実用的に
なる。

８、窒化チタンがフィールド酸化物に重なることは、接
点孔がモートの縁と完全に整合していることを必要とせ
ず、接点孔はフィールド酸化物の縁の上面の上で窒化チ
タンの上に重なっていればよい。

９、本発明はある用途ではストラッピングを避けること
が出来る程、導電度のよい局部［Ｉ　Ｔｉｌ？転層が得
られ、この為、本発明は、速度又は面積を１′Ａ牲にせ
ずに、あるプロセスに於ける二重レベル金属（ＤＬＭ）
プロセスの工程を省くことが出来る様にする。

１０、ＴｉＮ層を通る独立の相互接続部がある金属相互
接続部の代りになり得るから、配置内の第２接点の数を
減らすことが出来る。

１１、本発明の方法は、共有接点、即ち同じ場所で２つ
の相互接続′層と基板とを接触させる接点に本質的に適
している。この為、設計技術者は余分の自由が得られる
。

１２、局部相互接続部にシリコン・ストラップを使う方
法は、本質的に、シリコン・ストラップがゲートの足下
のアルグル部分を交差する所で開路欠陥を生じ易く、こ
れを避ける為に、シリコン・ストラップは比較的厚手（
あるプロセスでは２゜５００人と云う厚さ）に作る必要
があり、それが地形及びスルーブツトを低下させる。こ
れと対照的に、本発明のＴｉＮストラップはこの問題が
なく、従ってそれ程厚手に作る必要がない。

１３　　窒化チタンは、チタン・シリサイドよりも酸化
物エッチに対づる抵抗力が一層大ぎく、この為、平面化
した多重レベル酸化物を用いるプロセスで、接点エッチ
工程の時に多重レベル酸化物をオーバーエツチングする
ことによって起こる損傷が少なくなる。

１４、モート接点をフィールド酸化物に重ねることが出
来ることは、モート内のソース／ドレイン領域に対して
最小形状を使うことが出来ることを意味する。

１５、本発明は、同等接点孔を用いずに、ＣＭＯ８論理
回路の段の間の接続が出来る様にし、これによって面積
、速度及び歩留りの利点が得られる。

１６、本発明は、普通は埋込み接点プロセスによって生
ずるゲート酸化物の完全さの低下を伴なわずに、完全な
埋込み接点の能力の全てのは能を果す。

１７、本発明は、普通は埋込み接点プロセスによって生
ずる、ｐ＋に対するオーミック接点の直列抵抗の再現性
を低下させずに、完全な埋込み接点の能力の全ての機能
を果す。

１８、本発明は、ポリシリコンからｐ十形ソース／ドレ
イン領域への局部相互接続部がある所で、その下にある
ｎ十形領域に対する短絡の問題を伴なわずに、完全な埋
込み接点の能力の全ての回路機能を果す。

１９、本発明は、回答面積を犠牲にせずに、ｎチャンネ
ル及びｎチャンネル装置の両方が表面チャンネル装置で
ある様な１ミクロン未満の０ＭＯ８装置を製造すること
が出来る。

２０、本発明は、ｎチャンネル及びｎチャンネルの両方
が表面チャンネルであって、ｎ十形ポリシリコン・ゲー
ト層をｎ十形ポリシリコン・ゲート層に接続する為に金
属層を使うことを必要としない様な１ミクロン未満の０
ＭＯ８装置を製造することが出来る。

２１、本発明は、他の場合には回路の配置内で無駄の場
所となる様なタンクの境界の上で、ｎ十形ゲートをｎ十
形ゲートに接続することにより、面積を増加させず又は
速度を低下させずに、２種類の導電形のポリシリコン・
ゲートを持つ１ミクロン未満の０ＭＯ８装置を製造する
ことが出来る。

２２、本発明は、（原出願に記載されている様な）局部
相互接続部を持つ被覆モート・プロセスどなる様に使わ
れる工程に比べて、同等追加のデボジッション、マスク
、エツチング又は（ソース／ドレインの反対ドープを使
わないと仮定すれば）打込み工程を必要とせずに、２種
類の導電形のポリシリコン・ゲートを持つ１ミクロン未
満の０ＭＯ８装置を製造することが出来る。

２３、本発明は、０ＭＯ３の製造でこれまで既に十分に
実証されていない様な新規な処理パラメータを実施する
ことを必要とせずに、２種類の導電形のポリシリコン・
ゲートを持つ１ミクロン未満の０ＭＯ３装置を製造する
ことが出来る。

２４、本発明は、所定の設計規則に対し、他の方法で信
頼性を持って製造することが出来るよりも一層小形の完
全ＣＭＯ８ＳＲＡＭセルを提供する。

２５、本発明は、所定の設計規則に対し、金属ジャンパ
又は埋込み接点の何れかを使う従来のどのセルよりし、
−ｍ小形の完全ＣＭＯ３ＳＲＡＭセルを提供する。

２６、本発明は、所定の設計規則に対し、他の方法で信
頼性を持って製造出来るよりも、一層高速の完全ＣＭＯ
８ＳＲＡＭセルを提供する。

２７　　本発明は、信頼性を持って製造することが出来
ると共に、電力バス及び信号バスを除いて、金属層を使
わない様な完全ＣＭＯ８ＳＲＡＭセルを提供する。これ
は、注文製又は半注文製論理回路にＳＲΔＭブロックを
含める際、設計伎術者の手をすかす点で右利である。

２８、ある実施例では、ＴｉＮが形成される前に適用さ
れるパターンを定めたハードマスクを使うことにより、
（事実上）窒化チタンを選択的にエッヂする為の標準的
でないエツチング・プロセスを使うことを必要としない
で、窒化チタンの全ての利点を持つ局部相互接続部のバ
ターニングが出来る。

２９、　Ｔｉ　Ｎが形成される而にハードマスクを適用
する実施例は、形状を制限する工程が単に酸化物エッチ
であるから、非常に（８Ｉｉ−の選択が出来るプロレス
として、（窒化チタンの全ての利点を持つ）局部相互接
続部のバターニングが（事実上〉出来る様にする。

１９８５年のＩＥＤＭ誌の論文では、ヒユーレット・パ
ラカード社の研究者が、直接反応チタン・シリサイド化
プロセスで、反応工程の前に、デポジットしたチタン金
属の、トにスパッタリングによるシリコン層を適用して
、チタン・シリサイドのパターンを定めた局部相互接続
部を設けることを提案している。こういう局部相互接続
部は、その当時は、本発明の窒化チタン相互接続部と比
肩し得る様な利点が得られると思われていた。然し、こ
の方式は処理がずっと複雑であるだけでなく、本発明の
重要な利点が得られない。チタン・シリサイドは硼素及
び燐に対して効率的な拡散通路を作り、従って、相互拡
散及び反対ドープの問題が依然として重大である。これ
と対照的に、本発明では、窒化チタンが非常に良好な拡
散障壁であり、こういう問題が生じない。ＨＰの１９８
５年の論文に示されるプロセスの燐の反対ドープの問題
は、ＴｉＳｉ２ストラップ・プロセスを用いて構成され
た１６にのスタティック・ランダムアクセス・メモリを
説明している、汚く最近のトＩＰの論文によって確ＦＡ
スることが出来るが、これはｎ形及びｎ形の接合を一緒
に接続する為にのみ使われている。叩ら、）−ＩＰの研
究者は、ゲートを接合に接続する為に局部相互接続部を
使っていない。本発明の利点を試験する為の設計実験で
は、テキサス・インスツルメンツ社の研究者は、ＨＰの
配置通りのスタティック・ランダムアクセス・メモリ・
セルを構成した。即ち、接合を相互接続する為に局部相
互接続部を使い、ゲートを交差結合する為に金属ストラ
ップ及び第２接点を使った。この）−ＩＰプロセスでは
、局部相互接続部によってゲート及び接合の両方を相互
接続することが出来ない結果、１ミクロンの設計規則を
使った時の、セルの寸法は、局部相互接続部にＴｉＮを
用いた同じ設計規則の形状を持つセルよりも７５％一層
大きくなった。これは、局部相互接続の機能を果す上で
、ＴｉＮがＴｉ　３　＋　２に比べて持つ利点を示して
いる。

本発明は埋込み接点構造゛の全での回路上の利点を持つ
が、それに伴なうコストを要しない。例えば、本発明は
、埋込み接点を用いないで達成し得るよりも一層小形の
ＳＲＡＭセルを提供する。更に、本発明によって達成さ
れる小形化の点での改良は、従来の七通の埋込み接点の
場合よりも更によい。これは本発明がモート接点をフィ
ールド酸化物の上に重ねることが出来る様にするから、
モート領域を最小形状に作ることが出来、更に面積が節
約されるからである。更に、従来の埋込み接点方式では
、埋込み接点の下にあるモート領域は必然的にソース／
ドレインの打込みによるポリシリコンによって遮蔽され
ており、この為従来の埋込み接点方法は、埋込み接点が
過大な広がり抵抗を持たない様に保証する為には、相互
拡散効果に頼らなければならない。本発明ではこれは問
題ではなく、従って本発明の倍率選択能力が優れている
。別の利点は、本発明で提案する窒化チタンの局部相互
接続レベルは、従来の埋込み接点で使われていたポリシ
リコンの相互接続部よりも一層薄手であり、従って、局
部相互接続レベルを導入したことににる地形の変化が、
本発明では一層少ない。

原出願では、ＶＬＳＩ集積回路に対する新規な窒化チタ
ン局部相互接続技術を記載している。本発明は２つの重
要なサンプル実施例の別の細部を付加えたものである。

即ち、この窒化チタンの局部相互接続技術を使って、１
）ずっと小形で一層高速のＳＲＡＭセルを構成すると共
に、２）（埋込みチャンネルの問題を避ける為に）ｎ十
形及びｎ十形の両方のポリシリコン・ゲートを持つ１ミ
クロン未満の０Ｍ０３回路を構成しており、ｎ十形から
ｎ十形のポリシリコンへのストラップは窒化チタンの局
部相互接続部として構成されている。

従来のＳＲＡＭに関する主な拘束は、詰込み密度及び速
度であった。詰込み密度の問題は、第５図に示す様に、
埋込み接点を使わずにセルを普通の配置にすると、金属
ジトンバを使うことが必要になり、これがかなり面積を
食うことによって生ずる。他方、埋込み接点を使うと、
ゲート酸化物のパターンを定めるのに伴なう処理上の困
難が生ずる。更に、第１接点がポリシリコン・ゲート・
レベルからモートへの拡散通路を作り、従って、この拡
散通路がポリシリコン・ゲート・レベルの。

ｎ＋がｎ十形ソース／ドレイン領域を反対ドープするこ
とが出来る様にするので、完全ＣＭ　ＯＳプロセスでは
第１接点に信頼性がないのが典型的である。

何年もの間、普通に使われるｎ十形ポリシリコン・ゲー
トの仕事関数による、ある倍率の０ＭＯ８に於ける埋込
みチャンネルＰＭＯ８（ｐチャンネル）装置の問題が論
じられてきた。０ＭＯ３装置の倍率を引続いて下げると
、ドレインによって諺起されるバンチスルーの問題がな
Ｊ３ざら組人になる。ソースからドレインへのバンチス
ルーを防止する為には、タンクのドーピング濃度を高く
しなければならない。ゲートの長さが０．５ミクロンの
トランジスタでは、１Ｅ１７ｃｍ−３範囲内の濃度が必
要である。基板のドーピングをこれより高くすると、普
通は反転モードのトランジスタに対する閾値電圧の大き
さが一層大きくなる。ｎ十形ＰＯＣｊ！３でドープされ
たポリシリコンを（普通の様に）ゲートに使う時、閾値
電圧が高くなることはｎチャンネル形トランジスタにと
っては問題ではない。これは、ｎ十形ポリシリコンとｐ
形タンクの間の仕事関数の差が、他の場合にはタンクの
濃度が高いことによって起こる高いＶ■を下げる様に作
用するからである。然し、ｐチャンネル形トランジスタ
では、ｎ十形ポリシリコンとｎ形タンクの間にこの様な
仕事ＰＡ数の差がなく、従って、閾値電圧の大きさが非
常に大きくなる。

０．８■範囲内の閾＋ｌｆｉ電圧を得る為に、閾値をず
らす為の硼素の打込みを追加するのが普通であるが、こ
れによって浅い埋込みチャンネル・トランジスタが形成
される。これは装置の閾値未満での洩れを増加する。何
れにせよ、埋込みチ１？ンネルの設計は０．５ミクロン
のトランジスタにとっては満足し得るものではないと一
般的に考えられている。

即ち、普通の倍率のＮＭＯ８装置では、チャンネル（こ
れは例えば４Ｅ１６でｐ形にドープされる）は、フェル
ミ・レベルが価電子帯の縁に近いが、著しくドープされ
たｎ形ポリシリコン・ゲートのフェルミ・レベルは大体
伝導帯の縁か又はその上にある。この為、これらの２つ
のフェルミ・レベルの間の差（又は同等なことであるが
、その仕事関数の差−仕事関数はフェルミ・レベルと真
空のホテンシャルとの間の差と定義する）が、約０．９
ボルトのフラットバンド電圧を定める。フラットバンド
電圧がないと（仕１’５Ｉ３ｔｌ数の差がないと）、ｎ
チャンネル装置の閾値電圧はく２５０人のゲート酸化物
及び４Ｅ１６Ｃ１１−”のチャンネルのドーピングに対
しては）約１．８ボルトになるが、これは高すぎる。然
し、０．９ｖのフラン１−バンド電圧（仕事関数の差）
は、ｎチャンネルＣＡ値電圧が約０．９Ｖに低下するこ
とを意味するが、これは右利である。然し、酋通の倍率
のＰＭＯ３装置では、この様な仕事関数の差が存在しな
い（これはゲート及びチャンネルの両方のフェルミ・レ
ベルが伝導帯の縁に近い為である）。従って、フランｌ
−バンド電圧は大体ゼロである。これは、高いｐヂＶン
ネル間値電圧（例えば１．８Ｖ）がフラットバンド電圧
だけ下がらないことを意味しており、従ってＰ　Ｍ　Ｏ
Ｓ装置がとにかく作用する様にする為には、打込みを使
わなければならない。

この打込みにより、必然的に埋込みヂャンネル装置にな
り、これはトランジスタの特性が劣り、特にクーンオフ
特性が劣る。

この問題は何年も議論されており、この問題を避ける為
に従来提案されていた１つの方法は、デポジットした単
一レベルのポリシリコン内で、ｎ十形ポリシリコンを使
ってＮ　Ｍ　ＯＳ装置のゲート・レベルを形成すると共
に、ｎ十形ポリシリコンを使ってＰＭＯ３装置のゲート
・レベルを形成することであった。この様な方式では、
ポリシリコン層の別々のｎ十形及びｐ十形領域を設ける
為に、何等かのマスクした打込み又はマスクしたデボジ
ッション工程を行なうことが必要になるが、これは困難
なことではない。例えば、ソース／ドレインの打込みを
この為に使うことが出来ろ。然し、問題は、ｎ十形及び
ｎ十形ポリシリコン・レベルの間の接続をどの様にする
かであり、これが−、股的にこの様な提案された方式の
弱点であった。例えば、この接続をする為にシリサイド
を使うことが提案されているが、その場合、シリサイド
を介してドーパン１〜の向流拡散が起こると云う問題が
生じ、この為、ｎ＋／シリサイド／ｐ十接点接点辺にあ
るポリシリコンのシート抵抗が反対ドーピングによって
増加する。他方、この相互接続に金属ジャンパを使うと
、これは面積の点で非常に高価につく。

高い密度を得る為には、トランジスタ・ゲートの長さを
縮める他に、他の全ての寸法を縮めることが必要である
。即ち、（１）ｎ十形ポリシリコンを持つｎチャンネル
・トランジスタと（２）ｎ十形ポリシリコンを持つｎチ
ャンネル・トランジスタの間の距離が極めて小さくなる
。この様に縮めることによって起こる問題は、２種類の
トランジスタ・ゲートの間のｎ十形及びｐ十形ドーパン
トの相互拡散が起こり財ることである。硼素及び燐が極
めて高速に拡散する様なチタン・グイシリサイドでゲー
１−を被覆する場合、これは特に重大である。

この相互拡散が、ゲートの反対ドーピングを生じ、ポリ
シリコン・ゲートに於けるフェルミ・レベルを制御する
のを困難にする。

本発明の１つの利点は、ポリシリコンからポリシリコン
へ又はモートへ接続する為にＴｉＮを使うことにより、
反対ドーピングの問題の解決策を提供し、局部相互接続
部（これが拡散障壁として作用する）を介しての向流拡
散を防止することである。

本実施例のサンプルとしてのプロセスの流れでは、 １、ポリシリコン（又はシリサイド又はポリサイド又は
ゲート・レベルに使われるものであれば、なんであって
もシリコンを含む多結晶材料）をドープせずにデポジッ
トし、パターンを定める。

２　次にリーチスルー打込みを実施して、ＬＤＤｆｆｌ
域を作る。

３、ゲートの上に側壁酸化物をデポジットし、パターン
を定めたソース／ドレイン打込み（これがポリシリコン
をドープする）を実施する。

４．７ｉ　　（１，０００人）を（例えば室温に於ｔプ
るスパッタリングによって）デポジットし、炉で（６７
５℃で）直接反応させて、ゲート及びモートの上にＴｉ
　Ｓｉ　２を作ると共にその他の全ての場所にＴｉＮを
作る。

５、ＴｉＮのパターンを定め、不所望のＴｉＮを除去す
る。

６、ＴｉＳｉ２及びＴｉＮ層をアニール（８００℃）す
る。

本発明を実施する別の方法は、プラズマ酸化物層（即ち
プラズマ強化ＣＶＤによってデポジットした密度の小さ
い酸化シリコン）を使って、窒素雰囲気のアニールを実
施する前に、デポジットのチタン金属のうち、ＴｉＮの
局部相互接続部を希望する部分を選択的にマスクする。

この酸化物マスクは不所望の窒化チタンをこの後引剥す
際、所定位置にと９まり、その下にあるチタンとチタン
反応生成物を保護する。この方式は必ずしもこの発明を
実施するのに考えられる最善のモードではないが、代り
として考えられる実施例である。

前に）！べた様に、ＴｉＮは、ＭＯ３装置の直列抵抗を
減らすモート被覆として、ポリシリコン線の抵抗値を減
少するポリシリコン被覆として、局部相互接続材料とし
て、並びに種々のドーパントに対する良好な拡散障壁と
して、非常に有用である。然し、この様な多数の用途に
より、処理条件に幾分相反する要求が加えられる（現在
好ましいと考えられる一層の実施例全体の中で、＞Ｔｉ
Ｎは、直接反応Ｔｉ　Ｓｉ　、、プロセスのｒＷＩ産物
であるから、その厚さはデポジットされたＴｉの厚さに
よって決定される。然し、この厚さはシリサイドの厚さ
に対する装置の条件によってｉｔ、１１御される。

このシリサイドの厚さが、接合の深さ、ＴｉＳｉ２被膜
の応力、電流の分布及び電界の分布の様な因子によって
決まる。ＣＭ　ＯＳ装置の倍率を引続いて下げて、浅い
ソース／ドレイン接合を使う時、Ｔｉ５１２の厚さは一
層薄手のものを使わなければならなくなり、従って一層
薄手のＴｉのデボジッションが必要になる。これは、一
層薄いＴｉＮが作られることを意味する。この一層薄い
ＴｉＮ層はシート抵抗が一層大きく、その為、相互接続
材料としてはＴｉＮがそれほど望ましくなくなる。更に
、一層薄いＴｉＮ層は、接点孔の底に於けるエッチ・ス
トッパとしてそれ程有効でなくなる。更に、一層薄いＴ
ｉＮ層は、（十分に薄いと）（接点金属とシリコンの間
のシリコン、金属又はドーパントの拡散を防止する為の
）接点孔の底にある拡散障壁としてそれ程有効でなくな
る。

本発明の実施例は、Ｔ　ｉ　Ｓ　ｉ　２の厚さに影響せ
ずに、ＴｉＮの厚さを任意の所望の値に増加する様な方
法を提供することにより、こういう拘束を解決する。一
層厚手のＴｉＮ層を作る為に使われる方法の追加の工程
は、簡単であり、現在の０ＭＯ８技術と両立し得る。

第１層が窒素雰囲気内で加熱された後、チタン（又はそ
の伯の適当な金属）の第２層をデポジットすることによ
り、最初の反応によって形成された組成物の表面にある
ＴｉＮが、第２の反応の生成物が殆んど全部ＴｉＮにな
ることを保証する様な拡散障壁を形成する。

ＴｉＮの厚さを増加するこの発明の方法は、少なくとも
次に述べる様な利点がある。

１、この方法は現存の０ＭＯ８技術と完全に両立し得る
ものであり、従って同等新しい製造方法を必要としない
。

２、　Ｔ　＋　Ｓ　ｉ　２及びＴｉＮの厚さはＴｉの相
次ぐデボジッション及び熱反応によって独立に制御され
、プロセスを最適にする点での自由度が一層大きくなる
。これは、浅いソース／ドレイン接合を使って、ＴｉＮ
のシート抵抗に対する条件を充たさなければならない時
に重要である。

３、ＴｉＮ局部相互接続部の全ての利点が１ｑられる様
な方法では、ソース／ドレインの表面にあるＴ　ｉ　６
　＋　２層は、ＴｉＮ局部相互接続線のシート抵抗を犠
牲にせずに、希望する小さな値に選択することが出来る
。

４、接点孔の底にＴｉＮ層を使うことを含めて、ＴｉＮ
局部相互接続部の全ての利点が得られる様にする方法で
は、接点孔の底にあるＴｉＮのエッチ・ストッパ特性を
犠牲にせずに、ソース／ドレインの表面にあるＴ　ｉ　
Ｓ　ｉ　２層を希望する様に小さく選択することが出来
る。

５、接点孔の底にＴｉＮ層を使うことを含めて、ＴｉＮ
局部相互接続部の全ての利点が得られる様にする方法で
は、接点孔の底にあるＴｉＮの拡散障壁特性を犠牲にせ
ずに、ソース／ドレインの表面にあるＴ　ｉ　Ｓ　ｉ　
２層を希望する様に小さく選択することが出来る。

本発明では、 １、基板を用意し、 ２、予定の場所にモート領域を限定する為に予定のパタ
ーンで装置隔離区域を設け、３、前２モート領域内の予
定の位置に絶縁ゲ−ト電界効果トランジスタを作り、 ４．実質的にチタンで構成される金属を全体的にデポジ
ットし、 ５、前記基板及び前記チタン金属を窒素を含む雰囲気内
で加熱して、前記チタン金属が前記基板の露出したシリ
コン部分と反応してチタン・シリサイドを形成すると共
に、前記チタン金属の別の部分が前記窒素雰囲気とも反
応して、その表面に於ける窒化チタンの割合が大きい層
を形成し、６、前記窒化チタン層のパターンを定めて予
定のパターンの局部相互接続部を作る工程を含む集積回
路を製造する方法が提供される。

本発明では、基板と、露出した半導体材料の予定のモー
ト区域を限定する装置隔離領域と、前記モート区域の表
面近くにある複数個の能動装置と、実質的に窒化チタン
で構成されていて、前記装置ｍｍ領域の上で前記モー１
−領域の予定の部分を相互接続する線で構成された局部
相互接続層とを有する集積回路が提供される。

この発明では、基板と、実質的にシリコンで構成されて
いて前記基板の表面近くに配置された略結晶状のチャン
ネル領域、及び実質的に結晶状であってシリコンの割合
が大きく、ｎ形にドープされたゲー１〜を持つ複数個の
ＮＭＯＳトランジスタと、実質的にシリコンで構成され
ていて前記基板の表面近くにある略結晶状のチャンネル
領域、及び実質的に結晶状であってシリコンで構成され
る割合が大ぎく、ｐ形にドープされたゲートを持つ複数
個のＰＭＯ３Ｉ−ランジスタと、前記ＮＭＯＳトランジ
スタの選ばれたゲートを前記ＰＭＯＳトランジスタの選
ばれたゲートと予定の場所で電気的に結合していて、窒
化チタンで構成される割合が大きい複数個の局部相互接
続部とを右する集積回路が提供される。

本発明では、複数個のスタティック・ランダムアクセス
・メモリ・セルを持ち、各々のセルが、第１及び第２の
交差結合インバータで構成されていて、各々のインバー
タがプルアップ・トランジスタ及びプルダウン・トラン
ジスタで構成され、各々個別の１つのセル内にある全て
のプルダウン・トランジスタがフィールド酸化物領域に
よって互いに隔てられている様なスタティック・ランダ
ムアクセス・メモリ・セル・アレーが提供される。

更に本発明では、第１及び第２の交差結合インバータを
持ち、各々のインバータがプルアップ・トランジスタ及
びプルダウン・トランジスタで構成されていて、各々の
プルアップ・トランジスタ及びプルダウン・トランジス
タが、略一定の電圧に接続されたソースを持つ結晶状チ
ャンネルを持つと共に、該チャンネルに容量結合された
絶縁ゲートを持ち且つドレインを持っており、前記第１
のインバータのプルアップ・トランジスタ及びプルダウ
ン・トランジスタの内の少なくとも一方のゲートが局部
相互接ｆ：ｍを介して、第２のインバータのプルアップ
・トランジスタ及びプルダウン・トランジスタの内の少
なくとも一方のドレインに接続されており、前記局部相
互接続層は前記第１のインバータのプルアップ・トラン
ジスタのゲートよりも小さい最小の厚さを持っていて、
該ゲート及び前記ドレインに直接的にオーミック接点を
形成しているスタティック・ランダムアクセス・メモリ
・セルが提供される。

更に本発明では、夫々プルアップ・トランジスタ及びプ
ルダウン・トランジスタを持つ第１及び第２の交差結合
インバータと、前記第１のインバータの出力を第１のピ
ッ１−線に選択的に接続すると共に′＃Ｊ記第２のイン
バータのトランジスタの出力を第２のビット線に選択的
に接続する第１及び第２のアクセス・トランジスタとを
有し、夫々１つのセルの中にある夫々のプルダウン・ト
ランジスタの両方が共通の基板内に形成されていてフィ
ールド隔離領域によって互いに隔てられており、各々１
つのセル内にある両方のプルアップ・トランジスタが共
通の基板内に形成されていて、フィールド隔離領域によ
って互いに隔てられており、夫々１つのセルに接続され
た両方のアクセス・トランジスタは共通の基板内に形成
されていて、フィールド隔離領域により、相互にも、前
記１つのセル内にある両方のプルアップ・トランジスタ
からも、前記１つのセル内にある両方のプルダウン・ト
ランジスタからも隔てられているスタティック・ランダ
ムアクセス・メモリ・セルが提供される。

更に本発明では、 １、能ｉ！ＩＩＪ装置をその中にもつモート領域を含む
途中まで製造された集積回路構造を用意し、２、支配的
にチタンで構成される薄い金属層を全体的にデポジット
し、 ３、局部相互接続通路並びに／又はモートに対する接点
の場所を限定する位置で、前記チタンの上に比較的不活
性な材料をデポジットし、４、前記途中まで製造された
構造を窒素の割合が高い雰囲気内で反応させることによ
り、前記モー１〜領域の上にあるチタン金属の一部分が
支配的にチタン・シリサイドに変換され、前記酸化物領
域の上にあるチタン金属の一部分が支配的に窒化チタン
に変換される様にし、 ５、前記チタン及び前記窒化チタンの露出部分をエツチ
ングよって除いて、予定の局部接続部の場所に局部接続
部を限定する工程 を含む、局部相互接続部を含む集積回路を製造する方法
が提供される。

本発明では、 １、途中まで製造された集積回路構造を用意し、 ２、実質的に窒化チタンで構成されていて、前記途中ま
で製造された集積回路構造のかなりの面積にわたって広
がる薄膜を設け、 ３、前記窒化チタンの薄膜の上にパターンを定めたマス
ク材料を設け、 ４、弗素を解放するガスで構成された入力ガス流から形
成されたグロー放電の中で前記窒化チタンの薄膜をエツ
チングする工程 を含む集積回路を製造する方法が提供される。

本発明では、 １、基板を用意し、 ２、予定の場所にモート領域を限定する為に予定のパタ
ーンで装置隔離区域を設け、３、予定の場所にパターン
を定めた第１の薄膜導体層を形成し、 ４、前記モート領域内の予定の場所に絶縁グー１〜電界
効果トランジスタを作り、該トランジスタはシリコンの
割合が大きいパターンを定めた第２の薄膜導体層内に形
成されたゲートを有し、５、実質的にチタンで構成され
た金属を全体的にデポジットし、 ６、前記基板及び前記チタン金属を窒素を含む雰囲気内
で加熱して、前記チタン金属が前記基板の露出したシリ
コン部分と反応してチタン・シリサイドを形成すると共
に、前記チタン金属の別の部分が前記窒素雰囲気とも反
応してその表面に窒化チタンの割合が大きい層を形成す
る様にし、７、前記窒化チタン層のパターンを定めて、
予定のパターンで、前記基板、前記トランジスタのゲー
ト及び前記第１の導体レベルの間の局部相互接続部を作
る工程 を含む集積回路を製造する方法が提供される。

本発明では、基板と、露出した半導体材料の予定のモー
ト区域を限定する装置隔離領域と、第１及び第２の薄膜
導体層と、前記モート区域の表面近くにある複数個の能
ｆＪ＋装置と、実質的に窒化チタンで構成されていて、
前記モー１〜領域の予定の部分を前記第１及び第２の薄
膜導体層の予定の部分と相互接続する線で構成された局
部相互接続層とを有する集積回路装置が提供される。

実　　施　　例 次に現在好ましいと考えられる実施例の製造並びに使い
方を詳しく説明する。然し、本発明が広い範囲に応用し
得る新しい考えを提供覆るものであって、この考えは非
゛常に多種多様な特定の場合に実施することが出来、以
下説明する特定の実施例は本発明の製造並びに利用の特
定の方法を例示するに過ぎず、本発明の範囲を制限する
ものではないことを承知されたい。

第１図に本発明のサンプル実施例を示す。シリコン基板
１０が、能動装置を形成しようとするモート領域２８を
限定する様にパターンを定めた装置隔離領ＩＩ！ｔ（今
の場合はフィールド酸化物領Ｖｉ２６）を持っている。

′；５１図に示す実施例では、フィールド酸化物２６は
ＬＯＧＯＳフィールド酸化物の特性的な形を持っている
が、この発明が側壁マスク隔離又は右接モート隔離の様
な他の隔離方法を用いて実施することが出来ることは云
うまでもない。

モート領域２８の中にトランジスタが示されている。こ
のトランジスタは、軽くドープしたソース／ドレイン延
長部１４（普通ＬＤＤ領域と呼ばれる）を含むソース／
ドレイン領域１２を含んでいる。ポリシリコン・ゲート
２４がゲート酸化物３０を介してチャンネル領域１６に
寄倒結合されている。ソース／ドレイン領域１２の表面
にチタン・シリサイド層２０があり、チタン・シリサイ
ド層２０の別の部分がポリシリコン・ゲート２４の上面
の上にもある。側壁酸化物フィラメント１８がポリシリ
コン・ゲート２４をソース／ドレイン領ｌｉ！１２の上
のシリサイド領域２０から隔てている。

第１図に示ず処理段階では、窒化チタン層２２が集積回
路の略全体に重なっている。この窒化チタン層２２は、
チタン金属を全ての場所にデポジットし、その後集積回
路構造を窒素雰囲気内で加熱することによって形成され
る。窒化チタン２２は典型的にはどこでも薄いが、フィ
ールド酸化物２６の上よりもシリサイド領ｉＩｉ！２０
の上では一層薄い。

例えば、現在好ましいと考えられる実施例では、室温で
９００人の厚さに全ての場所にスパッタリングすること
により、チタン金属がデポジットされる。その後、１気
圧の圧力の窒素及びアルゴンの雰囲気内で、基板を６７
５℃に３０分間加熱する。これによって、チタン金属が
シリコンと接触している所では、チタン・シリサイド領
域２０が形成される。これによって窒化チタン層２２ち
形成される。

チタン窒化反応の化学的な構成はよく判っていない。シ
リコンの窒化及びシリサイド化は競合する反応であるが
、窒化は本質的に（Ｔｉ　Ｎの拡散障壁の性質がある為
に）自己制限作用があると考えられ、シリサイド化が窒
化物をシリサイドに大幅に再び変換することはないと思
われる。

更に、酸化物の上を伸びるチタン線の窒化は、使われる
特定の酸化物のドーピングの影響を幾分受けることが判
った。窒化物層のエツチングに対する抵抗は、異なるソ
ース／ドレイン打込み種目に露出したフィールド酸化物
領域の上で異なる。

この為、あるプロセスでは、本発明の局部相互接続方法
を使うことが、使われるレベル間酸化物の選択に関係が
あることがある。

こういう感度から判る様に、本発明の「窒化チタン」層
が純粋な窒化チタンではなく、他のチタン化合物をも含
／νでいることは殆ｌνど確実である。

この明１１１１で云う「窒化チタン層」という言葉は、
必ずしも純粋な窒化チタンではなく、１）その厚さの１
０％より多くに対して、３０原子％より多くの窒素及び
２０原子％より多くのチタンを含むか、又は２）窒化チ
タンの高い濃度を持つ表面層を合み、５原子％Ｊ：り多
くの窒素のバルク濃度を持つ薄膜層を指す。

同様に、ＴｉＳｉ２及びＴｉＮを作る為に使われる（最
も好ましい実施例の）チタン金属は、厳密に純粋なチタ
ンである必要はないことに注意されたい。結果として得
られるシリサイド及び窒化物に一層よい物理的な性質を
持たせる為に、デポジットされる金属の中に合金用元素
を導入することが望ましいことがある。反応の化学的な
構成及びその結果得られる構造の性質が、Ｔｉを用いた
場合と大体同じである様な実施例も、本発明の範囲内に
含まれる。

本発明の最も好ましい実施例では、チタン金属は６００
人よりも厚く且つ２，０００人よりも薄い厚さにデポジ
ットされ、シリサイド反応工程は５００℃乃至約７５０
℃の範囲内の温度で１５乃至９０分（更に好ましくは４
０分未満）の範囲内の時間の間行なわれる。

シリサイド化反応の条件に応じて、この段階では、窒化
チタン層２２が完全に化学ｆｆｉ論的でないことがある
ことに注意されたい。即ち、層２２が含むチタンが５０
原子％より多いことも少ないこともある。ある実施例で
は、後で説明する様に、そういうことが実際に望ましい
ことがある。この明細書で云う窒化チタンは、厳茫にＴ
ｉＮである必要はなく、更に精密に云えばＴｉ　ｘＮ、
であるということが出来る。

別の一群の実施例では、ＴｉＮ層の厚さは追加のデボジ
ッ１〜及び反応工程によって増加することが出来る。（
１番目及び２番目の金属デポジット工程に於りる合金の
組成が同じである必要はないことに注意されたい） ＴｉＮの厚さを増加するサンプル実施例の方法は、次の
通りである。第９Ａ図乃至第９Ｅ図にこれらの工程を示
す。

１、（第９Ａ図）浅いソース／ドレイン接合の条件によ
って決まる第１の厚さｄｌにチタンをデポジットする。

ＴｉＳｉ２の厚さはｄｉ（大まかに云えば、反応条件に
応じてｄｌの１倍乃至２倍）によって決定され、シリコ
ンが間貸される深さもｄｌによって決定される（大まか
に云えば、反応条件に応じてｄｌの０．５倍乃至２倍）
。

２、次に窒素を含む雰囲気内で（例えば、炉内で加熱す
ることにより（例えば６７５℃で３０分）又は速い熱処
理により）シリサイド化反応を実施して、第９Ｂ図に示
す様に、酸化物の上にＴｉＮを形成し、モートの上に積
重ねたＴｉ　Ｎ　／Ｔｉ３ｉ２層を形成づ−る。

３、（第９Ｃ図）２回目のＴｉのデポジッションを厚さ
ｄ２まで行なう。ｄ２は、所望のＴｉＮの余分の厚さの
０．５倍乃至１倍の範囲内に選ぶ。

４、この構造を窒素を含む雰囲気内で再び加熱する。Ｔ
ｉＳｉ２の上にあるＴｉＮ層がシリコン原子が外方拡散
してＴ　ｉ　Ｓ　ｉ　２を形成することを防止するから
、２番目のＴｉ層が窒素と反応して、第９Ｄ図に示寸様
に、至る所でＴｉＮを形成する。酸化物の上のＴｉＮ層
の最終的な厚さがｄ１＋ｄ２によって決定される。

５、この時、一層厚いＴｉＮ層が形成されており、その
パターンを定め、エツチングして、第９Ｅ図に示す様に
、希望する様な局部相互接続部並びに／又はエッチ・ス
トッパ並びに／又はその他の構造を作る。エツチング条
件については後で詳しく説明する。

６、この時、例えば８００℃（前に述べた様に）で高温
アニールを行なって、Ｔｉ３ｉ２のシート抵抗を下げる
ことが出来る。随意選択により、この工程をその前の工
程と組合せ、２番目のチタン層が窒素雰囲気と反応して
、シリサイドがアニールされるのと同時に、余分のＴｉ
Ｎを形成してもよい。

シリサイド化工程の後、窒化チタン層２２のパターンを
定め、第２図に示す構造を作る。本発明の１実施例（現
在は最も好ましい実施例ではない）では、反応したＴｉ
Ｎの上に酸化物ハードマスク層をデボジッ１〜し、パタ
ーンを定める。即ち、薄い酸化物層、例えば１，０００
人のＴＥＯ８酸化物（テトラエチルオルトシラン（ＴＥ
０１）を含むガス流からデポジットした酸化物）又はプ
ラズマ酸化物（グロー放電内で例えば３００℃でデポジ
ットする）のパターンを定め、その後、続くＴｉＮエッ
チに於けるマスクとして使う。（この実施例は、ＴｉＮ
及びＴｉ　３ｉ　２を形成する加熱工程より前に、ハー
ドマスクをチタン金属に適用し、その後ＴｉＮの上の所
定位置に残して、それをエツチングから保護する後述の
別の実施例と異なることに注意されたい） この薄い酸化物層は、ＣＦ４＋５％０２の様な食刻ガス
組成物を用いてパターンを定める。第２のエツチング工
程、例えばＨ２Ｏ２十ＮＨ４ＯＨ内でのウェット・エッ
チを使って、シリサイド層２０又は側壁酸化物層１８を
エツチングによって除かずに、酸化物ハードマスクに形
成されたパターンに従って、Ｔｉ　Ｎ）Ｗ２２のパター
ンを定める。

この代りに、更に接着力をよくする為に、硬化したフォ
トレジストを使ってもよく、こうずれば、フォトレジス
ト層がＴｉＮウェット・エッチ溶液によるエツチング又
は持上げに抵抗し、酸化物ハードマスクを必要としない
。本実施例が旨く行くことも、実験的に確認されている
。

この代りに、未反応のチタン（又は反応した相互接続層
）の上にパターンを定めた打込み（例えば酸素）を用い
て、ストリッピングに対して差別的な低抗力を待たせる
ことが出来る。（この場合、打込み種目の化学結合を一
層よくする為に追加のアニールが必要になることがある
。）例えば、誤って酸素で汚染ザると、反応した窒化チ
タン層は引剥すのが非常に困難になることが判ったが、
この為反応した層の選択的なエツチングを行なうのにｔ
よ、パターンを定めた酸素の打込みが非常に効果がある
はずである。

この代りに、酸化物ハードマスクを使わずに、酸化シリ
コン及びチタン・シリサイドに比べてＴｉＮに対して選
択性を持つエッチを使うことが出来る。塩素及び弗素を
基本とした組成が一般的にこういうエッチにとって最も
適しており、一群の炭化水素を基本としたエッチの組成
（並びにその他のフロロエッチの組成）を後で詳しく説
明する。

Ｔｉ　Ｎ１ｆｆ１に対して現在実施しているエツチング
方法はドライ／ウェット・エッチの組合せを用い、ドラ
イ・エッチはＣＦ４　（２００ｓｅｃｍ）＋Ｈｅ（５０
５ｃａｎ）エッチであって、スライス１個の反応器内に
用い、電極の間隔を０．３吋にし、２００Ｗの電力及び
１トルの圧力を用い、基板を５０℃に加熱する。ウェッ
ト・エッヂは、＋−＋２０２及びＮ＋−１４０Ｈの希釈
溶液を用いたメガソニック浴で行なわれる。メガソニッ
ク撹拌のデユーティ・サイクルは、［？Ｊのメガソニッ
ク・ス１−リップ・プロセスよりも減少した。現在のド
ライ／ウェット・プロセスでは、ＴｉＮの約８０％がド
ライ・エッチによってエッチされ、残りがウェット・エ
ッチによって除去される。ドライ・エッチのＴｉ　３　
ｉ　２に対するＴｉＮの選択性は２，５：１である。従
って、ドライ・エッチの間、約２００乃至３００人のＴ
ｉ５ｉ２（窒素雰囲気反応工程の間、Ｔｉ　Ｓｉ　２の
上に４００人程度のＴｉＮが形成されるから）がエツチ
ングによって除かれ、この結果シリサイドのシート抵抗
は１５乃至２０％低下する。（希釈溶液及び減少したデ
ユーティ・サイクルを用いて）メガソニック・ストリッ
プ・プロセスを修正し、フォトレジストに対するその侵
食作用を少なくする。実験結果によると、レジストはウ
ェット・エッチに１５分おいた後も持上がらない。９分
間のウェット・エッチがドライ／ウェットＴｉＮエッチ
・プロセスで使われる。

ドライ・エッチの選択性が改善するにつれて、ウェット
・エッチの役割はフィラメント・エッチになる。

ザンブルとしてＴｉＮエツチングに対する一組の条件を
次に挙げる。

１　ドライ・エッチ ７０℃の基板 反応剤：ＣＦ４（２００ＳＣＣＩ１１）＋ＨＱ　　（５
０ｓｅｃｍ） シリコン電極反応器 ０．３１１＝ｌの電極間隔 ２００Ｗの電力 １トルの圧力 ２、ウェット・エッチ ド１０　及びＮ＋−１４０Ｈの希ＴＲ溶液超音波撹拌を
用いる。

９分間 こういう条件により、ＣＦ４　（容積計算、即ち解離を
無視する）の滞留時間は１秒になる。シリコン電極は、
この様なＣＦ４を基本としたＴｉＮエッチ・プロセスを
使う時、陽極酸化したアルミニウム電極よりもはっきり
と一層有利であることがわかった。これはおそらく、弗
素が不足するプラズマを作る為であろう。次に、２つの
電極に対するエッチ速度の結果を表にして示す。

３ｉ電極　　陽ＦＭ酸化したＡＩ！電極Ｔｉ　　Ｎ　　
　　　２，２５０人／分　　　　２，６００人／分■ｉ
３ｉ　　　　　８５０人／分　　　　１，６００人／分
Ａ　ｚ−１４００５，５００人／分　　　　８．４００
人、７分（レジスト） 陽極酸化したＡＩ主電極用いて観測されるＴｉ　Ｎ　：
Ｔｉ　Ｓｉ　２及ＵＴｉＮニレジストのエッチ速度比の
低下は、これらの材料の間の良好な選択性をｊヱ成する
上での、弗素が不足するプラズマの重要性を指し示して
いる。この組成で他の材料を用いる場合のあるエッチ速
度を挙げると、熱酸化物は４．７５０人／分、ＡＺ１４
００は５，５００人／分、コダック８２０は３，３００
人／分である。こういう結果に於けるよくないレジスト
及び酸化物の選択性は、ドライ・エツチングだけを行な
うことを禁止するものである。然し、スライス基板の温
度を５０°から７０°に高くすると、レジストの選択性
が２５９６改善される。

即ち、「弗素が不足する」プラズマは、他の原子（又は
少なくともソースのガス流から導き出された原子種目）
に対する弗素原子の比が、ソースのガス流に於けるより
もプラズマ放電容積内で一層小さい様なプラズマである
。例えば、前に述べたＣＦ４エッヂ組成では、ソース・
ガス（この場合略全部の炭素及び全ての弗素はＣＦ４と
して存在する）中の弗素原子と炭素原子との比は４：１
であるが、プラズマ（これはＣＦ４を含むと共に、Ｔｉ
離弗素、ＣＦ　、ＣＦ３等の様な基種目をも含む）では
、比が実７１的に小さく、例えば３．５又はそれ以下で
ある。（こ）では、基板から移ってきた炭素原子（例え
ばフォトレジストからの脱ガスした揮発物）をＷｌ定に
入れていないことに注なされたい。）通常、エッチされ
た面ｎ体は若干の弗素を消費して、中位の弗素の不足を
生ずるが、この発明の考えは、滞留時間を長くし、グロ
ー放電に接近して弗素のシンクを使うことにＪ：す、弗
素の不足度を高めるべきであるということである。

弗素シンクが、プラズマから選択的に弗素を取去る様に
作用する。例えば、現在好ましいと考えられる実施例で
は、シリコン電極が弗素シンクとして作用する。これは
、それが絶えずエッヂされてＳｉＦ４を形成する為であ
る。（黒鉛の様な揮発性弗化物を持つ他の材料も使うこ
とが出来る）任意の弗素放電がＴｉＮを自由にエッチす
るが、単純な弗素放電はＴｉＳｉ２をも急速にエッヂす
る。問題は、Ｔ　ｉ　Ｓ　ｉ　２に対しである程度の選
択性をもって、ＴｉＮをエッヂすることである。

（ＳＦ　　、ＮＨ３等の様な無感の弗素源と対照的に）
フルオロカーボンを使うことは、それ自体特に右利であ
ることに注意されたい。Ｃ１ｘｌがＴｉＮに入射すると
、炭素がシアノゲン基ＣＮとして出て行ぎ、それが急速
に再び結合して、（ｅＮ）　　、ＨＣＮ又はＦＣＮの様
な揮発性種目を形成するが、ＣＦｘＥｉがシリサイドに
入射すると、炭素から１１１脱するこの様な簡単な方法
がない。

従って、吸着種目からの表面の炭素が、入ｒ：Ａする弗
素原子との反応の為にチタン原子と競合し、こうしてＴ
ｉＦ４の生成速度（従ってエツチング速度）を遅らせる
。この為、ある弗素センター（例えばＢＦ　　又は５ｉ
Ｆ４）は、それらが揮発性窒化物を持たない点で、不適
当である。他の弗素源（例えば５Ｆ６）は、弗素の源と
して余りにも９富である為に不適当である。例えばＳＦ
６は急速にｙ／Ｉ！離してＳＦ４を形成し、その後火に
解離してＳＦ３基等になる。これと対照的に、ＣＦ４は
ずつと穏やかな（それほど豊富でない）弗素の源である
。弗素の不足を達成する為、穏やかな（豊富でない）弗
素の源を使うことが好ましい。

更に、少ないガス流ｍを使うと、プラズマの弗素の不足
度が強まるが、重合体のデボジッションの速度が高＜　
／’＝る。重合体のデボジッションが手に負えなくなら
ない様にする為、好ましい実施例は高い基板温度（例え
ば７０℃）を用いる。所定の条件で７０℃では、改善さ
れたＴｉ　Ｎ　：Ｔｉ　３ｉ　２の選択性を達成するこ
とが出来る。流量は、グロー放電の等価容積を１秒間に
２回又はそれ未満入れ替える様にすることが好ましい。

基板の温度を更に高くすることも、ＴｉＦ４エッチ生成
物の揮発性を高め、それがエツチングのスループットを
増加する傾向を持つと共に、フォトレジストに対して一
層の選択性を持たせる傾向を持つ点で、右利である。

この為、本出願で提案する゛「ＩＮエツチング方法の重
要な特徴の幾つかは、ＣＦ４の様な中位の弗素の源を使
うことが好ましいこと、弗素を駆逐する為に、シリコン
又は黒鉛の様な還元電極を使うことが好ましいこと、プ
ラズマの弗素の不足度を強め、こうしてＴｉ　Ｎ　：　
Ｔｉ　Ｓｉ　２のエツチングの選択性を高める為に、比
較的少ない流ｍを使うことが好ましいこと、並びにＩｆ
ｆの温度はエツチングの間６０乃至１００℃の範囲内に
上界させることが好ましいことである。

処理条件を変えた場合、ＴｉＮ層の酸素含有量が一層多
くなり、この為に前に）ホベたウェット・エッチで除去
するのが困難になることがあることに注愈されたい。こ
の様な実施例では、必要な場合に等方性を持たせる為に
一層高い圧力を用いて、ＴｉＮ層を剥がず為の全面エッ
チとして、上に述べた種類のドライ・エッチ組成を用い
る方が好ましいことがある。

本発明の１実施例に従って局部相互接続部のパターンを
定めるサンプルとしてのプロセスの流れを次に述べる。

１、ＴｉＮの局部相互接続部のパターンを定める。１４
００−２７又は１４００−３ルジストを用いる。

２、レジストを１２０℃にハードベークする。

３、Ｔｉ　Ｎをプラズマ・エッチする。

ガス：　ＣＦ４（２００ｓｅｃｍ） ＋１−１ｅ　　（５０ｓｃｃｎ＋） 圧カニ１トル 時聞：２５秒（１，０００人のＴｉＮ層の９０％がエッ
チされる。即ち、 ＴｉＮエッチ速度は約３６人／秒 である） 電カニ２００Ｗ 基板温度：５０℃ ４　メガソニック（即ち、２８咎波駆シＪのウェブ］−
・エツチング浴）でＴ１を剥がす。

溶液：Ｎ＋−１４０Ｈ（３００ｃｃ） ＋　［２０２（１、７５０ｃｃ） 十　ト１．　　　Ｏ（２４，０ＯＯｃｃ）時間二〇分 電カニ２５０Ｗ デユーティ・サイクル：６０秒の 周期で１０％乃至２０％ ５、レジストを灰化する２６０分 ６、溶媒によるレジストの引剥がし：Ｒ−１０．５０℃
、１０分 ７、清浄化 溶液：ＨＣｊ！　（温度３７−３８％）：１−１２０＝
１：１ 時間：２０分 ８、　Ｔｉ　Ｓｉ　２　／Ｔｉ　Ｎのアニール：３０分
、８００℃でＮ２　（例えば形成ガス）を含む雰囲気９
、ＭＬＯをデポジットする。例えば５．０００人のＰＳ
Ｇ １０、パターンを定め接点をエッチする。

１１、釉薬除去 溶液二１（容積）％の緩衝ＨＦ、緩衝１−ＩＦ温溶液重
量でＨＦ：ＮＨ４Ｆ： Ｈ２０＝４９　：　１１の混合物であ る。

ｎ間＝６０秒 １２、残りの普通の工程、例えば金属、バイア及び第２
の金属（使う場合）、保護上側被覆のデボジッションと
パターンを定めること等。

ＴｉＮ層（２２）が希望する様にパターンを定められて
、第２２図の構造を作った後、２回目のアニール工程を
使って、シリサイド層（２０）のシート抵抗を１オーム
／スクウエア又はそれ以下に下げることが好ましい。こ
の２回目の熱処理工程は、大気圧のアルゴン雰囲気内で
、８００℃で３０分間貸なうことが好ましいが、こうい
うパラメータは変えることが出来る。例えば、アニール
温度は７５０°乃至８７５°の範囲であってもよいし、
或いは更に広い幅にしてもよく、この工程のその他の処
理パラメータを大幅に変えることが出来る。

前に述べた様に、窒化チタン層２２は、初Ｉ’ｌｌシリ
サイド化工程の後、必ずしも完全に化学Ｍ論的でない。

即ち、この層は過剰のチタン（又は窒素）を含んでいる
ことがある。ある実施例では、過剰のチタンが存在する
ことは、それが窒化チタン層２２の選択的な除去を容易
にするので、右利である。完成された集積回路内の相互
接続部に過剰のチタンを残すことを希望しない場合（チ
タンは反応性が強いので）、最初に一層薄いチタン層を
デポジットすることが出来る。この代りに、この後のア
ニール工程を窒素雰囲気内で実施することにより、反応
しなかった過剰のチタンがあれば、それを取除くことが
出来る。

実際、随′Ｑ選択により゛、シリサイド化を過渡的なハ
Ｕ熱工程として実施し、この為に閃光ランプ、又はレー
ザ加熱又はその他の過渡的な加熱方法を用いることが出
来る。これは窒化チタン層内の反応しなかったチタンの
原子割合を一層高く残す傾向があり、これは前にｉＬべ
た様に、パターニングを容易にすることがあり、或いは
後のアニールで処分することが出来る。

シリサイドのシート抵抗を下げる最終的なアニールを実
施した後、その後の処理は舘通の様に進めることが出来
る。例えば、この時、１．０００人の低圧ＣＶＤパッド
酸化物をデポジットした後、１ミクロンの■燐珪！！［
硝子を設けると云う様に、レベル間誘電体を設けること
が出来る。次に、レベル間誘電体の中に接点孔を切込み
、パターンを定めた金属かを形成して、電気相互接続部
の所望のパターンを作る。

この後の処理に対し、使うことが好ましい唯一の変更は
、レベル間誘電体に切込む接点エッチが窒化チタンで停
止する様なエッチの組成であることが好ましいことであ
る。つまり、窒化チタン層２２を接点の底にある拡散表
壁として使うことが出来、モートに対する接点は、フィ
ールド酸化物領域２６に市なる様にすることが出来る。

これは、窒化チタン２２が、接点エッチの際、フィール
ド酸化物２６の露出部分のアンダーカット作用を防止す
るからである。ＣＦ　　＋５％０２の様な通常の弗素を
基本とした酸化物エッチ組成がＴｉＮに対して妥当な選
択性を持つ。

パターンを定めた局部相互接続層を得る別の方法は、窒
素雰囲気内でチタンを反応させる工程の前に、薄いハー
ドマスクをデポジットしてパターンを定めることである
。例えば、チタン金属の上に１．０００人のプラズマ酸
化物層（即ち低い温度、例えば３００℃でプラズマ反応
器内でデポジットした酸化シリコン−これによってかな
り密度の小さい酸化物が出来る）をデポジットし、それ
をエッチして、（プラズマ酸化物の下にあるチタン層が
エッチ・ストッパとなる様に、チタンに対してｍ根性の
ＣＨＦ３＋Ｃ２Ｆ６＋０２　＋　）ｌ　ｅの様な酸化物
エッチを用いて）所望のパターンで局部相互接続をマス
クし、ＴｉＮ及びＴｉＳｉ２の複合体を作る反応の間、
所定位置に残す。チタン金属とプラズマ酸化物の間にか
なりの反応があり、この為（急速な熱アニーリングを使
った１例では）ラヂフオード後方散乱解析により、プラ
ズマ酸化物層の下にあるチタン金属の酸素対チタンの原
子比が０．６９：１（これに比べて、フィールド酸化物
の上にあって、反応工程の間窒素雰囲気に露出している
チタンでは、酸素対チタンの原子比が約０．２５：１で
ある）を持つことが判った。この高い酸素含有ろｉは、
チタンの金属導電性を破壊するには十分ではないが、エ
ツチングに対して実質的な抵抗を持たせる（Ｔｉ　０２
はエッチが非常に困難な極めて安定な化合物である）。

残っている金属チタンは、この後の反応工程によって、
窒化チタン並びに／又はシリサイドに変換することが出
来る。実験により、この方法は、上に述べた方法の出用
な性質の殆ｌυど或いは全てを持つ局部相互接続部を作
ることが判ったが、こうして’４５ｊられた相互接続部
は最初はＴｉＮではなく、シリサイド化の為に急速な熱
アニーリングを使った場所では少なくともそうである（
その窒素の原子割合は、場合によってプラズマ酸化物マ
スクの隅を除き、１％よりずっと少ない）。プラズマ酸
化物マスクがＴｉＮエツチング工程にわたって所定位置
に残っていることに注意されたい。炉に於けるアニーリ
ングの後に酸化物マスクの下にある材料は正確には判っ
ていないが、異なっていることも十分考えられる。それ
はＴ　ｉ　／　Ｔ　ｉ　Ｏ２又はＴｉ　／Ｔｉ　Ｎ／Ｔ
ｉ　Ｏ又はＴ　ｉ　Ｎ　／　Ｔ　！　０２又はＴｉ　／
Ｔｉ　Ｎ／Ｔｉ　Ｓｉ　　／Ｔｉ　Ｏ２の複合体である
かも知れない。とにかく、この方法は、前に述べた方法
の貴重な性質の殆んど或いは全てを持つ局部相互接続部
を作ることが実験によって判った。ＴｉＮエツチング工
程にわたり、プラズマ酸化物マスクが所定位置にとイま
ることに注意されたい。

この別の実施例によって導入された余分の割合の酸素は
、少なくとも２つの点で非常に右利である。第１に、Ｔ
ｉＯ２が化学的に不活性であるから、接点孔の場所に於
て、エッチ・ストッパとして局部相互接続層の耐久力を
高める。第２に、Ｔｉ　Ｎ）ｆｆｌのエツチングが一層
簡単になる。ハードマスクの下の層内の酸素の割合が高
いと、ハードマスクによってパターンを定められた相互
接続部をあまりアンダーカットせずに、ＴｉＮをウェッ
ト・エッチすることが可能になる。この目的の為のサン
プルとしてのウェット・エッチは、室温の水の中にある
ＮＨＯＨ＋Ｈ２Ｏ２であるが、この他の多くのウェット
・エッチ組成を使うことが出来る。

即ち、チタン・シリサイドは典型的には粗い面となり、
その為、酸化物マスクの下にあるチタンが酸化物マスク
と反応して、表面密封剤として酸化チタンを形成するこ
とは、喜ばしい驚きである。

Ｔ１０２分が豊富な口の表面層は、ウェット・エッチの
間、食刻剤の内方移動を避け、この為、上に述べた様な
簡単なウェット・エッチ方法が使える。

本実施例の別の形では、シリリ゛イド化加熱工程（上に
述べた例では６７５℃の工程）の後、且つアニーリング
工程（上に述べた例では８００℃の工程）の前に、プラ
ズマ酸化物ハードマスクを引剥がす。高温工程の間、窒
素雰囲気が存在する様に保証することにより、シリコン
及びドーパントの外方拡散の可能性が抑圧され、酸化物
マスクが最初の加熱工程から保護していた残りの金属チ
タンが略全部窒化物に変換され、前に述べた様に別の拡
散障壁としての利点が１募られる。パターンを定めたチ
タンを安定な導体に変換する別の（それほど好ましくな
い）方法（これは２種類のポリシリコンを用いるＮＭＯ
Ｓプロセス又はあるＣＭＯＳプロセスに対するもの）は
、窒素を含まない雰囲気内で高温アニールを行ない、シ
リコンの外方拡散が局部相互接続帯にある窒化チタンを
チタン・シリサイドに変換することが出来る様にするこ
とである。

酸化物のハードマスクは、厳密に全部引剥がず必要はな
く、随意選択により、この方法の残り全体の間、所定位
買に残しておいてもよいことに注意されたい。

本実施例の非常に重要な利点は、ＴｉＮエッチを全く必
要とせず、その代りに、標準的な清浄溶液を用いて、１
１１にＴｉＮを浸漬することである。

この為、本実施例は、製造上の環境に切替える為に全て
の中で最も適しているものになるかも知れない。

本実施例の別の利点は、形状を制限する工程が単に酸化
物エッチであるから、侶率を選択することが非常にし易
いことである。

本発明を装置に応用し得る１例が第３図に示されている
。第３図はＣＭＯＳインパークを示しており、ポリシリ
コン線１０６に対して入力信号が加えられる。これがＰ
　Ｍ　ＯＳモート領域１０４にあるＰＭＯ３＋〜ランジ
スク１１０及びＮ　Ｍ　ＯＳモート領域１０２にあるＮ
　Ｍ　ＯＳ　ｌ−ランジスタ１１２の両方のグー１−作
用をする。金属接点１２０を使って、Ｐ〜１０Ｓトラン
ジスタ１１ｏの一方のソース／ドレインを電源に接続す
ると共に、Ｎ　Ｍ　ＯＳトランジスタ１１２の一方のソ
ース／トレインをアースに接続する。インバータの出力
がフィールド酸化物の上を伸びる（図示の部分では）ポ
リシリコン線１１２に発生される。窒化チタンの局部相
互接続層２２を使って、ポリシリコン出力線１１２をＮ
ＭＯＳモート１０２に接続すると共にＰＭＯＳモート１
０４に接続し、埋込み接点の必要をなくしていることに
注意されたい。金属接点の場所１２０の下に窒化チタン
層２２の他のパターンを定めた部分が配置されていて、
その所定位行にある窒化チタンが金属接点１２０がフィ
ールド酸化物に重なることが出来る様にすると共に、金
属接点の底の拡散障壁になることに注意されたい。

第４図は、更に複雑な０ＭＯ３論理構造にこの発明を用
いるサンプルとして２段インバータの断面図を示す。パ
ターンを定めた局部相互接続層２０２がＰ−タンク２０
８にあるＮ十形ソース／ドレイン領域２０４をＮ−タン
ク２１０にあるＰ＋形ソース／ドレイン領ｂｉ　２０６
に接続すると共に、その両方をポリサイド線２１２に接
続する。このポリサイド線は、論理回路の次の段にある
トランジスタＰ２、Ｎ２に対する入力になる。即ち、１
段（トランジスタＰ１及びＮ１）の出力が、帆ユ接点を
使わずに次の段（トランジスタＰ２及びＮ２）の入力に
接続されている。

この為、本発明は簡単にした処理順序を用いて、モート
からポリシリコンへ、又はｎ十形モートからｎ十形モー
トを含めて、・モートからモートへ接続することが出来
る局部相互接続部の利点を提供する。更に、本発明は、
拡散障壁及びエッチ・ストッパを接点孔の底に配置する
ことが出来、この為金属接点の処理が簡単になり、（基
板１０に対する短絡を生ずる惧れのある）フィールド酸
化物２６のオーバーエッチの倶れを少なくすると云う別
の利点がある。

部通の６Ｔ　　ＳＲＡＭセルが背中どうしを結合した２
つのインバータ（第５Ａ図では、第１のインバータがト
ランジスタＰ１及びＮ１を含み、第２のインバータがト
ランジスタＰ２及びＮ２を含む）と、インパークの出力
を１対のビット線ＢＬ及びＢＬに選択自在に接続する２
つの通過トランジスタ（第５Ａ図の例ではトランジスタ
Ｎ３及びＮ４）とで構成されている。この普通のセルで
は、２つの金属ジャンパ（この例ではＭＪＩ及びＭＪ２
）を使って、各々のインバータのプルアップ及びプルダ
ウン・トランジスタを一緒に接続している。この様に金
属ジ１１ンパを使うと、大きな場所を消費する。

これと対照的に、第５Ｂ図に示した本発明によるサンプ
ルとしてのＳＲＡＭセルの配置では、窒化チタンを使っ
て相互接続部を作っているが、こういう金属ジャンパを
必要としない。即ち、第５Ｂ図に示す局部相互接続部Ｌ
ｌがポリシリコンとモートとの局部相互接続が出来る様
にザる。回路の設計技術者の観点からすると、これは第
１接点（埋込み接点とも呼ばれる）によって１９られる
のと非常に似た可能性を提供するものであり、窒化チタ
ンの相互接続部を使うことは、この他の利点もある。

従来、この様な配置では、埋込み接点を使って、金属ジ
ャンパの必要を除いていた。埋込み接点を形成する時は
、ポリシリコンのゲート・レベルをデボジッ１−する前
に、ゲート酸化物のパターンを定めて、ポリシリコンが
モートと接触する窓を形成している。然し、ポリシリコ
ンからのドーパントの外方拡散の為、詰込み密庶を高め
る為の従来の埋込み接点方法は、ＭＯ３技術で１ミクロ
ン未満に倍率を下げた時、それほど魅力がなくなってい
た。更に、燐でドープしたポリシリコンを使う場合、埋
込み接点はＮヂャンネル装置にしか使うことが出来ない
。更に、ゲート酸化物自体が直接的にパターンを定めら
れることが、固有の処理上の困難の源になる。こういう
制約の為、従来の埋込み接点方法は、ＶＬＳＩ　　０Ｍ
Ｏ８の高級な処理とは両立性がなくなり、その代りが必
要になっている。

第７図は第５Δ図、第５Ｂ及び第６図の形式の等価回路
図を示す。

第６Ａ図乃至第６Ｅ図は、本発明に従って窒化チタンの
局部相互接続部を用いたＳ　ＲＡ　Ｍセルの完全な配置
を示す。この配置は、第５Ｂ図に示ずものと全く同じで
はないことに注、Ｑされたい。第５Ｂでは、トランジス
タＮ２及びＮ４が共通のモートを持っているが、第６図
の配置では、第６Ｂ図及び第６Ｃ図に見られる様に、ト
ランジスタＮ２及びＮ４は互いに別々のモートにある。

この為、第６Ｃ図の単一セルの配置では、相異なる６つ
のモートの一部分が示されている。単一モート領域が２
つ以上のセルの能ＯＪ装置を持っていてしよいが、各々
のセルにある２つの能動プルダウン装置がフィールド酸
化物（フィールド隔２Ｉｌ）ににって隔てられている。

これによって、後で説明する揉に、重要な速度の利点が
得られる。

第５図及び第６図の配置は、隣合うメモリ・ヒルと共有
する幾つかの特徴を含んでいる。！２１］も、第６図の
セルの左側及び右側の境界には、左右が逆になった鏡像
があり、上下の縁の境界には、上下を逆さにした鏡像が
あり、対角線上では、左右及び上下の両方を逆にした別
の象がある。この為、形状を繰返す実際のスケールは、
４個のＳ　ＲＡ　Ｍセルのブロック単位である。更に、
第６Ｂ図及び第６Ｃ図の右上に示した１〜ランジスタＰ
２を含むモー１−領域は、実際のパターンを定めたモー
ト領域の一部分に過ぎない。即ち、（Ｖ、ｏ電源に接続
される）ｉ・ランジスクＰ２の右上に対する接点が、隣
合った４つのＳＲＡＭセルによって共有され、これらの
各々のセルはそれ自身のトランジスタＰ２がこの接点に
接近している。この為、図面にはその１／４しか示して
ないが、パターンを定めたモー１−の実際の形は、大ま
かに云えば大文字１−１がその片側の上に乗っている形
である。同社に、左上隅に示した。０に対する接点も、
モートを介して、極く接近している４つのトランジスタ
Ｐ１及び４つの隣接したＳＲＡＭセルに接続されている
。

トランジスタＮ１及びＮ２の近くの■３．に対する接点
も共有であるが、これらの接点は隣合った２つのセルで
だ４：Ｊ　Ｊｌ：何になっている。同（菜に、第６Ｃ図
に示す配置の下に示した接点も、隣合った２つのＳＲＡ
Ｍセルで共有である。

第６Ｃ図で、局部相ｒｉｉＹｔ続レベルＬｌは、ポリシ
リコン・レベルをモートに結合する為にだけ使われてい
るのではなく、各々の接点にの場所の下にｂ設りられて
いる。こういう区域にパターンを定めた窒化チタンを使
うと、エッチ・ストッパとなり、前に説明した様に、接
点孔をエッチする時、オーバーエツチング及び基板への
繍込みを防止する助（プになる。第６Ａ図は１個のセル
に対するモート汝びタンク・レベルだけを示している。

（タンク領域は、ＰＭＯ３装買を形成ザることが出来る
ｎ影領域である。モート領域は基板の内、フィールド隔
離部で覆われていない領域を定める。）第６Ｂ図はモー
ト及びポリシリコンレベルを示す。

（ポリシリコン・レベルは、それがモートと交差する所
では、どこでも、モート領域をその後のソース／ドレイ
ン打込み部から遮蔽することにより、能動装２？のチャ
ンネル領域を作るポリシリコン線の場所を示す。）第６
Ｃ図は第６Ｂ図のモート及びポリシリコン・レベルと共
に局部相互接続部の場所しＩ（こ）で窒化チタンが表面
に残される）及び接点領域Ｋ（こ）で厚い絶縁層（ＭＬ
Ｏ）をエツチングすることによって基板又はポリシリコ
ンに対する接点がｔ）１けられる）と共に示している。

（この厚い絶縁層は、典型的には全体的にデポジッ１〜
され、リフローして場合によっては平面化した珪酸塩硝
子であり、接点孔Ｋを１１１０プた場所を除き、第１の
金属層をその下にあるポリシリコン配線及びモート領域
から絶縁する。） 第５Ａ図の従来の配置は、基板に対するある接点と共に
ポリシリコンに対するある接点をも含Ｉυでいることに
注意されたい。然し、第６図の配置は、ポリシリコンに
対する接点を全く含んでいない。これは次に）ホベる理
由で、有利である。ポリシリコン配線に重なるＭＬＯ（
珪Ｍ塩硝子）の厚さはり（型内には、基板の領域に重な
るものよりもずっと小さいから、接点エッチ（これはＭ
ＬＯを介してポリシリコン及び基板の両方に同時に接点
孔を聞ける）は普通は、ポリシリコン・レベルの接点が
聞けられてから、基板に対する接点孔が除かれるまでの
時間の間、ポリシリコン（又はポリサイド或いは何であ
ってもポリシリコン・レベルに使われるもの）を侵食し
ない様にするとすれば、ポリシリコンに対して非常に高
い選根性を持っていなければならない。この発明のＳ　
ＲＡ　Ｍセルは、アレー内でポリシリコンに対する接点
を必要としないから、この処理上の制約が最小限になる
。

第６Ｄ図は、第６Ｃ図に示したモート及び接点のパター
ンと共に金属１のパターンを示している。

第６Ｄ図の上側に示した金属１の水平のストリップがＶ
ＤＤ給電線であり、中間の水平ストリップが■３３給雷
線であり、下側の２本の金属１の部分が、第６Ｅ図に示
した第２金属のビット線Ｂ［及びＢＬに対して（第６Ｅ
図に示すＶＩＡバクーンを使って）接触する。

第５Ｂ図及び第６図の実施例を用いて局部相互接続部を
作る為のサンプルの流れは次の通りである。ソース／ド
レインを形成した後、チタンを全体的にデポジットし、
窒素雰囲気内で反応させて、モート領域の上ではチタン
・シリサイド、そして俵の場所では窒化チタンを形成す
る。次に、フォトレジストのパターンを定めて、例えば
第６Ｃ図に示す様に、局部相互接続部Ｌｌを残しておき
たい区域を保護し、その後プラズマ・エツチングを実施
する。サンプルとしての一組のエッチ条件は、２００　
ｓｅｃｍの４弗化炭素（ｅＦ４）　＋　５０ｓｅｃｍの
ヘリウムであり、全圧を１トルにして、２５秒間行なう
。こういう条件では、最初の１．０００人の窒化チタン
層は９０％がエツチングによって除かれる。即ち、この
時のＴｉＮエッチ速度は約３６人／秒である。このサン
プル例では、この工程は、基板温度を５０℃にして、２
００ワツトの電力を用いた単一板プラズマ反応器内で行
なわれる。

次に、ウェット・エッチを使って、フィラメントに対す
る短絡を避ける為に、不所望の窒化チタンの残りの部分
を引剥がす。水酸化アンモニウム＜３００ＣＣ）十過酸
化水素＜１．７５０ｃｃ）十水（２４リツトル）の溶液
を、２５０ワツトの超呂波電力で、６０秒間に１０乃至
２０％のデユーティ・サイクルを使って、９分間超音波
で撹拌する。

次に普通の灰化工程を使う。例えば、灰化装置に６０分
おいた後、溶媒抵抗ストリッピング作用を行なう。例え
ばＲ−１０（エタノール中の約７０％のジ］二チレング
リ］−ルモノブチル・エーテルで構成される普通に使わ
れる有職レジスト・ストリッピング溶液）内で５０℃で
１０分間おいた後、２０分間希ｆＲＨ（１（水で１対１
に希釈した３７％トＩＣＩ溶液）内で清浄にする。次に
、例えば８００℃で３０分間、シリ沓ナイドの品質をよ
くする為のアニールを実施する。次に、前通の方法でＭ
２Ｏ層をデポジットし、接点のパターンを定めてエッチ
する。

然し、接点をエッチした後、釉桑除去工稈（これは接点
孔の底から不所望の酸化物を取除く巳のであり、こうい
う酸化物は接点の抵抗をｊ灰＜　シたり、或いは接点を
破壊することさえある）を援雨日Ｆを用いて実施する。

緩衝１％）ＩＦは、少なくとも弗化アンモニウムで緩衝
した場合、窒化チタンの局部相互接続層を侵食しないこ
とが判った。

これを実施した溶液のサンプルは、重量で４９対４０対
１１の比の１％）−ＩＦ：Ｎ）−Ｉ　　Ｆ：日２０であ
る。

この後の処理は普通に行なわれ、１１金属のデボジッシ
ョンとバターニング、レベル間酸化物のデボジッション
、バイアのバターニング、第２金屈のデボジッションと
バターニング、及び保護上側被覆のバターニングを鶴通
の順序で行なう。

上に述べた様に、被覆されたモートに良好な小さいシー
１へ抵抗を持たせる高温アニールの前に、窒化チタンの
エッチを実施する代りに、最初のシリリ゛イド化反応の
直後に、８００″Ｃまで直接的に傾斜ザるアニールを行
なうことが出来る。驚いたことに、こういう方法の順序
を使うと、要らない区域から、やはり窒化チタンを効率
Ｊ：り引剥がすことが出来ることが判った。炉の反応よ
り前の清浄化条件が非常に重要であることに注意された
い。

前に述べた様に希釈１−Ｉ　ＣＪを使うことは旨く行く
が、他のあるもつともらしい清ｒｐ化では、窒化チタン
のフィラメントがゲートの縁に沿って伸び、モー１−が
ら［−１−への短絡を生ずることがある。

接点孔に局部相互接続層を使うことの別の利点は、周知
の様に、窒化チタンが非常に良好な拡散障壁であること
である。即ち、こういう場所にチタンの局部相互接続層
を使うと、アルミニウムとシリコンの間の拡散効果を減
少することにより、装置の歩留り及び信頼性が一層よく
なる。

本発明のセルの区域は、同じ形状を持つ従来のセルに比
べて約２０％の面積の利点が得られるだけでなく、第５
Ｂ図及び第６図のサンプル・セルの面積が第２層の金属
のピッチによって制限されることに注意されたい。即ち
、第２金属のピッチを減少することが出来れば、このセ
ルを更に縮めることが出来、これは従来のセルに比べて
、このセルの面積の利点を更に高める可能性がある。

本発明の大きな利点は、モートの静電容’Ｊ＞　／３％
減少することである。モートとポリシリコンとのストラ
ップに接点パターンを必要としないので、モート区域を
厳密に最小値に抑えることが出来、従ってモートの接合
の寄生静電容ｎが減少する。この様に奇生的な負荷静雷
容吊が減少ずろことは、直接的に、セルのスイッチング
速度を改善する結果になる。この発明は、従来のＳＲＡ
Ｍセルの配置に化べて、モートの接合の静電容量を約３
５％減少し、それに対応してスイッチング速度を改善す
るものと考えられる。

接点孔に窒化チタンがあることの別の利点は、ＣＦ　　
＋　ＣＨＦ　３＋　０２　＋Ｈｅの様な良好な多くの接
点エッチが、チタン・シリサイドよりも、窒化チタンに
対して一層選択性であることである。

この為、接点の下にある被覆されたモートのシート抵抗
を増加させることによって、接点の抵抗値が劣化する恨
れが減少する。

従って、本発明は、任意の１つのセルにある２つの装置
が共通の連続的なモート領域を共有しない様なこじんま
りした形状を持つトランジスタ６個のＳＲＡＭセルを初
めて提供したものであると考えられる。これは、前に述
べた接合の寄生静電容量が減少するという利点に関係す
る。

勿論、本発明の新規な考えを用いて、種々のＳＲＡ　Ｍ
セルを実現することが出来る。即ち、完全ＣＭＯ３６Ｔ
セル（ＮＭＯＳプルダウン及び通過（アクセス）ｌ〜ラ
ンジスタとＰＭＯＳプルアップ・トランジスタ）、「上
下逆さ」の完全ＣＭＯ８６Ｔセル（即ちＰＭＯ３通過ト
ランジスタを持つ）　、ＮＭＯ８又は擬似ＮＭＯＳセル
（負荷素子として直線又は非直線抵抗を待ち又はＳｏｌ
トランジスタさえ用いた）等である。

原出願で具体的に説明していなかったが、本出願の別の
非常に重要で新しい−Ｆ、Ｙの実施例は、ゲート・レベ
ルに２種類の！ｉ形のポリシリコン（又は同様な材料）
を持つ小さい形状のＣＭＯ８集積回路を提供する。２種
類の導電形は、原出願に記載される様に、窒化チタンで
実質的に構成された局部相互接続部によって電気接続さ
れる。

第８図にこの実施例の１つを示す。配置例として示すＳ
ＲＡＭセルは第５Ｂ図のＳ　ＲＡ　Ｍセルと非常によく
似ているが、ポリシリコンがｐチャンネル・トランジス
タからｎチャンネル・トランジスタまで連続していない
点が異なる。トランジスタＰ１及びＰ２のグー１−がｐ
＋ポリシリコンであり、トランジスタＮ１．Ｎ２．Ｎ３
及びＮ４のゲートがｎ＋ポリシリコンである。ＰＭＯ８
区域の上のポリシリコンがｐ＋ソース／ドレイン打込み
部に露出しており、ＮＭＯ８区域の上のポリシリコンが
ｎ＋ソース／ドレイン打込み部に露出している。ソース
／ドレインを反対ドープすると、ポリシリコンもそうな
る。ポリシリコンは最初はドープしないでデポジットし
てもよいし、或いは希望に応じてｐ十及びｎ＋ポリシリ
コン線の導電度を釣合せる為に若干の全面ドーピング（
ｐ形又はｎ形）を加えてもよい。本実施例では、（例え
ば）深さ１．５００人のソース／ドレインを１Ｅ１８Ｃ
ＨＩ’の平均濃度にドープする様な聞は５．０００人の
ポリシリコン層を約３Ｅ１７ｃｍ−３（又はドーバン１
一種目のどれだ１プが結晶粒の境界によってゲッタ作用
を受け、電離しないかににって、それより少なくなる）
にしかドープしないので、他の場合よりも、−４ＪＦＩ
ｊ手のポリシリコン並びに／又は一層多吊のソース／ド
レイン打込み部を使うことが望ましい（必要ではないが
）ことがある。

局部相互接続構造の別の非常に有利な使い方は、二重ポ
リシリコン・プロセスで、第１及び第２のポリシリコン
層に対する三重相互接続部を作ることである。即ら、１
回の直接反応シリサイド化プロセスを使って、モー１−
、ポリシリコン１（一部分）及びポリシリコン２を同時
にシリサイド化することが出来、このシリサイド化工程
の間に形成されたＴｉＮ局部相互接続レベルのパターン
を定めて、全て１つの相互接続レベル内で、第１のポリ
シリコン、第２のポリシリコン及びモートを任意の所望
の組合せで接続することが出来る。

この局部相互接続部の改良は、ポリシリコン２層を主た
るゲート層として使い、ポリシリコン１層をポリシリコ
ン間のキャパシタ並びに／又は（場合によっては）抵抗
に使う様な、アナログ部品に普通に使われている二重ポ
リシリコン・プロセスに容易に取入れることが出来る。

現在、こういうプロセスはポリシリコン１とポリシリコ
ン２の直接接続が出来ないのが普通であるが、その代り
に金属ジャンパを使わなければならない。ボリシリコン
１及びポリシリコン２及びモートの間の直接的な局部相
互接続が出来る様にすることは非常に右利であり、本実
施例のＴｉＮプロセスの流れはこういうことが出来る様
にする。

アナログ・プロセスでは、ポリシリコンの間の誘電体は
薄く、結合静電容量が非常に大きいが、この相互接続部
の改良はずっと厚手のポリシリコン間の誘電体にも用い
て、ポリシリコン１とポリシリコン２の間の漏話が大き
くならない様にすることが出来る。例えば、多くの用途
にとっては、１．０００人のポリシリコン間の誘電体は
十分な厚さであり、この厚さの酸化物は、側壁酸化物フ
ィラメントのオーバーエッチの際に除くことが出来る。

これはアナログ部品並びに二重ポリシリコン・プロセス
が既に使われている同様な場所で配置を容易にするだけ
でなく、金属層に立入らずに、余分の処理の経費が極く
僅かなま）で、完全に独立した相互接続層を設計技術者
に提供する。これは論理回路の配置にとって全般的に非
常に有利である。特に、設計過程がセグメントに分割さ
れることにＪ：す、金属層を出来るだけ自由な状態に残
すことが望ましい注文製及び半注文製の配置で有利であ
る。更にメモリ・アレーの配置でもイｊ用である。

この改良は、ポリシリコン１層がゲート、又はモートに
対するキャパシタ、又はポリシリコン間のキ１７バシタ
、又は単に完全に独立した相互接続層の何れに使われて
いるかに関係なく、ポリシリコン２レベルがシリサイド
化ゲート層として使われる大抵のプロセスに用いること
が出来る。ポリシリコン１層の代りに高融点金属相互接
続層を用いて、このプロセスを使うことも可能である（
但しこの層のカプセル封じは一層困難になる）。

例えば、高級なＳＲＡＭセルの配置でｔよ、第２金属の
ピッチが小形化の制約になり得る。ポリシリコン１層を
埋込み相互接続部として使うことは、各々のワード線が
１つおきのセルだりをアクセスする様に、二重にしたワ
ード線を使うことが出来るので、ビット線を共有にする
ことが出来ることを意味する。同じワード線を必要とし
ないセルに通す問題は、タンク境界の上の無駄な場所に
この線を通すと云うポリシリコンルベルの別の経路選択
能力を使うことによって解決される。

この可能性は、ポリシリコン１層がｐ＋にドープされて
いて、ＰＭＯＳゲートに使われ、ポリシリコン２層がｎ
＋にドープされていてＮＭＯＳゲートに使われる様なあ
る倍率の０ＭＯ３にも有用である。ＴｉＮの拡散障壁特
性は、ＴｉＮストラップを用いて、短い長さのｐ十及び
ｎ十形ポリシリコンを結合して、向流拡散を心配せずに
、電気的に効率のよい経路を形成することが出来ことを
意味する。ＴｉＮを使って１ミクロン未満の０ＭＯ８に
対するｐ十及びｎ十形ポリサイド・ゲートを結合する利
点は、前に指摘した通りである。本実施例で更に考えら
れることは、１個のポリシリコン層を打込む代りに、２
つの異なるレベルのポリシリコン１及びポリシリコン２
によって、ｐ＋及びｎ十形ポリサイド・ゲート部分を設
りることが出来るということである。

ζういう可能性は、１つのレベルのポリシリコンが電圧
の高いトランジスタのゲートに使われ、別のレベルが普
通の論理回路のゲートに使われる様な高電圧０Ｍ０８回
路に非常に役に立つことがある。例えば、こ）で説明し
た三重相互接続プロセスは、低い電圧のトランジスタの
ポリシリコン１ゲートを局部的に低い電圧又は高い電圧
のトランジスタのモートに接続し、高い電圧のトランジ
スタのポリシリコン２ゲートを局部的に低い電圧又は高
い電圧のトランジスタのモートに接続することが出来る
様にすると共に、低い電圧のトランジスタのソース／ド
レイン領域を高い電圧のトランジスタのソース／ドレイ
ン領域に相互接続することが出来る様にし、更に、ポリ
シリコン１ゲー１〜を直接的にポリシリコン２ゲートに
接続することが出来る様にする。高い電圧のトランジス
タは、低い電圧のトランジスタよりも、ソースからドレ
インへのパンデスルー電圧が一層高く、並びに／又はソ
ース／ドレイン接合の両端の降伏電圧が一層高くなる様
に、並びに／又はゲート・ソース問降伏電圧が一層高く
なる様に形成される。こういうことを達成する為、高い
電圧のトランジスタの実効チャンネル長が一層長くなる
様に、ポリシリコン２のパターンを定め、ポリシリコン
１のパターンを定めた後、追加の■１又はＬＤＤの打込
みを実施することが出来る。更に別の実施例では、ポリ
シリコン１及びポリシリコン２レベルの両方の上に側壁
酸化物が形成される場合、ポリシリコン１ゲートが２つ
の側Ｗｉｌ化物フィラメントを持ち、その為、高い電圧
のトランジスタ（この実施例ではポリシリコン１にある
）のＬＤＤｍ域が、低い電圧のトランジスタよりも、ゲ
ートの縁と著しくドープされたソース／ドレイン領域と
の間の間隔が一層大きくなる様に、配置及び酸化物フィ
ラメントのデボジッションを調節することが出来る。更
に、２つのレベルに対するゲート酸化物を別々の工程で
成長させるので、高い電圧の装置に対しては、グー１−
　Ｍ化物を一層厚手に作ることが容易に出来る。この代
りに、マスクしたタンク打込みを用いて、高い電圧のト
ランジスタ（少なくともＮＭＯ８形）が、低い電圧のト
ランジスタとは、チ↑・ンネル内で異なる基板濃度を持
つ様にすることが出来る。例えば、反対ドーピングをタ
ンクの打込み又はソース／ドレインの打込みと共に用い
て、一方の種類のＮＭＯＳトランジスタが反対ドープし
たソース／ドレイン又はタンクを持ち（即ち、ＰＭＯ３
装置に対する対応する打込みにも露出しており）、他方
の種類のＮＭＯ８トランジスタがＰＭＯ８（反対ドーピ
ング）の打込みからマスクされる様にすることが出来る
。こういう回路はＥＦＲＯＭ、高電圧駆動器（アナログ
の高い電圧及び／又はチップ外の電力装置を制■する）
及び／又は制御論理回路を含むことが出来る。

本実施例に対するプロセスの流れのサンプルを次に述べ
る。

１、モート及びフィールド隔離領域を形成する。

２、ゲート酸化物を成長させ、ポリシリコン１をデポジ
ットし、ドープしてパターンを定める。

３、モートを引剥がし、新しいゲート酸化物を例えば２
００人に成長させる。この工程により、ポリシリコン１
層の上には一層厚手の酸化物、例えば７５０人が成長す
る。

４　ポリシリコン２を例えば４．０００人の厚さにデポ
ジットし、ＰＯＣＪ！３でドープする。

５、ポリシリコン２のパターンを定めてエッチする。

６、希望により、ＬＤ、Ｄ打込みを実施する。

７、側壁酸化カフ同形酸化物をデポジットし、オーバー
エッチにより、側壁酸化物フィラメントを残すと共に、
ポリシリコン１の露出部分の上から酸化物を除く（フィ
ラメントのオーバーエッチの間にｉ、ｏｏｏ人までの酸
化物を除（オルバーエッチは周知である）。

８．０ＭＯ８に対する場合はマスクして、ソース／ドレ
インの打込み（ポリシリコン１及びポリシリコン２ゲー
トに対してセルファライン）を実施する。

９、チタンを全体的にデポジットし、６７５℃でそれを
Ｎ２内で３０分加熱して、露出したモート及びポリシリ
コン線の上にＴｉ　３　ｉ　２を形成すると共に、その
他の全ての場所にＴｉＮを形成する。ポリシリコン２が
この時とこてもシリサイドによって被覆される。ポリシ
リコン１は、ポリシリコン２と交差する場所を除いて、
どこでもシリサイド化される。モートはポリシリコン１
及びポリシリコン２の場所を除いた所で、どこででもシ
リサイド化される。

１０、ＴｉＮのパターンを定めて、とノリなパターンを
希望するにしても、そのパターンでモート、ポリシリコ
ン１及びポリシリコン２の間に局部相互接続部を形成す
る。

１１．８００℃でアニールを行なって、Ｓ／Ｄ打込みを
活性化し、シリサイドのシート低流を下げる。

１２、ＭＬＯ１接点のバターニング、金属等に対して処
理を普通の様に続ける。

ポリシリコン間キャパシタに対して窒化物の誘電体を使
う別の実施例では、サンプルとしてのプロセスの流れは
次の通りである。

１、モート及びフィールド隔離領域を形成する。

２、第１のポリシリコンをデポジットしてドープする。

３、例えば犠牲酸化物を成長させて剥がし、１００人の
酸化物を成長させ、１００人のＬＰＣＶＤ窒化物をデポ
ジットすることにより、第１のポリシリコンの上に保護
誘電体を形成する。第２のゲート酸化物の成長工程の間
、この窒化物がポリシリコン１の上の制御されない酸化
物の成長が起こらない様に保護する。

４、酸化物／窒化物／ポリシリコンの積重ねのパターン
を定めてエッチする。

５、露出したモート部分を剥がす。（第１のポリシリコ
ンから保ＮＺ電体を除去しない様に、酸化物のエッチを
短くする。） ６、新しいゲート酸化物を例えば２００人に成長させる
。（これによってポリシリコン１の上にある保護誘電体
の表面で５０人程度の窒化物が酸化物に変換されると共
に、ポリシリコン１のカプセル封じにピンホールがあっ
ても、それを酸化して不動態化する助（プになる。） ７　第２のポリシリコンを例えば４．０００人の厚さに
デボジン１−シ、ＰＯＣｌ３でドープする。これほど好
ましくないが、このレベルは普通よりも実質的に厚手に
作り、フィラメントのオーバーエッチの余裕を一層大き
くすることが出来る。

８、ポリシリコン２のパターンを定めてエッチする。

９、希望により、ＬＤＤ打込みを実施する。

１０、側壁酸化カニ同形酸化物をデポジットしてオーバ
ーエッチする。フィラメントのオーバーエッチにより、
第１のポリシリコン層から薄い酸化物／窒化物／酸化物
の積重ねも除かれる。この工程により、ポリシリコン２
及びポリシリコン１の両方の上に側壁酸化物が出来る。

１１．０ＭＯ８に対してはマスクして、ソース／ドレイ
ンの打込みを実施する。

１２、チタンを全体的にデポジットする。

例えば室温でｉ、ｏｏｏ人にスパッタリングし、それを
６７５°ＣでＮ２内で３０分加熱して、露出したモート
及びポリシリコン線の上にＴｉＳｉ２を形成すると共に
、他の全ての場所にＴｉＮを形成する。

１３、ＴｉＮのパターンを定めて、どんなパターンを希
望するにしても、そのパターンでモート、ポリシリコン
１及びポリシリコン２の間に局部相互接続部を形成する
。

１４．８００℃でアニールを行なって、Ｓ／Ｄ打込み部
を活性化し、シリサイドのシート抵抗を下げる。

１５、レベル間誘電体、接点エッチ、金属等に対して処
理を普通の襟に続ける。

このプロセスに考えられる１つの拘束は地形である。ポ
リシリコン１の縁とポリシリコン２の縁の間に最低のオ
フセットを要求する設計規則を使うのが適当であること
がある。

随意選択により、第２のポリシリコン層は普通よりもず
っと厚手に、例えば１０．０００人までの厚さにデポジ
ットして、フィラメントのオーバーエッチの余裕を一層
大ぎくすると共に、ポリシリコン２がポリシリコン１と
交差する所で酸化物フィラメントを避けることが出来る
。こういうフィラメントは、ポリシリコン２レベルに重
なるシリサイド層に切れ目を作り、こうしてポリシリコ
ン２の直列抵抗を増加する慣れがある。ポリシリコン２
層を極めて厚手に作る場合、ポリシリコン２を層状構造
にデポジットすることにより、結晶粒の寸法を最低線幅
より小さく抑えることが出来る（別の１実施例）。例え
ば、デボジッションの間、短時間ガス流を変えることに
より、厚いポリシリコン層の中央に、漏洩性誘電体の極
く薄い層（トンネル作用によって導電が容易に起こる位
に薄い、例えば３ｏ入の窒化物酸化物）を含めることが
出来る（例えば５６０℃と云う様に低い）低温デボジッ
ションも、結晶粒を小さく抑えるのに役立つことがある
。本実施例では、酸化物に対して極めて高い選択性を持
つポリシリコン・エッチを使って、ポリシリコン・エッ
チのオーバーエッチ部分が、ポリシリコンがモートと交
差する所でゲート酸化物に切込まない様にすることが望
ましいことがある。例えば、（ＨＣｉ　十ＨＢ　ｒの様
な）臭素を基本とした組成を用いたエッチは、生産の環
境で、３０：１又は更によい選択性が容易に得られる。

この群の実施例の随意選択による別の特徴は、金属から
直接的にポリシリコン２に接触することを禁止する様な
設計規則を課すことである。

（この発明では、フィールド酸化物の上又はポリシリコ
ン１のプラグの上の接点パッドにポリシリコン２を結合
する為に、短い相互接続部を使うことが出来るから、こ
の様な設計規則は他の場合程煩わしいものではない。）
普通は、ポリシリコン２を異常に厚手にしなくても、ポ
リシリコン１と交差する所で、金属からポリシリコン２
への接触を禁止することが好ましい。

この他に将来考えられる実施例として、酸化物に対して
若干選択性を持つ組成、例えばＮＦ３（これは８１１０
では、約２二１の窒化物／酸化物比になる）又はＳｉ　
Ｆ４　（これは窒化物を酸化物に比べて約４：１でエッ
チする）を用いて、フィラメントのエッチを行なうこと
が出来る。窒化物／Ｍ化物比が２：１であって、側！２
酸化物フィラメン１〜・エッチの際に１，０００人のオ
ーバーエッチをすると、ポリシリコン１の露出した平坦
な面から２．０００人もの窒化物を除くことが出来る。

本発明が、モートに達する局部的な接点だけでなく、埋
込み拡散部、即ち、能動装置が、ポリシリコンがそれと
交差することごとくの点で、必ずしも存在しなくてもよ
い程の厚い酸化物（例えば１．０００人）によって覆わ
れている拡散部に対しても、局部的な接触をつけること
が出来ることに注意されたい。例えば、ポリシリコン・
ゲート・レベルのフィラメントのオーバーエッチは、全
ての露出領域にある埋込み拡散部を除去する位のオーバ
ーエッチで行なって、シリサイド化が行なわ゛れ、Ｔｉ
Ｎストラップが埋込み拡散部をポリシリコン１、ポリシ
リコン２等に結合することが出来る様に操作することが
出来る。

本発明の本実施例は、過渡的な事象によって混乱が起こ
る恨れを最小限に抑える為に、Ｐ　Ｍ　ＯＳラッチをＮ
ＭＯＳラッヂラッチ離する為に抵抗を使う様なＳＲＡＭ
セルを構成する方法としても有利であることがある。こ
の様な構造では、第１のポリシリコンを使って、タンク
境界の上にこじんまりした抵抗を構成し、ＴｉＮの局部
相互接続部を使って、金属に対する接点を必要とせずに
、これらの抵抗に対する局部相互接続部を作ることが出
来る。

本発明の本実施例は、二重ポリシリコン・プロセスで広
く起こっている問題、即ち、ポリシリコン２レベルに側
壁酸化物フィラメントを形成すると、ポリシリコン２が
ポリシリコン１と交差する所で酸化物フィラメントが残
る傾向があり、こういう不所望のフィラメントがポリシ
リコン２のシリサイド化に切れ目を作ると云う問題を解
決する（あまり洗練されているとは云えないが）１つの
方法を提供づる。規則的なパターンにこういう切れ目が
あると、過大な直列抵抗をＪＤ　＜ことがある。

多くのプロレスでは、ポリシリコン１の上に側壁酸化物
を載けることによって、こういうフィラメン１〜を避け
ることが出来るが、必要があれば、本発明を用いて、Ｔ
ｉＮジャンパで繋ぎ合せることにより、こういう切れ目
を架橋することが出来る。

更に、本発明はチタンを基本として薄膜組成について主
に説明したが、その代りに他の金属を使うことが出来る
。例えば、１）シリコンと反応して導電性の安定なシリ
サイドを形成し、２）その・窒化物が２ａ＞導電性であ
り、２ｂ）安定であり、且つ２Ｇ）！ｉ当な拡散障壁で
ある様な任意の金属が、直接反応によるシリサイド化、
及びそれと同時に、本発明の局部相互接続部を形成する
為に使うことの出来る導電性窒化物を形成するのに使う
ことが出来る。その候補としては、モリブデン、タング
ステン、バナジウム、コバルト等がある。

勿論、この明細書で頻繁に出て来るポリシリコン・ゲー
ト層（又はポリシリコン１及びポリシリコン２ゲート層
）は厳茫にポリシリコンである必要はなく、実質的に多
結晶であるか又は無定形であって、シリコンの割合が大
ぎい他の材料であってもよい。こういうｎ味で、シリナ
イド及びポリシリコン／シリサイド・υンドイッチｔＭ
　’ｒＭが確実に含まれており、こ）で）本べた方法の
ポリシリコンの代りに将来のプロセスで同様なデポジッ
ション及び電気的な性質を持つ将来のサンドイッチ構造
も含まれるものである。

本発明が多くの点で、上に）ホべたものとは非常に異な
る非常に多種多様の方法に応用し１ｇることに注意さ机
たい。例えば、本発明はＳｏｌプロセス又はトレンチ・
トランジスタを使うプロセスに完全に十分に適用し１す
るし、最初に述べたもっと普通のバルクＣＭＯＳプロセ
スにも適用し得る。

当業者であれば理解される様に、本発明は大幅に変更並
びに修正することが出来、その範囲は特許請求の範囲以
外に限定されないことを承知されたい。

以上の説明に関連して、更に下記の項を開示する。

（１）　　集積回路を装造する方法に於て、＠　基板を
用意し、 （ｂ）　予定の場所にモート領域を限定する為に予定の
パターンで装置隔離区域を設け、（弓　前記モー１〜領
域内の予定の場所に絶縁ゲート電界効果トランジスタを
作り、 （ｂ）　実質的にチタンで構成される金属を全体にデポ
ジットし、 （ｅ）　　前記基板及び前記チタン金属を窒素を含む雰
囲気内で加熱して、前記チタン金属が前記基板の露出し
たシリコン部分と反応してチタン・シリサイドを形成す
ると共に、前記チタン金属の別の部分が窒素雰囲気とも
反応して、その表面に窒化チタンの割合が大きい層を形
成する様にし、（ｆ）　　前記窒素チタン層のパターン
を定めて、予定のパターンの局部相互接続部を作る工程
を含イド化工程（＠の後に、 ＠　前記チタン・シリ膏ナイド領域をアニールして、そ
の抵抗率を下げる工程を含む方法。

（３）第（２）項に記載した方法に於て、前記加熱する
工程（ｅ）が５００乃至７５０℃の範囲内の温度で行な
われ、その後のシリサイド・アニーリング工程（ｃ）が
７００乃至８７５℃の範囲内の一層高い温度で行なわれ
る方法。

（４）　　第（１）項に記載した方法に於て、前記チタ
ン金属が２，０００人未満の厚さに適用される方法。

（５）　　第（１）項に記載した方法に於て、前記加熱
する工程（ｅ）が５００乃至７５０℃の範囲内の温度で
行なわれる方法。

（６）　　第（１）項に記載した方法に於て、窒化チタ
ン層が無機ハードマスクを用いてパターンが定められる
方法。

（７）　　第（１）項に記載した方法に於て、前記窒化
チタン層が打込みによって硬化したフォトレジスト層を
用いてパターンが定められる方法。

（８）　　第（１）項に記載した方法に於て、前記窒化
チタン層が、その後のエツチング工程に対して差別的な
抵抗を持たせるパターンを定めた打込み部を用いてパタ
ーンが定められる方法。

（９）　　第（１）項に記載した方法に於て、前記窒化
チタン層が、その後のエツチング工程に対して差別的な
抵抗を持たせるパターンを定めた酸素打込み部を用いて
パターンが定められる方法。

（１０）第（１）項に記載した方法に於て、前記窒化チ
タン・バターニング工程が略等方性エッチを用いて実施
される方法。

（１１）第（１）項に記載した方法に於て、前記窒化チ
タン・パターニング工程が異方性エッチを用いた後、略
等方性エッチを用いて実施される方法。

（１２）第（１）項に記載した方法に於て、（φ　前記
基板がｎ十形ソース／ドレイン領域を有するＰＭＯＳモ
ート領域とｎ十形ソース／ドレイン領域を持つＮ　Ｍ　
ＯＳモート領域との両方で構成されており、 （ｆ）　　前記窒化チタン層のパターンを定めて、予定
のｎ十形ソース／ドレイン領域から予定の前記ｎ十形ソ
ース／ドレイン領域への予定の接続部を作る方法。

（１３）第（１２）項に記載した方法に於て、（ｃ）　
前記絶縁ゲート電界効果トランジスタが、多結晶であっ
て実質的なシリコンの割合を持つ絶縁ゲート領域を右し
、 （ｆ）　　前記窒化チタン層のパターンを定めて、予定
のグー１へ領域から予定のソース／ドレイン領域への接
続部を作る方法。

（１４）第（１２）項に記載した方法に於て、（φ　前
記絶縁グー１〜電界効果トランジスタが、多結晶であっ
て実質的なシリコンの割合を持つ絶縁グー１−領域を右
し、 （［）　　前記窒化チタン層のパターンを定めて、予定
のゲート領域から予定の前記ｐ十形ソース／ドレイン領
域並びに予定の前記ｒ）十形ソース／ドレイン領域への
接続部を作る方法。

（１５）第（１）項に記載した方法に於て、（句　前記
絶縁ゲート電界効果トランジスタが、多れ１１品であっ
て実質的なシリコンの割合を持つ絶縁ゲート領域を有し
、 （ｆ）　　前記窒化チタン壱のパターンを定めて、予定
のゲート領域から予定のソース／ドレイン領域への接続
部を作る方法。

（１６）第（１）項に記載した方法に於て、前記加熱す
る工程（ｅ）が５５０−７００℃の範囲内の温度で実施
される方法。

（１７）第（１６）項に記載した方法に於て、前記シリ
サイド化工程（ｅ）の後、 （ｃ）　６５０−９００℃の範囲内の温度で前記チタン
・シリサイド領域をアニールしてその抵抗率を下げる工
程を含む方法。

（１８）第（１７）項に記載した方法に１４で、（ｃ）
　前記アニール工程（ｃ）が窒素を含む雰囲気内で実施
される方法。

（１９）第（１）項に記載した方法に於て、（ｆ）　　
前記窒化チタン層のパターンを定めて、予定の接点孔の
場所で前記窒化チタンを所定位置に残し、更にその後で
、 ←）　前記電界効果トランジスタの上にレベル間誘電体
をデポジットし、 （ｉ）　　予定の接点孔の場所で、前記レベル間誘電体
に接点孔を切込んで、前記接点孔の底の窒化チタンを露
出させ、 ０）　前記接点孔の底で前記窒化チタン層と夫々接触す
るパターンを定めた金属層を設けて、予定の相互接続部
を構成する工程を更に含む方法。

（２０）　　第（１９）項に記載した方法に於て、更に
前記加熱する工程（ｅ）の後並びに前記レベル間誘電体
をデポジットづる工程（ｄ）の前に、 ＠　８００℃近辺の温度で前記チタン・シリサイド領域
をアニールして、その抵抗率を下げる工程を含む方法。

（２１）第（１２）項に記載した方法に於て、（［）　
　前記窒化チタン層のパターンを定めて、予定の接点孔
の場所並びにゲート線の上面の上の所定位置に前記窒化
チタンを残し、更にその後で、（ｂ）　前記電界効果ト
ランジスタの上にレベル間誘電体をデポジットし、 （ｃ）　予定の接点孔の場所で前記レベルｌ１Ｓｌ誘電
体に接点孔を切込んで、該接点孔の底で窒化チタンを露
出８′せ、 （ｂ）　前記接点孔の底で夫々の窒化チタン層と接触す
るパターンを定めた金属層を設けると共に予定の相互接
続部を構成する工程を含む方法。

（２２）第（２１）項に記載した方法に於て、更に、ｎ
ＩＩ記シリサイド化工程（ｅ）の後、そして前記レベル
間誘電体をデポジットする工程←）の前に、（’１８０
０℃近辺の温度で前記チタン・シリサイド領域をアニー
ルして、その抵抗率を下げる工程を含む方法。

（２３）　　＠　　基板を用意し、 （ｂ）　予定の場所にモート領域を限定する為に予定の
パターンで装買隔離区域を設（プ、（φ　前記モート領
域内の予定の場所に絶縁ゲート上界効果トランジスタを
作り、 ＠　３０原子％またはそれＪ：り多くのチタンを含む金
属を全体的にデポジットし、 （ｅ）　　前記基板及び前記金属を窒素を含む雰囲気内
で加熱して、前記金属が前記基板の露出したシリコン部
分と反応して、チタン・シリサイドで構成された導電祠
料を形成すると共に、前記金属の別の部分が前記窒素雰
囲気とも反応して、その表面に窒化チタンの割合が大ぎ
い導電層を形成し。

（［）前記４７１層のパターンを定めて、予定のパター
ンの局部相互接続部を設ける工程を含む集積回路を製造
する方法。

（２４）基板と、露出した半導体材料の予定のモート区
域を限定する装置隔離領域と、該モート区域の表面近く
にある複数個の能動装置と、実質的に窒化チタンで構成
されていて、前記装置隔離領域の上で前記モート領域の
予定の部分を相互接続する線を構成している局部相互接
続層とを有する集積回路装置。

（２５）第（２４）項に記載した集積回路装置に於て、
前記局部相互接続層が少なくとも５原子％のＦｉ素をも
含む集積回路装置。

（２６）第（２４）項に記載した集積回路装置に於て、
前記局部相互接続層の厚さが２．０００人未満である集
積回路装置。

（２７）第（２４）項に記載した集積回路装置に於て、
前記局部相互接続層が実質的１．：窒化チタンで構成さ
れている集積回路装置。

（２８）第（２４）項に記載した集積回路装置に於て、
前記局部相互接続層の内、その上面又は下面から５０Å
以上離れている全ての部分は、９０原子％より多くの窒
化チタンで構成されている集積回路装置。

（２９）第（２４）項に記載した集積回路装置に於て、
前記局部相互接続層の線が前記モート領域の表面でチタ
ン・シリサイド層と接触している集積回路装置。

（３０）第（２４）項に記載した集積回路装置に於て、
前記能動装置がパターンを定めた薄膜ゲート層内に形成
されたゲートを持つ電界効果トランジスタで構成され、
前記局部相互接続層の線が予定の場所で前記ゲート層に
も接触している集積回路装置。

（３１）第（３１）項に記載した集積回路装置に於て、
前記ゲート層が多結晶であって実質的なシリコンの割合
を有する集積回路装置。

（３２）第（３１）項に記載した集積回路装置に於て、
前記ゲート層が８０％より多くのシリコンを有する集積
回路装置。

（３３）第（３２）項に記載した集積回路装置に於て、
前記ゲート層が多結晶であって実質的なシリコンの割合
を有する集積回路装置。

（３４）第（３０）項に記載した集積回路装置に於て、
前記ゲート層がシリサイド層で構成される集積回路装置
。

（３５）第（３４）項に記載した集積回路装置に於て、
前記局部相互接続層の線が予定の場所で前記ゲート層の
シリサイド層部分とも接触している集積回路装置。

（３６）第（２４）項に記載した集積回路装置に於て、
前記モート領域が金属で埋めた接点孔を持つレベル間誘
電体によって実質的に覆われており、前記接点孔内の金
属がその底で前記局部相互接続層の一部分に接触してい
る集積回路装置。

（３７）第（２４）項に記載した集積回路装置に於て、
前記局部相互接続層が前記装置隔ば（領域の予定の部分
の上並びに前記モート領域の表面にあるチタン・シリサ
イド層の予定の部分の上を伸びている集積回路装置。

（３８）基板と、実質的にシリコンで構成されていて前
記基板の表面近くに配置された略結晶状のチャンネル領
域、及び実質的に多結晶であって大きな割合のシリコン
を持ち、ｎ形にドープされているゲートを有する複数個
のＮＭＯＳトランジスタと、実質的にシリコンで構成さ
れていて前記基板の表面近くに配置された略結晶状のチ
ャンネル領域及び実質的に多結晶であって大ぎな割合の
シリコンを持ち、ｎ形にドープされているゲートを持つ
複数個のＰＭＯ８ｔ−ランジスタと、前記ＮＭＯＳトラ
ンジスタの選ばれたゲートを１１を記Ｐ　Ｍ　ＯＳトラ
ンジスタの選ばれたゲートと予定の場所で電気的に結合
し、大ぎな割合の窒化チタンで構成されている複数個の
局部相互接続部とを右する集積回路装置。

（３９）第（３８）項に記載した集積回路装置に於て、
前記ＮＭＯ３ｌ−ランジスタが前記基板のｐ影領域内に
形成されたｎ形ンース／ドレイン領域を持ち、前Ｋａ　
Ｐ　Ｍ　ＯＳ　トランジスタが前記基板ｎ形の領域内に
形成されたｐ形ソース／ドレイン領域を持ら、少なくと
も若干の前記相互接続部が前記ｐ形及びｎ影領域の間の
境界の上で交差している集積回路装置。

（４０）　　第（３８）項に記載した集積回路装置に於
て、前記ＮＭＯＳトランジスタが前記基板のｐ形領域内
に形成されたｎ形ソース／ドレイン領域を持ち、前記Ｐ
ＭＯ８ｉ−ランジスタが前記基板のｎ形領域内に形成さ
れたｐ形ソース／ドレイン領域を持ら、ＮＭＯ３のゲー
トからＰＭＯ３のゲートまでの略全ての前記局部相互接
続部が前記ｐ形及びｎ影領域の間の境界と交差している
集積回路装置。

（４１）第（３８）項に記載した集積回路装置に於て、
前記ゲートが前記チャンネル領域から絶縁層によって隔
てられており、前記ゲートの内、前記絶縁層に隣接する
部分が実質的にシリコンで構成されている集積回路装置
。

（４２）第（３８）項に記載した集積回路装置に於て、
多数のＮ　Ｍ　ＯＳ　’ｔｔ−ランジッタび多数のＰＭ
Ｏ３１〜ランジスタが、何れも１ミクロンより短い実効
ヂ１？ンネル長を右する集積回路装置。

（４３）第（３８）項に記載した集積回路装置に於て、
前記ゲートが実質的な割合の金属シリサイドを右する集
積回路装置。

（４４）第（３８）項に記載した集積回路装置に於て、
＋ｉｉｉ記ゲートが実質的な割合の高融点金属を有Ｊる
集積回路装置。

（４５）第（３８）項に記載した集積回路装置に於て、
前記ゲーｌ−が層状構造として形成されている集積回路
装置。

（４６）第（４５）項に記載した集積回路装置に於て、
前記層状構造が実質的に多結晶シリコンで構成された少
なくとも１つの層を有する集積回路装置。

（４７）第（４５）項に記載した集積回路装置に於て、
前記ゲートの少なくとも１つの層が実質的な割合の金属
シリサイドを持っている集積回路装置。

（４８）第（４５）項に記載した集積回路装置に於て、
前記ゲートの少なくとも１つつ層が実質的な割合の高融
点金属を持っている集積回路装置。

（４９）基板と、該基板の表面近くに形成された略結晶
状のチャンネル領域を持つと共に、実質的に多結晶であ
って大きな割合のシリコンで構成され、ｎ形にドープさ
れているゲートを持つ複数個のＮＭＯ８トランジスタと
、前記基板の表面近くに形成されたｔａ結晶状のチャン
ネル領域、及び実質的に多結晶であって大きな割合のシ
リコンで構成されていてｐ形にドープされたゲートを持
つ複数個のＰＭＯ３）−ランジスタと、前記ＮＭＯＳト
ランジスタの選ばれたゲー１−を前記ＰＭＯＳトランジ
スタの選ばれたゲートと予定の場所で電気的に結合する
と共に実質的に窒化チタンで構成されている複数個の局
部相互接続部とを有する集積回路構造。

（５０）第（４つ）項に記載した集積回路構造に於て、
前記ＮＭＯ８＋−ランジスタが前記基板のｐ形の領域内
に形成されｎ形／ソース／ドレイン領域を持ち、前記Ｐ
ＭＯ３ｌ−ランジスタが前記Ｖ坂のｎ形領域内に形成さ
れたｐ形ソース／ドレイン領域を有し、少なくとも若干
の前記局部相互接続部が前記ｐ形及びｎ影領域の間の境
界と交差する集積回路構造。

（５１）第（４９）項に記載した集積回路構造に於て、
前記ＮＭｏ５トランジスタが前記基板のｐ形の領域内に
形成されたｎ形／ソース／ドレイン領域を持ち、前記Ｐ
ＭＯＳトランジスタが前記基板のｎ形領域内に形成され
たｐ形ソース／ドレイン領域を持ら、ＮＭＯ３のゲート
からＰＭＯ３のゲートへの略全部の局部相互接続部が前
記ｐ形及びｎ影領域の間の境界と交差する集積回路構造
。

（５２）第（４９）項に記載した集積回路構造に於て、
多数の前記ＮＭＯＳトランジスタ及び多数の前記ＰＭＯ
Ｓトランジスタが、何れも１ミクロン未満の実効チャン
ネル長を有する集積回路構造。

（５３）第（４９）項に記載した集積回路構造に於て、
前記ゲートが実質的な割合の金属シリサイドを有する集
積回路構造。

（５４）第（４つ）項に記載した集積回路１１４造に於
て、前記ゲートが実質的な割合の高融点金属を有する集
積回路構造。

（５５）第（４９）項に記載した集積回路構造に於て、
前記ゲートが層状構造として形成されている集積回路構
造。

（５Ｇ）　　第（５５）項に記載した集積回路構造に於
て、前記層状＋ｉ４造が実質的に多結晶シリコンで構成
された少なくとも１つの層を有する集積回路構造。

（５７）第（５５）項に記載した集積回路構造に於て、
前記ゲートの少なくとも１つの層が実質的な割合の金属
シリサイドを有する集積回路構造。

（５８）第（５５）項に記載した集積回路構造に於て、
前記ゲートの少なくとも１つの層が実質的な割合の高融
点金属を有する集積回路構造。

（５９）　　基板と、該基板の表面近くに配置された略
結晶状の半導電チャンネル領域、該チャンネルにＪこっ
て隔てられた夫々のｎ形ソース／ドレイン領域、及び前
記チャンネルに容量結合されていて、対応するチャンネ
ル領域の仕事関数に近い仕事関数を持つと共にｎ形にド
ープされているゲートを持つ複数個のＮチャンネル電界
効果トランジスタと、前記基板の表面近くに配置された
略結晶状の半導電チャンネル長域、該チャンネルによっ
て隔てられた夫々のｐ形ソース／ドレイン領域、及び前
記チャンネルに容量結合されていて、対応するチャンネ
ル領域の仕事関数に近い仕事関数を持っていてｐ形にド
ープされているグー１へを持つ複数個のＰチャンネル電
界効果トランジスタと、前記Ｎチャンネル・トランジス
タの選ばれたグー１−を前記Ｐチャンネル・トランジス
タの選ばれたゲートに予定の場所で電気的に結合する複
数個の局部相互接続部とを有し、該局部相Ｔｆｉ接続部
が大ぎな割合の窒化チタンを有する集積回路装置。

（６０）第（５つ）項に記載した集積回路装置に於て、
前記ゲートが絶縁体によって前記チャンネル領域から隔
てられた層状構造として形成されて（１５す、該ゲート
層の内、前記絶縁体に隣接する部分が、該ゲート層の他
の部分よりも、チャンネルの仕事関数に一層近い仕事関
数を持っている集積回路装置。

（６１）第（５９）項に記載した集積回路装置に於て、
前記局部相互接続部が予定のグーｉ〜を予定のソース／
ドレインに接続する集積回路装置。

（６２）第（５９）項に記載した集積回路装置に於て、
前記ＮＭＯＳトランジスタが前記基板のｐ形領域内に形
成されたｎ形ソース／ドレイン領域を有し、前記ＰＭＯ
３ｔ−ランジスタが前記基板のｎ形領域内に形成された
ｐ形ソース／トレイン領域を有し、少なくとも若干の前
記局部相互接続部が前記ｐ形及びｎ影領域の間の境界と
交差する集積回路装置。

（６３）第（５９）項に記載した集積回路Ｖｔ置に於て
、前記Ｎ　Ｍ　ＯＳ　ｌ−ランジスタが前記基板のｐ形
領域内に形成されたｎ形／ソース／ドレイン領域を有し
、前記ＰＭＯ８ｌ−ランジスタが前記基板のｎ形領域内
に形成されたｐ形ソース／ドレイン領域を右し、ＮＭＯ
８のゲートからＰＭＯ８のゲートへの略全部の前記局部
相互）き続が前記ｐ形及びｎ影領域の１１？１の境界と
交差する集積回路装置。

（６４）基板と、該基板の表面近くに配置された略結晶
状の半導電チャンネル領域、該チャンネルによって隔て
られた夫々のｎ形ソース／トレイン領域、及び前記チャ
ンネルに容量結合されていて、対応するヂトンネル領域
の仕事関数に近い仕事関数を持っていて、ｎ形にドープ
されたゲートを持つ複数個のＮチャンネル電界効果トラ
ンジスタと、前記基板の表面近くに配置された略結晶状
の半導電チャンネル領域、該チャンネルによって隔てら
れた夫々のｐ形ソース／ドレインＥＭ、及び前記チャン
ネルに容量結合されていて、対応するチャンネル領域の
仕事関数に近い仕事関数を持っていて、ｐ形にドープさ
れているゲートを持つ？！２数個のＰチ１７ンネル電界
効果トランジスタと、前記Ｎチャンネル・トランジスタ
の選ばれたゲートを前記Ｐチャンネル・トランジスタの
選ばれたゲートに予定の場所で電気的に結合する複数個
の局部相互接続部とを有し、前記局部相互接続部が実質
的に窒化チタンで構成されている集積回路装置。

（６５）第（６４）項に記載した集積回路装置に於て、
多数の前記Ｎチャンネル・トランジスタ及び多数のＰチ
ヤンネル・トランジスタが何れも１ミクロン未満の実効
チャンネル長を有する集積回路装置。

（６Ｇ）第（６４）項に２観した集積回路装置に於て、
前記ゲートが絶縁体によって前記チャンネル領域から隔
てられた層状構造とじて形成されてＪ３す、前記ゲート
層の内、前記絶縁体に隣接する部分が、該ゲート層の他
の部分よりも、前記チャンネルの仕事関数に一層近い仕
事関数を持っている集積回路￥５置。

（６７）第（６４）項に記載した集積回路装置に於て、
前記局部相互接続部が予定のゲー１−を予定のソース／
ドレインに接続する集積回路装置。

（６８）何れもプルアップ・トランジスタ及びプルダウ
ン・トランジスタを有する第１及び第２の交差結合され
たインバータと、前記第１のインバータの出力を第１の
ビット線に、そして前記第２のインバータのトランジス
タの出力を第２のビット線に選択可能に接続する第１及
び第２のアクセス・１−ランジスタとを有し、夫々１つ
のセル内にある夫々のプルダウン・トランジスタは両方
とも共通の基板内に形成されていて、フィールド隔離領
域にｊ：って互いに隔てられており、夫々１つのセル内
にあるプルアップ・トランジスタは両方ともＪ（通の基
板内に形成されていて、フィールド隔離領域によって互
いに隔てられており、夫々１つのセルに’４Ｙｉ　続さ
れた夫々のアクセス・トランジスタは両方とも共通の基
板内に形成されていて、互いにら且つこの１つのセル内
にある両方のプルアップ・トランジスタからも、そして
この１つのセル内にある両方のプルダウン・トランジス
タからも、フィールド隔離領域によって隔てられている
スタティック・ランダムアクセス・メモリ・セル。

（６９）第（６８）項に記載したスタティック・ランダ
ムアクセス・メモリ・セルに於て、夫々前記第１及び第
２のインバータの出力節に接続された第１及び第２のア
クセス・トランジスタを有するスタティック・ランダム
アクセス・メモリ・セル。

（７０）何れも駆動トランジスタ及び負荷素子を右する
第１及び第２の交差結合されたインバータと、前記第１
のインバータの出力を第１のピッ１−線に、そして前記
第２のインバータのトランジスタの出力を第２のビット
線に選択可能に接続する第１及び第２のアクセス・トラ
ンジスタとを右し、夫々１つのセル内にある両方のプル
ダウン・トランジスタが共通の基板内に形成されていて
、フィールド隔離領域によって互いに隔てられており、
夫々１つのセルに接続された両方のアクセス・トランジ
スタが共通のｌｉ内に形成されていて、互いにも、そし
てその１つのセル内にある両方の駆動トランジスタから
もフィールド隔離領域によって隔てられているスタティ
ック・ランダムアクセス・メモリ・セル。

（７１）第（７０）項に記載したスタティック・ランダ
ムアクセス・メモリ・セルに於て、前記負荷素子がＰＭ
Ｏ３’ｔ−ランジスタで構成されるスタティック・ラン
ダムアクセス・メモリ・セル。

（７２）第（７０）項に記載したスタティック・ランダ
ムアクセス・メモリ・セルに於て、前記負荷素子が非線
形抵抗素子で構成されるスタティック・ランダムアクセ
ス・メモリ・セル。

（７３）第（７０）項に記載したスタティック・ランダ
ムアクセス・メモリ・セルに於て、前記負荷素子が多結
晶チトンネル領域を持つ能動装置で構成されるスタティ
ック・ランダムアクセス・メモリ・セル。

（７４）第（６８）項に記載したスタティック・ランダ
ムアクセス・メモリ・セルに於て、夫々前記第１及び第
２のインパークの出力節に接続された第１及び第２のア
クセス・トランジスタを右するスタティック・ランダム
アクセス・メモリ・セル。

（７５）第（７４）項に記載したスタティック・ランダ
ムアクセス・メモリ・セルに於て、前記負荷素子がＰＭ
Ｏ３ｌ−ランジスタで構成され、前記駆動トランジスタ
及び前記アクセス・トランジスタが何れもＮＭＯ３トラ
ンジスタで構成されているスタティック・ランダムアク
セス・メモリ・セル。

（７６）第（７４）項に記載したスタディツク・ランダ
ムアクセス・メモリ・セルに於て、前記負荷素子がＮＭ
Ｏ８１〜ランジスタで構成され、前記駆動トランジスタ
及び前記アクセス・トランジスタが何れもＰＭＯＳトラ
ンジスタで構成されているスタティック・ランダムアク
セス・メモリ・セル。

（７７）第（７４）項に記載したスタティック・ランダ
ムアクセス・メモリ・セルに於て、前記負荷素子が多結
晶チトンネル領域を持つ能ｆＪＩ装首で４１１Ｓ成され
、前記駆動トランジスタ及びアクセス・トランジスタが
結晶状チＰンネル領域を持つＭＯＳトランジスタで構成
されるスタティック・ランダムアクセス・メモリ・セル
。

（７８）第１及び第２の交差結合されたインバータを有
し、各々のインバータはプルアップ・トランジスタ及び
プルダウン・トランジスタで構成されており、各々のプ
ルアップ・トランジスタ及びプルダウン・トランジスタ
は、ソースが略一定の電圧に接続された結晶状チャンネ
ルを持つと共に該チャンネルに容量結合された絶縁ゲー
トを持ち、更にドレインを持っており、前記第１のイン
バータのプルアップ・トランジスタ及びプルダウン・１
〜ランジスタの内の少なくとも一方のグー１−が、局部
相互接続層を介して、前記第２のインバータのプルアッ
プ・トランジスタ及びプルダウン・トランジスタの内の
少なくとも一方のドレインに接続されてＪ３す、前記局
部相Ｔｉ接続層は前記第１のインバータのプルアップ・
トランジスタのゲートにりも小さい最小の厚さを持って
いて、前記グー１−及び前記ドレインに対して直接的に
オーミック接触しているスタティック・ランダムアクセ
ス・メモリ・セル。

（７９）第（７８）項に記載したスタティック・ランダ
ムアクセス・メモリ・セルに於て、１１「１記局部相互
接続層が実質的な百分率の窒化チタンを右するスタティ
ック・ランダムアクセス・メモリ・セル。

（８０）第（７８）項に記載したスタティック・ランダ
ムアクセス・メモリ・セルに於て、前記局部相互接続層
が実質的に窒化チタンで構成されているスタティック・
ランダムアクセス・メモリ・セル。

（８１）第（７８）項に記載したスタティック・ランダ
ムアクセス・メモリ・セルに於て、前記局部相互接続層
の厚さが２．０００人未満であって、シート抵抗が１０
オーム／スクエア未満であるスタティック・ランダムア
クセス・メモリ・セル。

（８２）第（７８）項に記載したスタティック・ランダ
ムアクセス・メモリ・セルに於て、前記第１のインバー
タのプルダウン・トランジスタがフィールド隔離領域に
よって前記第２のインバータのプルダウン・トランジス
タから隔てられているスタティック・ランダムアクセス
・メモリ・セル。

（８３）第（７８）項に記載したスタティック・ランダ
ムアクセス・メモリ・セルに於て、夫々前記第１及び第
２のインバータの出力節に接続された第１及び第２のア
クセス・１−ランジスタを有するスタティック・ランダ
ムアクセス・メモリ・セル。

（８４）第１及び第２の交差結合されたインバータを有
し、各々のインバータは駆動トランジスタと負荷素子と
を有し、各々の駆動］−ランジスタは、ソースが略一定
の電圧に接続された結晶状チャンネル、該チ１１ンネル
に容量結合された絶縁ゲート及びドレインを持っており
、前記第１のインバータの駆動１−ランジスタのゲート
が局部相互接続層を介して前記第２のインバータの駆動
トランジスタのドレインに接続されており、前記局部相
互接続層は前記第１のインバータのプルアップ・トラン
ジスタのグー１へよりも小さい最小の厚さを持っていて
、前記ゲート及び前記ドレインに対して直Ｉ＆的にオー
ミック接触しているスタティック・ランダムアクセス・
メモリ・セル。

（８５）第（８４）項に記載したスタティック・ランダ
ムアクセス・メモリ・セルに於て、前記局部相互接続層
が実質的な百分率の窒化チタンを有するスタティック・
ランダムアクセス・メモリ・セル。

（８６）第（８４）項に記載したスタティック・ランダ
ムアクセス・メモリ・セルに於て、前記局部相互接続層
が実質的に窒化チタンで構成されているスタティック・
ランダムアクセス・メモリ・セル。

（８７）第（８４）項に記載したスタティック・ランダ
ムアクセス・メモリ・セルに於て、前記局部相互接続層
の厚さが２．０００人未満であって、シート抵抗が１０
オーム／スクエアより小さいスタティック・ランダムア
クセス・メモリ・セル。

（８８）第（８４）項に記載したスタティック・ランダ
ムアクセス・メモリ・セルに於て、前記第１のインバー
タのプルダウン・トランジスタがフィールド隔離領域に
よって前記第２のインバータのプルダウン・トランジス
タから隔てられているスタティック・ランダムアクヒス
・メ［す・セル。

（８９）第（８４）頂に記載したスタティック・ランダ
ムアクセス・メモリ・セルに於て、前記負荷素子がＰＭ
ＯＳトランジスタで構成されるスタティック・ランダム
アクセス・メモリ・セル。

（９０）第（８４）項に記載したスタティック・ランダ
ムアクセス・メモリ・セルに於て、前記負荷素子が非線
形抵抗素子で構成されるスタティック・ランダムアクセ
ス・メモリ・セル。

（９１）第（８４）項に記載したスタティック・ランダ
ムアクセス・メモリ・セルに於て、前記負荷素子が結晶
状チャンネル領域を持つ能動装置で構成されるスタティ
ック・ランダムアクセス・メモリ・セル。

（９２）第（８，１）項に記載したスタティック・ラン
ダムアクセス・メモリ・セルに於て、更に夫々前記第１
及び第２のインバータの出力節に接続された第１及び第
２のアクセス・トランジスタを有するスタディツク・ラ
ンダムアクセス・メモリ・セル。

（９３）第（９２）項に記載したスタティック・ランダ
ムアクセス・メモリ・セルに於て、前記負荷素子がＰＭ
Ｏ８＋〜ランジスタで構成され、前記駆動トランジスタ
及び前記アクセス・トランジスタが仝てＮＭＯ８ｌ−ラ
ンジスタで構成されるスタティック・ランダムアクレス
・メモリ・セル。

（９４）第（９２）項に記載したスタティック・ランダ
ムアクセス・メモリ・セルに於て、前記負荷素子がＮＭ
ＯＳトランジスタで構成され、前記駆動トランジスタ及
び前記アクセス・トランジスタが全てＰＭＯＳトランジ
スタで構成されているスタティック・ランダムアクセス
・メモリ・セル。

（９５）第（９２）項に記載したスタティック・ランダ
ムアクセス・メモリ・セルに於て、前記負荷素子が結晶
状チャンネル領域を持つ能動装置で構成され、前記駆動
トランジスタ及びアクセス・トランジスタが結晶状チャ
ンネル領域を持つｌｖｌ　ＯＳトランジスタで構成され
るスタティック・ランダムアクヒス・メモリ・セル。

（９６）複数個のスタティック・ランダムアクセス・メ
モリ・セルを有し、各々のセルは第１及び第２の交差結
合されたインバータで構成され、各々のインバータはプ
ルアップ・トランジスタとプルダウン・トランジスタと
で構成されており、夫々個別の１つのセル内にある全て
のプルダウン・トランジスタがフィールド酸化物領域に
よって互いに隔てられているスタティック・ランダムア
クセス・メモリ・セル・アレー。

（９７）第（９６）項に記載したスタティック・ランダ
ムアクセス・メモリ・セル・アレーに於て、各々のセル
が夫々該セルの前記第１及び第２のラッチの出力節に接
続された第１及び第２のアクセス・トランジスタを有す
るスタティック・ランダムアクセス・メモリ・セル・ア
レー。

（９８）第（９７）項に記載したスタティック・ランダ
ムアクセス・メモリ・セル・アレーに於て、各々のセル
の各々のアクセス・トランジスタが該セルの両方のプル
ダウン・トランジスタからフィールド隔離領域によって
隔てられているスタティック・ランダムアクセス・メモ
リ・セル・アレー。

（９９）第（９７）項に記載したスタティック・ランダ
ムアクセス・メモリ・セル・アレーに於て、前記プルダ
ウン・トランジスタ及び前記アクセス・トランジスタが
ＮＭＯ８ｔ−ランジスタで構成されているスタティック
・ランダムアクセス・メモリ・セル・アレー。

（ｉｏｏ）　　第（９７）項に記載したスタティック・
ランダムアクセス・メモリ・セル・アレーに於て、前記
プルアップ・トランジスタがＰＭＯＳトラン。

ジスタで構成されているスタティック・ランダムアクセ
ス・メモリ・セル・アレー。

（ｉｏｉ）　　第（９７）項に記載したスタティック・
ランダムアクセス・メモリ・セル・アレーに於て、特定
の１つのセルの各々のアクセス・トランジスタが同じセ
ルの両方のプルアップ・トランジスタからフィールド隔
離領域によって隔てられているスタティック・ランダム
アクセス・メモリ・セル・アレー。

（１０２）　　第（１０１）項に記載したスタディツク
・ランダムアクセス・メモリ・セル・アレーに於て、前
記フィールド隔離領域が二酸化シリコンで構成されるス
タティック・ランダムアクセス・メモリ・セル・アレー
。

（１０３）　　スタティック・ランダムアクセス・メモ
リ・けルのアレーを有し、各々のセルは第１及び第２の
交差結合されたインバータで構成され、各々のインバー
タはプルアップ・トランジスタ及びプルダウン・トラン
ジスタで構成され、各々の０η別の１つのセル内にある
両方のプルダウン・トランジスタがフィールド酸化物領
域によって互いに隔てられており、更に、アドレスを受
取って、それに従って前記アレーの特定の１つのセルを
アクビスする様に接続されたアドレス・デコーダと、ア
クセスされた１つのセルの出力を増幅する様に接続され
たセンスアンプとを有するスタティック・ランダムアク
レス・メモリ。

（１０４）　　局部相互接続部を含む集積回路を製造す
る方法に於て、 （ａ）　　能動装置を取入れたモート領域を含む途中ま
で製造された集積回路構造を用意し、６最　支配的にチ
タンで構成された金属の薄層を全体的にデポジットし、 （φ　局部相互接続部の通路を限定する場所並びに／又
はモートに対する接点の場所で、前記チタンの上に比較
的不活性な材料をｆポジットし、輪　高い割合の窒素を
含む雰囲気内で前記途中まで￥Ｉ造された構造を反応さ
せることにＪ：す、前記モート領域の上にあるチタン金
属の一部分が支配的にチタン・シリサイドに変換される
と共に、酸化物領域の上にあるチタン金属の一部分が支
配的に窒化チタンに変換される様にし、 （ｅ）　　前記チタン及び前記窒化チタンの露出部分を
エツチングによって除いて、局部相互接続部の予定の場
所で局部相互接続部を限定する工程を含む方法。

（１品用（１０４）項、記載、え方法、ｎ１、比較的不
活性材料をデポジットする工程（弓が、醇化シリコンの
プラズマ補助デボジッションで構成される方法。

（１０１３）　　第（１０４）項に記載した方法に於て
、比較的不活性材料をデポジットする工程（ｃ）が、１
゜０００乃至２，５００人の範囲内の厚さになるまで、
酸化シリコンのプラズマ補助デボジッションを行なうこ
とで構成される方法。

（１０７）　　第（１０４）項に記載した方法に於て、
前記エツチング工程（ｅ）が、大体大気圧に於けるエッ
チとして全体的に行なわれる方法。

（１０８）　　第（１０４）項に記載した方法に於て、
前記エツチング工程（ｅ）が全体的にウェット・エッチ
として実施される方法。

（１０’ｌ）　　第（１０４）項に記載した方法に於て
、反応させる工程（ｃ）の後、 （ｆ）　　前記チタン・シリサイド領域をアニールして
その抵抗率を下げる工程を更に含む方法。

（１１０）　　第（１０９）項に記載した方法に於て、
前記反応させる工程（ｄ）が５００乃至７５０℃の範囲
内の温度で行なわれ、その後のアニーリング工程（ｆ）
が７００乃至８７５℃の範囲内の一層高い温度で行なわ
れる方法。

（ｔｉｌｌ　　第（１０９）項に記載した方法に於て、
前記反応させる工程（ｄ）が過渡的な加熱工程として実
施される方法。

（１１２）　　第（１０９）項に記載した方法に於て、
０　前記加熱する工程に）の後そして前記アニーリング
工程（ｆ）より前に、前記不活性なマスク材料を除去し
、前記アニーリング工程（ｆ）が窒素を含む雰囲気内で
実施されることにより、前記反応させる工程に）の間に
前記不活性マスク材料の下にあった金属層の金属部分が
支配的に窒化物に変換される方法。

（１１３）　　第（１０４）項に記載した方法に於て、
前記チタン金属が２．０００人未満の厚さに適用される
方法。

（１１４）　　第（１０４）項に記載した方法に於て、
前記反応させる工程（ｄ）が５００乃至７５０℃の範囲
内の温度で実施される方法。

（１１５）　（ａ）　　途中まで製造された集積回路構
造を用意し、 ０　実質的に窒化チタンで構成されていて、前記途中ま
で製造された集積回路構造のかなりの区域にわたって広
がる薄膜を設【プ、 （ｅ５前記窒化チタンの薄膜の上にパターンを定めたマ
スク層を設け、 ゆ弗素を解放するガスで構成された入力ガス流から形成
されたグロー１！Ｊ、電の中で、前記窒化チタンの薄膜
をエツチングする工程を含む集積回路をｌ！ｌ逍する方
法。

（１１Ｇ）　　第（１１５）項に記載した方法に於て、
薄膜を設ける工程復りが、支配的にチタンで構成される
金１ｍをデボジットシ、窒素を右する雰囲気内で前記途
中まで製造された集積回路構造を加熱することにより、
前記金属の少なくとも一部分が反応して支配的に窒化チ
タンで構成される組成物を形成する様にする工程を含ん
でいる方法。

（１１７）　　第（１１５）項に記載した方法に於て、
前記グ［１−ｔｌｌ雷が弗素が不足している方法。

（１１８）　　第（１１５）項に記載した方法に於て、
前記弗素を解放するガスが、中位の弗素の源であって、
曹富な弗素の源を含／υでいない方法。

（１１’ｌ）　　第（１１５）項に記載した方法に於て
、前記弗素を解放するガスが支配的にフルオロカーボン
で構成されている方法。

（１２０）　　第（１１５）項に記載した方法に於て、
前記弗素を解放するガスが支配的にＣＦ４で構成されて
いる方法。

（１２１）　　第（１１５）項に記載した方法に於て、
前記グロー放電内対する入力ガスがヘリウムを合む方法
。

（１２２）　　第（１１５）項に記載した方法に於て、
前記グロー放電が弗素シンクに接近して発生される方法
。

（１２３）　　第（１１５）項に記載した方法に於て、
前記グロー放電が、還元材料で構成されたミルに）狡近
しで発生される方法。

（１２４）第（１２３）項に記載した方法に於て、前記
還元電極が実質的に単結晶シリコンで構成される方法。

（１２５）　　第（１１５）項に記載した方法に於て、
前記途中まで製造された集積回路構造が、前記エツチン
グ工程（ｄ）の間、６０乃至１００℃の範囲内の温度に
保たれる方法。

（１２６）　　第（１１５）項に記載した方法に於て、
前記弗素を解放するガスは、前記グロー放電内での前記
弗素を解放するガスの分子の平均滞留時間（容積で計口
し、即ち解離を無視して）少なくと６５００ミリ秒にな
る位にゆっくりした速度で流す方法。

（１２７）　　第（１２６）項に記載した方法に於て、
前記エツチング工程に）の間、前記途中まで製造された
集積回路構造が６０’Ｃ又は更に高い温度に保たれる方
法。

（１２８）　　第（１１５）項に記載した方法に於て、
前記パターンを定めたマスク材料が実質的にフォトレジ
ストで構成される方法。

（１２９）　　第（１１５）項に記載した方法に於て、
更にその後、 （ｅ）　　前記マスク材料を除去し、 （ｆ）　　レベル間誘電体を全体的にデポジットし、（
９）　　前記レベル間に電体内の予定の場所に接点孔を
形成して、少なくとも若干の接点孔の底で前記窒化チタ
ンの薄膜の一部分を露出し、Ｑ　前記接点孔の底の露出
部分を緩衝ト１Ｆ溶液で釉薬除去し、 （１）金属を全体的にデボジツ１−する工程を合む方法
。

（１３０）　　第（１１５）項に記載した方法に於て、
その後、 （ｅ）　　前記途中まで製造された集積回路構造をウェ
ット・エツチングにかけて、残っている露出部分を除去
する工程を含む方法。

（１３１）　　第（１３０）項に記載した方法に於て、
前記ウェット・エツチング工程（ｅ）が過酸化水素を含
む塩基性溶液内で行なわれる方法。

（１３２）（２）　基板を用意し、 （ｂ）　予定の場所にモート領域を限定する為に予定の
パターンで装置隔離区域を設け、（ｄ）　予定の場所で
パターンを定めた第１の薄膜導体層を形成し、 （ｄ）前記モー１〜領域の予定の場所に絶縁ゲート電界
効果トランジスタを作り、該トランジスタは大きな割合
のシリコンを有する、パターンを定めた第２の薄膜導体
層内に形成されたゲートを持っており、 （ｅ）　　実質的にチタンで構成された金属を全体的に
デボジン１〜シ、 （ｆ）　　前記基板及び前記チタン金属を窒素を含む雰
囲気内で加熱して、前記チタン金属が前記基板の露出し
たシリコン部分と反応して、チタン・シリサイドを形成
すると共に、前記チタン金属の別の部分が窒素雰囲気と
も反応して、その表面に窒化チタンの割合が大きい層を
形成する様にし、（ｃ）　前記窒化チタン層のパターン
を定めて、予定のパターンで、前記基板、前記トランジ
スタのゲート及び前記第１の導体レベルの間の局部相互
接続部を作る工程を含む集積回路を製造する方法。

（１３３）　　第（１３２）項に記載した方法に於て、
前記第１の導体層が支配的にシリコンで構成されている
方法。

（１３４）　　第（１３２１項に記載した方法に於て、
前記第１の導体層が高融点金属で構成されている方法。

（１３５）　　第（１３２）項に記載した方法に於て、
前記第１の導体層の一部分がｐ形にドープされていてＰ
チャンネル・トランジスタのグー１−を形成し、前記第
２の導体層の一部分がｎ形にドープされていてＮチ１１
ンネル・トランジスタのゲートを形成する方法。

（１３６）　　第（１３２）項に記載した方法に於て、
前記第２の導体層の一部分がｐ形にドープされていてＰ
チャンネル・トランジスタのゲートを形成し、前記第１
の導体層の一部分がｎ形にドープされていてＮチャンネ
ル・トランジスタのゲートを形成する方法。

（１３７）　　第（１３２）項に記載した方法に於て、
前記第１の導体層の一部分が高い電圧のトランジスタの
ゲートを形成し、前記第２の導体層の一部分が低い電圧
のトランジスタのゲートを形成する方法。

（１３８）　　第（１３７）項に記載した方法に於て、
前記高い電圧の１−ランジスタのソース・ドレイン・パ
ンチスルー電圧が前記低い電圧のトランジスタのソース
・ドレイン・バンチスルー電圧よりも実質的に高い方法
。

（１３９）　　第（１３７）項に記載した方法に於て、
前記高い電圧のトランジスタのソース／ドレイン接合降
伏電圧が前記低い電圧のトランジスタのソース／ドレイ
ン接合降伏電圧よりも実質的に高い方法。

（１４０）　　第（１３８）項に記載した方法に於て、
前記高い電圧のトランジスタのソース／ドレイン接合降
伏電圧が前記低い電圧のトランジスタのソース／ドレイ
ン接合降伏電圧よりも実質的に高い方法。

（１４１）　　第（１３７１項に記載した方法に於て、
前記高い電圧の１−ランジスタのゲート・ソース間降伏
電圧が前記低い電圧のトランジスタのゲート・ソース間
降伏電圧よりも実質的に高い方法。

（１４２）　　第（１３ｇ）項に記載した方法に於て、
前記高い電圧のトランジスタのゲート・ソース間降伏電
圧が前記低い電圧のトランジスタのゲート・ソース間降
伏電圧より実質的に高い方法。

（１４３）　　第（１４０）項に記載した方法に於て、
前記高い電圧のトランジスタのゲート・ソース間降伏電
圧が前記低い電圧のトランジスタのグー１へ・ソース間
降伏電圧より実質的に高い方法。

（１４４）　　第（１３７）項に記載した方法に於て、
前記高い電圧のトランジスタの実効チャンネル良が前記
低い電圧のトランジスタの実効チャンネル良よりも実質
的に長い方法。

（１４５）　　第（１３７）項に記載した方法に於て、
前記高い電圧のトランジスタが軽くドープされたドレイ
ン延長領域を持ち、該トレイン延長領域は、前記低い電
圧のトランジスタの対応する領域よりも実質的に一層幅
が広い方法。

（１４Ｇ）　　第（１３７）項に記載した方法に於て、
前記高い電圧のトランジスタのゼロ・バイアスに於ｔづ
るヂャンネル領域の平衡キャリヤ濃度が、前記低い電圧
のトランジスタの平衡キｔ！リヤ濃度よりも実質的に高
い方法。

（１４７）　　第（１３８）項に記載した方法に於て、
前記高い電圧のトランジスタの実効チャンネル長が前記
低い電圧のトランジスタの実効チャンネル長よりも実質
的に長い方法。

（１４８）　　第（１３８）項に記載した方法に於て、
前記高い電圧のトランジスタが軽くドープされたドレイ
ン延長領域を持ち、該ドレイン延長領域は、前記低い電
圧のトランジスタのドレイン延長領域よりも実質的に幅
が広い方法。

＜１４９１　　第（１３８）項に記載した方法に於て、
前記高い電圧のトランジスタのゼロ・バイアスに於ける
チャンネル領域の平衡キャリヤ濃度が前記低い電圧のト
ランジスタの平衡キャリｔＳ度より実質的に高い方法。

（１５０）　　第（１３９）項に記載した方法に於て、
前記高い電圧の１〜ランジスタの実効チ１７ンネル艮が
前記低い電圧のトランジスタの実効チャンネル長よりも
実質的に長い方法。

（１５１）　　第（１３９）項に記載した方法に於て、
前記高い電圧の［・ランジスタが軽くドープされたドレ
イン延長領域を持ち、該ドレイン延長領域は、前記低い
電圧の１〜ランジスタのドレイン延長領域よりも実質的
に幅が広い方法。

（１５２）　　第（１３９）項に記載した方法に於て、
前記高い電圧のトランジスタのゼロ・バイアスに於ける
チャンネル領域の平衡キャリヤ濃度が前記低い電圧、の
トランジスタの平衡キャリヤ濃度よりも実質的に高い方
法。

（１５３）　　第（１３２）項に記載した方法に於て、
前記第２の導体層の一部分が高い電圧のトランジスタの
ゲートを形成し、前記第１の導体層の一部分が低い電圧
のトランジスタのゲートを形成する方法。

（１５４）　　第（１５３）項に記載した方法に於て、
前記高い電圧のトランジスタのソース・ドレイン・バン
チスルー電圧が前記低い電圧のトランジスタのソース・
ドレイン・バンチスルー電圧よりも実質的に高い方法。

（１５５）　　第（１５３）項に記載した方法に於て、
前記高い電圧のトランジスタのソース／ドレイン接合降
伏電圧が前記低い電圧のトランジスタのソース／ドレイ
ン接合降伏電圧よりも実質的に高い方法。

（１５Ｇ）　　第（１５４）項に記載した方法に於て、
前記高い電圧のトランジスタのソース／ドレイン接合降
伏電圧が前記低い電圧のトランジスタのソース／ドレイ
ン接合降伏電圧よりも実質的に高い方法。

（１５７）　　第（１５３）項に記載した方法に於て、
前記高い電圧のトランジスタのゲート・ソース間降伏電
圧が前記低い電圧のトランジスタのゲート・ソース間降
伏電圧よりも実質的に高い方法。

（１５８）　　第（１５４）項に記載した方法に於て、
前記高い電圧のトランジスタのゲート・ソース間降伏電
圧が前記低い電圧のトランジスタのゲート・ソース間降
伏電圧より実質的に高い方法。

（１５９）　　第（１５６）項に記載した方法に於て、
前記高い電圧のトランジスタのゲート・ソース間降伏電
圧が前記低い電圧のトランジスタのゲート・ソース間降
伏電圧より実質的に高い方法。

（１６０）　　第（１５３）項に記載した方法に於て、
前記高い電圧のトランジスタの実効ヂ１！ンネル長が前
記低い電圧のトランジスタの実効チャンネル長よりも実
質的に長い方法。

（１６１）　　第（１５３）項に記載した方法に於て、
前記高い電圧のトランジスタが軽くドープされたドレイ
ン延長領域を持ち、該トレイン延長領域は、前記低い電
圧のトランジスタのドレイン延長領域よりも実質的に幅
が広い方法。

（１６２）　　第（１５３）項に記載した方法に於て、
前記高い電圧のトランジスタのゼロ・バイアスに於ける
チャンネル領域の平衡キャリヤ濃度が、前記低い電圧の
トランジスタの平衡ギヤリレ濶度よりも実質的に高い方
法。

（ＩＯ２）　　第（１５４）項に記載した方法に於て、
前記高い電圧のトランジスタの実効チャンネル長が前記
低い電圧のトランジスタの実効チャンネル長よりも実質
的に長い方法。

（１６４）　　第（１５４）項に記載した方法に於て、
前記高い電圧の１−ランジスタが軽くドープされたドレ
イン延長領域を持ち、該ドレイン延長領域が前記低い電
圧のトランジスタのドレイン延長領域よりも実質的に幅
が広い方法。

（１６５）　　第（１５４）頃に記載した方法に於て、
前記高い電圧のトランジスタのゼロ・バイアスに於【プ
るチャンネル領域の平衡キャリヤ濃度が前記低い電圧の
１〜ランジスタの平衡キャリヤ濃度よりも実質的に高い
方法。

（１６０）　　第（１５５１項に記載した方法に於て、
前記高い電圧の１ヘランジスタの実効ヂ１？ンネル長が
前記低い電圧のトランジスタの実効チャンネル長Ｊ二り
も実質的に長い方法。

（１６７）　　第（１５５）項に記載した方法に於て、
前記高い電圧のトランジスタが軽くドープされたドレイ
ン延長領域を持ち、該トレイン延長領域は、前記低い電
圧のトランジスタのドレイン延長領域よりも実ヱ１的に
幅が広い方法。

（ＩＧＢ）　　第（１５５）項に記載した方法に於て、
前記高い電圧のトランジスタのゼロ・バイアスに於ける
チャンネル領域の平衡キャリヤ濃度が前記低い電圧のト
ランジスタの平衡キャリＡ７濃度より実？１的に高い方
法。

（１６９）　　基板と、露出した半導体月利の予定のモ
ー１へ区域を定める装置隔離ダｉ域と、第１及び第２の
薄膜導（，４１ｖＪと、前記モート区域の表面近くにあ
る複数個の能動装置と、実質的に窒化チタンで構成され
ていて、前記モート領域の予定の部分を前記第１及び第
２の薄膜導体層の予定の部分と相互接続する線を構成し
ている局部相互接続層とを有する集積回路装置。

（１７０）　　第（１６９１項に記載した集積回路装置
に於て、前記局部相互接続層が少なくとち５原子％の酸
素をも含む集積回路装置。

（１７１）　　集積回路装置の表面の上に導体層を形成
する方法に於て、 （２）　途中まで製造された集積回路構造を用意し、 （ｂ）支配的にチタンで構成さ机た第１の金属層を全体
的にデポジットし、 鵠　前記途中まで製造された集積回路（；へ苛を窒素を
含む雰囲気内で加熱することにより、前記金属の少なく
とも表面部分が至る所で反応して実質的な割合の窒化物
を（少なくともその表面に）含む組成物を形成し、 （ｄ）　やはり支配的にチタンで構成された第２の金Ｊ
、’！　Ｆｉを全体的にデポジットし、（ｅ）　　前記
途中まで製造された集積回路構造を窒素を含む雰囲気内
で加熱し、こうして６ｉｆ記第２の金属層が至る所で反
応して実質的に窒化物で（少なくともその表面で）構成
された組成物を形成し、 （ｆ〉　　前記第１及び第２の金属層を反応させる工程
によって形成された導電層のパターンを定めてエツチン
グすることにより、予定のパターンの導電線を形成する
工程を含む方法。

（１７２）　　集積回路装置の表面の上に導電層を形成
する方法に於て、 （ａ）　途中まで製造された集積回路構造を用意し、 （ｂ）　その窒化物が導電性であって良好な拡散障壁で
ある金属で支配的に構成された第１の金属層を全体的に
デポジットし、 ＜ｃ＋　　前記途中まで製造された集積回路構造を窒素
を含む雰囲気内で加熱することにより、前記金属の少な
くとも表面部分が至る所で反応して実質的な割合の窒化
物を（少なくともその表面に）含む組成物を形成し、 （ｂ）　その窒化物が導電性であって良好な拡散障壁で
ある様な金属（これは第１層の金属と同じであってもよ
い）で支配的に構成された第２の金属層を全体的にデポ
ジットし、 （ｅ）　　前記途中まで製造された集積回路構造を窒素
を含む雰囲気内で加熱することにより、前記第２の金属
層が至る所で反応して実質的に窒化物で（少なくともそ
の表面で）構成された組成物を形成し、 り［）　　前記第１及び第２の金属層を反応させる工程
によって形成された導電層のパターンを定めてエツチン
グすることにより、予定のパターンの導電線を形成する
工程を含む方法。

（１７３）　　集積回路装置の表面の上に導体層を形成
する方法に於て、 （２）　シリコン内に形成されたソース／ドレイン領域
を持つ能動装置区域を含む途中まで！Ｊ遺された集積回
路構造を用意し、 ０　その窒化物が導電性であって良好な拡散障壁である
様な金属て支配的に構成された第１の金属層を全体的に
デポジットし、 （弓　前記途中まで製）青された集積回路構造を窒素を
Ｓむ雰囲気内で加熱することにより、前記金属の少なく
とも表面部分が至る所で反応して（少なくともその表面
では）実質的な割合の窒化物を含む組成物を形成すると
共に、前記金属の内、シリコンと直接的に接触している
一部分が反応して（少なくともシリコンと接触している
その表面では）実質的な割合いのシリサイドを含む組成
物を形成し、 （ｃ）　その窒化物が導電性であって良好な拡散障壁で
ある様な金属（これは第１層の金属と同じであってよい
）で支配的に構成された第２の金属層を全体的にデポジ
ットし、 （ｅ）　　前記途中まで装）青された集積回路構造を窒
素を含む雰囲気内で加熱することにより、前記第２の金
属層が至る所で反応して（少なくともその表面では）実
質的に窒化物で構成された４！ｌ成物を形成し、 （［）　　前記第１及び第２の金属層を反応ざＵる工程
によって形成された導電層のパターンを定めてエツチン
グすることにより、予定のパターンの導電線を形成する
工程を含む方法。

（１７４）　　第（１７３）項に記載した方法に於て、
前記途中まで製造された集積回路構造が支配的にシリコ
ンで構成されたＩ・ランジスタ・ゲート線をも含み、前
記加熱する工程（ｄ）が該ゲート線の表面の上にもシリ
サイドを形成する方法。

（１７５）　　集積回路装置の表面の上に導電層を形成
する方法に於て、 （２）　シリコン内に形成されたソース／ドレイン領域
を持つ能動装置区域を含む途中まで製）古された集積回
路構造を用意し、 （ｂ）実質的にチタンで構成された第１の金属層を全体
的にデポジットし、 （弓　前記途中まで製造された集積回路構造を窒素を含
む雰囲気内で加熱することにより、前記金属の少なくと
も表面部分が至る所で反応して（少なくともその表面で
は）実質的な割合の窒化チタンを含む組成物を形成する
と共に、前記金属の内、シリコンと直接的に接触してい
る一部分が反応して（少なくともシリコンと接触してい
るその表面では）実質的な割合のチタン・シリサイドを
含む組成物を形成し、 （ｃ）　やはり支配的にチタンで構成された第２の金属
層を全体的にデポジットし、 （ｃ＞　　前記途中まで製造された集積回路構造を窒素
を含む雰囲気内で加熱することにより、前記第２の金属
層が至る所で反応して（少なくともその表面では）実質
的に窒化チタンで構成された組成物を形成し、 〈［）　　前記第１及び第２の金属層を反応させる工程
にＪ：って形成された導電層のパターンを定めてエツチ
ングをすることにより、予定のパターンで、大きな割合
の窒化チタンを有する導電線を形成する工程を含む方法
。

（１７６）　　第（１７５）項に記載した方法に於て、
前記途中まで製造された集積回路構造が支配的にシリコ
ンで構成されたトランジスタ・ゲート線をも含み、前記
加熱する工程（ｂ）が前記ゲート線の表面の上にもチタ
ン・シリサイドを形成する方法。

（１７７）　　第（１７１）項に記載した方法に於て、
前記パターンを定める工程（ｆ）が、予定の接点孔の場
所で大きな割合の窒化物を有する接点パッドをら形成す
る方法。

（１７Ｂ）　　第（１７２）項に記載した方法に於て、
前記パターンを定める工程（ｆ）が、予定の接点孔の場
所で大きな割合の窒化物を右する接点パッドをも形成す
る方法。

（１７９）　　第（１７３）項に記載した方法に於て、
前記パターンを定める工程（０が、予定の接点孔の場所
で大きな割合の窒化物を有する接点パッドをも形成する
方法。

（１８０）　　第（１７５）項に記載した方法に於て、
前記パターンを定める工程（ｆ）が、予定の接点孔の場
所で大きな割合の窒化物を有する接点パッドをも形成す
る方法。

（１８１）　　第（１７１）項に記載した方法に於て、
前記工程（ｆ）の前に、 （ｃ）　７００℃よりも高い温度で前記途中まで製造さ
れた集積回路構造をアニールする工程を含む方法。

（１８２）　　第（１８１）項に記載した方法に於て、
前記アニーリング工程（ｃ）が前記加熱する工程（ｅ）
と組合される方法。

（１８３）　　第（１７２）項に記載した方法に於て、
前記工程（１’）の前に、 ＠　７００℃より高い温度で前記途中まで製造された集
積回路構造をアニールする別の工程を含む方法。

（１８４）　　第（１８３）項に記載した方法に於て、
前記アニーリング工程（ｃ）が前記加熱する工程（ｅ）
と組合される方法。

（１８５）　　第（１７３）項に記載した方法に於て、
前記工Ｐｉ！　＜Ｏの前に、 （ｄ）　７００℃より高い温度で前記途中まで製造され
た集積回路構造をアニールする別の工程を含む方法。

（１８Ｇ）　　第（１８５）項に記載した方法に於て、
前記アニーリング工程（ｃ）が前記加熱づる工程（Ｑ）
と組合される方法。

（１８７）　　第（１７５）項に記載した方法に於て、
前記工程（ｆ）の前に、 ＠　７００℃より高い温度で前記途中まで製造された集
積回路構造をアニールする別の工程を含む方法。

（１８８）　　第（１８７）項に記載した方法に於て、
前記アニーリング工程（ｃ）が前記加熱する工程（ｅ）
と組合される方法。

【図面の簡単な説明】

第１図はチタンをデポジットし、反応させて、シリコン
が露出していた所ではチタン・シリナイド領域を形成し
、他の所では窒化チタンを形成した後のモート領域の一
部分を示す図、第２図は窒化チタン層のパターンを定め
て希望する様に局部相互接続部及び接点パッドを設けた
本発明のその後の段階を示す図、第３図は本発明の新規
な装置の考えを用いたＣＭＯＳインバータの配置例を示
ず図、第４図は更に複雑な０ＭＯ３論理構造に本発明を
用いた例として、２段インバータの断面図、第５Ａ図は
離油の二重金属トランジスタ６個の０ＭＯ３ＳＲＡＭセ
ルを示す図、第５Ｂ図は第５Ａ図のセルと同じ形状を用
いるが、窒化チタンの局部相互接続部を用いて詰込み密
度を２５％高める様にした配置の０ＭＯ８６Ｔ　　ＳＲ
ＡＭセルを示す図、第６Δ図から第６Ｅ図は、窒化チタ
ンの相互接続部を用い、寄生静電容量を減少し、こうし
て速度を速める為に窒化チタンの相互接続能力を活用し
た２番目の６Ｔ　　０ＭＯ３ＳＲΔＭの配置を示す対応
する配置図、第７図は第５Ａ図、第５Ｂ図及び第６図の
形の等価回路図、第８図は１ミクロン未満の０Ｍ０８回
路の形式の見本を示しており、ＰＭＯ８ｌ−ランジスク
がｐ形ポリシリコン・ゲートを持ち、Ｎ　Ｍ　ＯＳ　ト
ランジスタがｎ形ポリシリコン・ゲートを持ち、ｐ形及
びｎ形グートの１１１の電気的な相互接続がタンク境界
（図示の例では、ＳＲＡＭセルを構成する為にこれが使
われている）を横切って伸びる窒化チタンの局部相互接
続部によって行なわれている。第９Ａ図乃至第９Ｅ図は
シリサイドの厚さを増加せずに、窒化物の厚さを増加す
る為に、２つの窒素−雰囲気反応工程を用いた別の実施
例の逐次的な工程を示す図である。 主な符号の説明 １０：シリコン基板 ２２：窒化チタン層 ２６：フィールド酸化物領域 ２８：モー１−領域

Claims (2)

【特許請求の範囲】
1. （１）集積回路を製造する方法に於て、 （ａ）基板を用意し、 （ｂ）予定の場所にモート領域を限定する為に予定のパ
   ターンで装置隔離区域を設け、 （ｃ）前記モート領域内の予定の場所に絶縁ゲート電界
   効果トランジスタを作り、 （ｄ）実質的にチタンで構成される金属を全体にデポジ
   ットし、 （ｅ）前記基板及び前記チタン金属を窒素を含む雰囲気
   内で加熱して、前記チタン金属が前記基板の露出したシ
   リコン部分と反応してチタン・シリサイドを形成すると
   共に、前記チタン金属の別の部分が窒素雰囲気とも反応
   して、その表面に窒化チタンの割合が大きい層を形成す
   る様にし、 （ｆ）前記窒化チタン層のパターンを定めて、予定のパ
   ターンの局部相互接続部を作る工程を含む方法。
2. （２）基板と、露出した半導体材料の予定のモート区域
   を定める装置隔離領域と、該モート区域の表面近くにあ
   る複数個の能動装置と、実質的に窒化チタンで構成され
   ていて、前記モート領域の予定の部分を前記装置隔離領
   域の上で相互接続する線を有する局部相互接続層とを有
   する集積回路装置。