JPH02168650A - 半導体集積回路装置およびその製法，マイクロプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路に係り、特に高集積または高性
能化に好適な半導体集積回路装置とその製法とそれを用
いたマイクロプロセッサに関する。

〔従来の技術〕

大規模な半導体集積回路を製造するとき、導電性の異な
る拡散層やゲート電極を互いに接続する相互接続技術が
次第に大きな制約となりつつある。

特に、例えばＣＭＯＳ型メモ型上モリセルる集゛積回路
では、そのメモリセルサイズの微細化のために、９ＭＯ
８及びｎＭＯＳのソース／ドレイン領域とゲート電極を
それぞれ接続することが必須である。しかし、これらの
接点孔を介した電極配線層で結線する従来の方法ではメ
モリセル面積の増大を招き、集積回路装置の更なる高集
積化や高性能化が図れない。また、ゲート電極をソース
／ドレインの如き拡散層に直接接続する方法では、ゲー
ト電極が通常高濃度ｎ型の多結晶シリコン（１＋ポリシ
リコン）と高融点全屈シリサイド、例えばタングステン
シリサイド（ＷＳｉｚ）から構成されているため、９Ｍ
Ｏ８のソース／ドレイン領域（ｐ＋５）との接点にｎ＋
ポリシリコン中の例えばリンが拡散し、オーミック接続
が得られないか、或いはｎ型ウェル領域と短絡してしま
い、メモリセルとしての機能を損なう等の問題がある。

これに対して従来の装置は、特開昭６２−２５７７４９
号記載のように、半導体基板上に複数個のＭＯＳトラン
ジスタを設けた後、各トランジスタのソース／ドレイン
領域及びポリシリコンから成る・ゲート電極表面をそれ
ぞれ露呂させ、全面にチタン（Ｔｉ）を被着し窒素雰囲
気中で熱処理することにより、Ｓｉが露出している部分
に窒化チタンと珪化チタン（ＴｉＮ／Ｔｉ５ｉｚ）を、
酸化膜上にはＴｉＮを自己整合的に形成した後、ＴｉＮ
を所望形状にパターンニングして、ソース／ドレイン領
域とゲート電極の各表面上で相互接続する方法が提案さ
れている。この方法によれば、ＴｉＮは不純物の拡散障
壁として有効な材料であるため、導電性の異なる拡散領
域とゲート電極間を比較的小さな面積でオーミックに接
続することが可能である。また、高集積化を図るための
半導体集積回路装置内につくられるに０３ＦＥ’Ｔ構造
として、ｇａｔｅ−ｄｒａｉｎ　ｏｖｅｒｌａｐｐｅｄ
Ｌ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐａｄ　ｄｒａｉ
ｎ）に０５ＦＥＴが提案されている。この例として、Ｉ
ＥＤＭ８７　　ＰＰ、３８−ＰＰ、４１に記載されてい
るものが挙げられる。

〔発明が解決しようとする課題〕

しかし上記従来技術は、相互接続材料のＴｉＮを、ソー
ス／ドレイン領域とゲート電極の各表面に接するように
パターンニングして設けているため、該領域及びゲート
電極とＴｉＮとのコンタクト面積をホトリソグラフィー
のマスク合わせ精度等を考慮して十分大きく確保しなけ
ればならない。

従って、集積回路装置の尚−層の高集積、高性能化を図
るには限界があった。

また、上記ＬＤＤＭＯＳＦＥＴを微細化するのに適した
構造又は製法も望まれていた。

本発明の目的は、高集積化または、高性能化に好適な半
導体集積回路装置の構造と製法を提供することにある。

本発明の他の目的は、２つの領域を十分に微細な面積で
相互接続するに好適な半導体集積＠路装置の構造と製法
を提供することにある。

〔課題を解決するための手段〕

本発明の特徴は拡散障壁性を有する材料を相互接続され
る２つの領域の少なくとも一方の端面に接続したことで
ある。

本発明の他の特徴は接続される部分からの引出配線同士
を拡散障壁性を有する材料を介して相・互接続すること
である。

本発明のさらに他の特徴は、ＬＤＤＭＯＳＦＥＴのゲー
ト電極を複数の部分に分離して形成し、この複数の部分
を相互接続して形成することである。

上記の本発明の目的および特徴点の詳細および上記以外
の本発明の目的および特徴点は、以下の記載より明らか
にされる。

〔作用〕

本発明は、拡散障壁材を被接続領域の少なくとも端面又
は、被接続領域からの引出電極間に接続するように設け
たので、拡散障壁材と被接続領域の重なり部分をマスク
の合わせズレ等を考慮して必要以上に確保しなければな
らない従来装置の如き問題点が解決される。従って高集
積、高性能化に適した半導体装置が容易に実現できる。

本発明で用いられる拡散障壁材とは、拡散障壁性を有す
る導電体である。この性質は、相互に接続される物質量
のオーミック特性が失なわれない性質であり、物質量で
オーミック接続できるという性質である。実際には、熱
処理温度（例えば・８００〜９５０℃）において、不純
物の拡散によってオーミック特性を失なわないことをい
う。

なお、本発明の上記の特徴点及び上記した部外の特徴点
および効果については、以下の記述により明らかとされ
る。

〔実施例〕

（実施例１） 以下、本発明の実施例を第１図、第２図および第３図に
より説明する。第１図は本発明を第２図に示す０ＭＯ５
型メモリセルに適用した場合のメモリセルの一断面を示
す図である。第１図（ｅ）は、第２図中のｃ−ｃ’線に
沿った断面図である。

第１図（ａ）〜第１図（ｄ）で製法を示すが、簡単のた
めに、第２図中のｐＭＯ８Ｐ１部分を省略した断面図を
用いる。

まず第１図（ａ）に示す如くシリコン基板１の主表面に
ｐ型のウェル領域２及びｎ型ウェル領域３を形成する。

次に該ウェル領域間をアイソレーションするためのフィ
ールド酸化膜４　（ＬＯＧＯ５膜ともいう。）及びゲー
ト酸化膜５をそれぞれ設ける。次にＣＶＤ法により全面
にポリシリコン膜を１０００人の厚みで被着し、該ポリ
シリコン膜中にリンを熱拡散し、高濃度ｎ型（ｎ＋）ポ
リシリコン膜６を形成する。次に全面にタングステンシ
リサイド（ＷＳｉｚ）膜７をスパッタリング法により設
ける。この後、該ＷＳｉｚ膜７　／　ｎ＋ポリシリコン
膜６の２層膜をホトエツチング技術を用いて所望形状に
加工して、ｎウェル領域３ｔＰウエル領域２上及び両ウ
ェル間にまたがるゲート電極８．８’　、８’をそれぞ
れ形成する。

次に第１図（ｂ）に示す如くゲート電極８′のｎウェル
領域上の一部をホトリソグラフィー技術によりホトレジ
ストを開口し、まずひ素（Ａｓ）を５０ｋｅＶ　、　５
　Ｘ　１０１１ＩＣ！１１−”イオン注入し、該ｎウェ
ル領域内に高濃度ｎ型（ｎ＋）層１０を形成し、次にフ
ッ酸水溶液でゲート酸化膜をエツチング除去することに
より該層１０上に開口部９を設ける。次に同様にＴ１ウ
ェル領域上の一部にボロン（Ｂ）を４０ｋｅＶ　、　２
　Ｘ　１０　”ａｍ−”イオン注入し。

高濃度ｐ型（ｐ＋）層１１を形成し、ゲート酸化膜をエ
ツチング除去することによって該層１１上に開口部９′
を設ける。次にｎウェル領域に全域にリンイオン注入し
て、低濃度ｎ型（ｎ−″）層から成るソース／ドレイン
領域１２を設け、ｎウェル領域全域にはボロンイオンを
注入して、低濃度ｐ型（ｐ−）Ｍから成るソース／ドレ
イン領域１３を設ける。

次に第１図（ｃ）に示す如く、まず全面に拡散障壁材で
ある例えば窒化チタン（Ｔ　ｉ　Ｎ）膜１４を１０００
人の厚みでスパッタリング法（反応性スパッタリング法
）にて被着し、核層１０，１１の上面及びゲート電極８
′の少なくとも側面の一部に接するように加工して形成
する。次に全面にＣＶＤ法によりＳｉ○２膜１５を被着
する。

次に第１図（ｄ）に示す如く、例えばＣＨＦｓを主成分
としたエツチングガスを用いた異方性のドライエツチン
グにより該５ｉＯｚ膜１５をエツチングすることにより
各ゲート電極８，８′８′の側面にサイドスペーサ１６
．．１７を設ける。

次にアンモニア水（Ｎ　Ｈ４０Ｈ）と過酸化水素水（Ｈ
ｚＯｚ）及び純水（ＨｚＯ）の混合液を用いてサイドス
ペーサ１６で用ねれていない領域のＴｉＮ膜をエツチン
グ除去する。次にＰウェル領域にＡｓを５０ｋｓＶ　、
　５　Ｘ　１０”ａｎ″″２イオン注入し、高濃度ｎ型
（ｎ＋　）Ｍから成るソース／ドレイン領域１８を設け
、次にｎウェル領域にはＢを４０ｋｅＶ　、　２　Ｘ　
１０１！Ｉａｎ−２イオン注入し、高濃度ｐ型（ｐ＋）
層から成るソース／ドレイン領域１９を形成する。これ
によりＣＭＯＳメモリセルの主要工程は終了する。第１
図（ｅ）ではゲート電極８′がｐＭＯ５Ｐ１を経由して
いる部分（図中でＬＯＧＯ５膜のない部分）も含めて描
いている。

以上説明した工程で製造されたＣＭＯＳメモリセルは、
第１図（ｄ）（ｅ）から明らかなようにゲート電極８′
とそれぞれｎ十及びｐ＋ソース／ドレイン領域１８．１
９の接続が、該ゲート電極８′の側面とサイドスペーサ
１６の横方向の長さ（スペーサ長）によって規定された
ＴｉＮ膜１４’によって成されている。従ってマスクの
合わせ余裕等を考慮する必要がなく、極めて微細な大き
さ（面ｖＬ）でゲート電極８′と領域１８及び１９の間
を相互接続できる。第２図及び第３図は上記製造方法に
よって得られるＣＭＯＳメモリセルの１ビツトを示す平
面パターン及びその回路構成図である。２個のｐＭＯ３
Ｐ、、Ｐ２及び２個のｎＭＯＳＮ、、Ｎ２からなるフリ
ップフロップにトランスファＭＯ３となるｎ　ＭＯＳ　
Ｔｌ、　Ｔ２が接続されている。第２図からも明らかな
ようにゲート電極（ＷＳ　ｉ２／ｎ÷ポリシリコン）と
各トランジスタＴｌ（ｎＭＯ５）、Ｔ２　（ｎＭＯＳ）
、Ｎｌ（ｎＭＯＳ）、Ｎ２　（ｎＭＯ３）、ＰＬ　（ｐ
ＭＯ３）　。

Ｐ２　（ｐＭＯ８）のソース／ドレイン領域の接続は、
平面的にはスペーサ長によってのみ決定される面積の制
約しか受けないので、メモリセルサイズを十分に微細化
でき、ＣＭＯＳメモリセルを有する半導体集積回路装置
の高集積、高性能化が容易に達成できる。具体的に言え
ば、第２図に示すように、２個の９ＭＯ８（ＰＬ、Ｐ２
）と２個のドライバーｎ　Ｍ　ＯＳ　（Ｎ　１　、　Ｎ
　２　）から成るフリップフロップと２個のトランプフ
ァーｎ　Ｍ　ＯＳ・（Ｔｌ、Ｔ２）から構成されるセル
を少なくとも１組以上有するＣＭＯ５型Ｏ５リ集積回路
装置であり、第１（７）９ＭＯ８（ＰＬ）、第１のドラ
イバーｎＭＯｓ（Ｎ１）及び第１のトランフファ−ｎＭ
Ｏ３（Ｔｌ）の各ソース又はドレイン領域は、第２の９
ＭＯ８（Ｐ２）と第２のドライバーｎ　Ｍ　ＯＳ　（Ｎ
　２　）　Ｉｃ共通のゲート電極に拡散障壁材（Ｔ　ｉ
　Ｎ）によってそれぞれ接続され、第２の９ＭＯ８（Ｐ
２）、第２のドライバーｎＭＯＳ（Ｎ２）及び第２のト
ランフファ−ｎＭＯＳ（Ｔ２）のソース又はドレイン領
域は、第１のｐＭＯ５（ＰＬ）と第１のドライバーｎＭ
ＯＳ（Ｎｌ）に共通のゲート電極に接散障壁材（Ｔ　ｉ
　Ｎ）によってそれぞれ接続され、・拡散障壁材（Ｔ　
ｉ　Ｎ）は、ゲート電極の側壁に設けられた側壁酸化膜
（第１図の符号１６）の内側に存在することを特徴とす
る。

（実施例２） 次に本発明の第２の実施例を説明する。第４図（ａ）〜
（ｃ）は本発明を第３図に示すような０ＭＯ８型メモリ
セルに適用した場合のメモリ゛セルの一断面を製造工程
Ｊｌに示す図である。第４図（ｄ）は、第５図のＢ−Ｂ
’線に沿った断面図である。第４図（ａ）から第４図（
ｃ）は、製法を説明するものであり、第４図（ｄ）から
第５図中のｐＭＯ３Ｐ１部分を省略して描いている。

まず第４図（ａ）に示す如くシリコン基板６゜の主表面
にｐ型ウェル領域６１及びｎ型ウェル領域６２を形成す
る０次に該ウェル領域６、、６２間をアイソレーション
するためのフィールド酸化膜６３を設け、ゲート酸化膜
６４を設ける。次にホトエツチング技術を用いて該ウェ
ル領域６１゜６２上のゲート酸化膜６４の一部領域を除
去して開口部６５を設ける。次にＣＶＤ法により全面に
まずポリシリコン膜を１０００人の厚みで被着しホトエ
ツチング技術を用いて該フィールド酸化膜６３上で該ポ
リシリコン膜をｐウェル領域６１゜ｎウェル領域６２上
に分離するための溝７０を設ける。次に、ｎウェル領域
６２上のポリシリコン膜中にはＢＦ２を４０ｋｅＶ　、
　５　Ｘ　１０”ａｎ−”（７）条件でイオン注入し、
他の領域上のポリシリコン・膜中にはＡｓを５０ｋｅＶ
　、　２　Ｘ　Ｉ　Ｏ”ａｎ−”の条件でイオン注入す
る。この後、８００℃、１０分間程度の熱処理を施し、
それぞれｎ＋ポリシリコン股６６及びｐ＋ポリシリコン
膜６７を形成すると同時にＰウェル領域６１及びｎウェ
ル領域６２内にそれぞれｎ十拡散層６８及びｐ十拡散層
６９を設ける。次に全面に拡散障壁材として例えばＴｉ
Ｎ膜７１を１０００人、及びＷ　Ｓ　ｉ　２膜７２を１
５００人の厚みでそれぞれスパッタリング法により被着
する。次に第４図（ｂ）に示す如く、ホトエツチング技
術を用いて該ＷＳｉｚ膜７２／ＴｉＮ膜７１／ｎ＋ポリ
シリコン膜６６又はｐ＋ポリシリコン膜６７から成る三
層膜を例えば四塩化炭素（ＣＣＱ４）を主成分とするガ
スで所望形状にドライエツチングすることにより、ゲー
ト電極７３゜７４及び７５を形成する。次に該ゲート電
極をマスク材としてｐウェル領域に低濃度のリンをイオ
ン注入し、ｎウェル領域には低濃度ボロンをイオン注入
することにより、それぞれｎ−ソース／ドレイン領域７
６及びｐ−ソース／ドレイン領域７７を形成する。次に
第４図（ｃ）に示す如く、まず全面にＣＶＤ法により厚
み３０００人のＳ　ｉ　Ｏ２膜を被着し、次に異方性の
ドライエツチング技術により、該ゲート電極の側面にサ
イドスペーサ７８を設ける。次にゲート電極をマスク材
としてｐウェル領域に高濃度のＡｓをイオン注入し、ｎ
ウェル領域には高濃度のボロンをイオン注入して、熱処
理することによりそれぞれｎ＋ソース／ドレイン領域７
９及びＰ÷ソース／ドレイン領域８０を形成するにれよ
りＣＭＯＳメモリセルの製造するときの主要工程は終了
する。

第５図は上記製造方法によって得られるＣＭＯＳメモリ
セルの１ビット単位を表わす平面パターン例である。第
４図（ｃ）（ｄ）及び第５図かられかるように本実施例
では、ゲート電極７５とｐ÷ソ−入／ドレイン領域８０
又はｎ＋ソース／ドレイン領域７９の接続がそれぞれｐ
＋ポリシリコン膜６７又はｎ＋ポリシリコン膜によって
直接結ばれているので、合わせ余裕はゲート電極と該ソ
ース／ドレイン領域とのみ確保すればよく、十分に′微
細化が可能である。また、同じシリコン材料同士が接し
ているため、低抵抗接続が容易である。−方ｎ＋ポリシ
リコン６６とＰ＋ポリシリコン６７は、拡散障壁材のＴ
ｉＮ膜７膜上１Ｓｉ２膜７２によって、溝部７ｏの距離
を隔てて、ゲート電極７５と同一の幅で接続されている
ので、該溝部の距離によって決定される微細な面積で両
部材の結線が可能である。また、ＷＳｉｚ膜７５とｎ＋
ポリシリコン６６又はＰ＋ポリシリコン６７とは。

ＴｉＮ膜７膜上１して広い面積で接続されるので、これ
らの間の接続抵抗を下げるにも効果がある。

またこの方法によればｎ　Ｍ　ＯＳはｎ＋ポリシリコン
、ｐＭｏｓはＰ＋ポリシリコンのゲート材料であるから
、特に９ＭＯ５においては通常用いられるｎ＋ポリシリ
コンゲートのように反転チャネル領域（チャネル領域を
ｐ型に反転させておくこと）を設ける必要がない。この
ため９ＭＯ５の短チヤネル特性を大幅に改善できる効果
がある。

従ってＣＭＯＳメモリセルを有する半導体集積回路装置
の高集積、高性能化が容易に達成できる。

また、ｎＭＳＯに対してＰ＋ポリシリコンのゲート材料
を用いることもでき、ｐＭｏｓに対してｎ＋ポリシリコ
ンのゲート材料を使用してもよい。

（実施例３） 次に本発明の第３の実施例を第６図を用いて説明する。

第６図は本発明をＣＭＯＳ型メモリセルに適用した場合
の一断面を示す図である。第６図（ｅ）は、第９図中の
Ｄ−Ｄ’線に沿った断面図である。第６図（ａ）〜（ｄ
）は、製造工程を示す図であるが、簡単のために、第６
図（ｅ）と異なり、ｐＭＯＳＰ１部分を省略して描いて
いる。

まず第６図（ａ）に示す如く、シリコン基板３０の主表
面にｐウェル領域３１及びｎウェル領域３２を形成する
。次に該ウェル領域３、、３２間をアイソレーションす
るフィールド酸化膜３３及びゲート酸化膜３４を形成す
る。次にホトエツチング技術を用いて該ウェル領域３１
，３２上のゲート酸化膜３４の一部領域を除去して開口
部３５を設ける。次にＣＶＤ法により全面にポリシリコ
ン膜を１０００人の厚みで被着し、ホトエ・ツチング技
術を用いて該フィールド酸化膜３３上で該ポリシリコン
膜をｐウェル領域３、、ｎウェル領域３２上にそれぞれ
分離するための溝３８を形成する。次にｎウェル領域３
２上のポリシリコン膜中にはＢＦ２を４０ｋａＶ　、　
２　Ｘ　Ｉ　Ｏ工５Ｑ１″″２の条件でイオン注入し、
他の領域上のポリシリコン膜中にはＡｓを５０ｋｅＶ　
、　２　Ｘ　１０１５ａｎ−２の条件でイオン注入する
。この後、８ｏＯ℃、１０分間程度の熱処理を施し、そ
れぞれｎ＋ポリシリコン股３６及びｐ十ポリシリコン膜
３７を形成すると同時にｐウェル領域３１及びｎウェル
領域３２内にそれぞれｎ十拡散［３６Ａ及びｐ十拡散層
３７Ａを設ける。次にＣＶＤ法により５００人の厚みの
ＳｉＯ２膜３９．スパッタリング法により、厚み２００
０人（７）ＷＳｉｚ膜４０、更ニＣＶ　Ｄ法により厚み
２０００人の５ｉＯｚ膜４１を順次被着する。

次に第６図（ｂ）に示す如く、まずホトエツチング技術
を用いて前記護膜４、、４０及び３９をそれぞれ所望形
状に加工し、上部ゲート電極４２゜４３．４４を形成す
る。次に該上部ゲート電極をマスクとして、ｎ＋ポリシ
リコンｌ’１ｉ３６を通してｐウェル領域３１内に低濃
度のリンをイオン注入することによりｎ−ソース／ドレ
イン領域４５゜ｐ＋ポリシリコン膜３７を通してｎウェ
ル内に低濃度のボロンをイオン注入することによりｐ　
ソース／ドレイン領域４６をそれぞれ形成する。

次に第６図（ｃ）の示す如く、まず全面にスパッタリン
グ法によりＴｉＮ膜を１０００人の厚みで被着し、次に
ＣＶＤ法により例えば厚み３５００人の５ｉＯｚ膜を被
着した後、異方性のドライエツチング技術を用いて該５
ｉＯｚ膜をエツチングすることにより上部ゲート電極４
２．４３．４４の各側面にサイドスペーサ４８を形成す
る。次に該サイドスペーサ４８及びＳｉＯ２膜４１をマ
スクとして該ＴｉＮ膜及び該ｎ＋ポリシリコン膜３６゜
ｐ＋ポリシリコン膜３７をドライエツチングにより除去
することにより、該サイドスペーサに覆われた部分に上
部電極４２，４３．４４となるＷＳｉｚ膜４０膜下０ゲ
ート電極となるｎ＋ポリシリコン膜３６又は下部ゲート
電極となるｐ＋ポリシリコン膜３７にそれぞれオーミッ
ク接続するＴｉＮ膜４７が形成される。

次に第６図（ｄ）に示す如く、該ゲート電極４２．４．
３をマスクとしてｐウェル領域内にＡｓイオンを５０ｋ
ｅＶ　、　５　Ｘ　１０　工３ａｎ−２の条件で注入し
、ｎウェル領域内にはＢＦｚイオンを４０ｋｅＶ。

２Ｘ１０”■′″２の条件で注入し、熱処理することで
それぞれｎ＋ソース／ドレイン領域５０及びｐ＋ソース
／ドレイン領域４９を形成する。以上でＣＭ、　ＯＳメ
モリセルを製造するときの主要工程は終了する。フィー
ルド酸化膜３３上に延在するポリシリコン膜３６．３７
は、Ｓｉ材料からなるｐウェル３、、ｎウェル３２に接
続する。すなわち同じシリコンを材料とするので、低抵
抗状態を保つことか容易である。

第９図は上記製造方法によって得られるＣＭＯＳメモリ
セルの１ビット単位を表わす平面パターン例である。第
６図及び第９図からね力ごるように上記実゛施例ではゲ
ート電極４４とｎ＋ソース／ドレイン領域５０の接続が
ｎ＋ポリシリコン膜３６によって成され、ｐ＋ソース／
ドレイン領域４９の接続がｐ＋ポリシリコン膜３７によ
って成されているので、合わせ余裕はゲート電極とソー
ス／ドレイン領域とのみ確保すればよく、またｎ＋ポリ
シリコン膜３６とｐ＋ポリシリコン膜３７の接続はゲー
ト電極４４のＷＳｉｚ膜４０膜下０とサイドスペーサ４
８の横方向の長さ（スペーサ長）によって規定されたＴ
ｉＮ膜４７によって自己整合的にオーミック接続されて
いるのでマスクの合わせ余裕等を考慮する必要が全くな
く、メモリセルサイズの十分な微細化が可能である。

また本実施例によればゲート酸化膜と接するゲート材料
がｎ　Ｍ　ＯＳはｎ＋ポリシリコン膜、９ＭＯ３はｐ÷
ポリシリコン膜であるので、通常用いられているｎ＋ポ
リシリコンゲートのｐ　Ｍ　ＯＳのようにしきい値電圧
を調整するためにチャネル領域をｐ型に反転させる必要
がない。このため９ＭＯ３の短チヤネル特性を大幅に改
善できる。更にｎＭＯｓのｎ−ソース／ドレイン領域及
び９ＭＯ８のＰ、ソース／ドレイン領域は、それぞれｎ
＋ポリシリコン膜３６及びｐ＋ポリシリコン膜からなる
下部グー１−ｆｆｉ極とオーバーラツプしているため、
各ゲートにチャネル層を形成する電位を印加したとき上
記ｎ′″及びｐ−ソース／ドレイン領域表面も容積比さ
れ実質的にＭＯＳのオン抵抗が抑えられる。

すなわち従来のＬ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐ
ｅｄ　Ｄｒａｉｎ）ＭＯＳの欠点である相互コンダクタ
ンスｇ、の低下を防ぐことができるので高速動作に適し
た半導体集積回路装置が得られる。

（実施例４） 次に本発明の第４の実施例を第７図及び第８図を用いて
説明する。第７図は本発明を第３図に示す回路構成から
成るＣＭＯＳ型のメモリセルに適用した場合のメモリセ
ル１ビツトの基本構成を示す平面パターン図である。第
８図は第７図のＡ−Ａ′部の断面構造を示す図である。

８０１はｎ＋ポリシリコン、８０２はゲート酸化膜、８
０３はＷＳｉｘ膜、８ｏ４はコンタクトホール、８ｏ５
はＴｉＮ膜、８０７は５ｉＯｚよりなるスペーサ。

８０８は５ｉＯｚ膜、８ｏ９は層間絶縁膜、８１０はフ
ィールド酸化膜、８１１は隣接メモリセルのゲート電極
である。ＷＳｉｚ／ｎ＋ポリシリコンから成るゲート電
極８１２とｎ＋ソース／ドレイン領域の接続は第１図と
同様にゲート電極８１２の端面とスペーサ（Ｓ　ｉ　Ｏ
ｚ　）の長さによって自己整合的に規定されたＴｉＮ膜
によって成されているので、上記接続部の微細化が容易
である。またＴｉＮ膜８０５をコンタクトホール８０４
下のパッド電極として第８図に示すように設けることで
、特にｎ＋ポリシリコン８０１およびＷ　Ｓ　ｉ　ｚ膜
８０３からなるゲート電極８１２とコンタクトホール８
０４の距離を全く確保する必要がない。従って第７図に
示す如くメモリセルサイズの尚−層の微細化が容易に図
れる。またＴｉＮ膜８０５はＡＤ系電極に対して優れた
反応障壁材であるため、ＡＱ系電極を直にソース／ドレ
イン領域と接続する方法に比べてコンタクト特性が安定
であり、半導体集積回路装置の高信頼化が図れる効果も
ある。

実施例１で説明したようにゲートとは、ゲート端面で規
定される長さで、また、ＭＯＳＦＥＴの拡散層とは、ス
ペーサ（サイドウオール）長で規定される長さで拡散障
壁材に接続した場合、従来方法と比較して７％以上の面
積縮小が図れる。実施例４で説明した構造の場合は１９
％以上の面積縮小が図れる。

以上説明した実施例は、拡散障壁材としていずれもＴｉ
Ｎ膜を用いて説明したが、導電性を有し拡散障壁性があ
れば他の材料でもよく、例えばＷ。

Ｍｏ、Ｔａ等の窒化膜があってもよく、またＷ。

Ｍｏ、Ｔａ、Ｔｉの中から少なくとも一種とＳｉ及び窒
素の合金層であっても本発明の効果を奏することができ
る。

また上記実施例では、２つの領域間をＴｉＮ膜で直接に
接続する方法を説明したが、例えば少なくともソース／
ドレイン領域と接する部分にはコタント抵抗低減のため
に例えば高融点金属のシリコンサイド膜等を介して接続
してもよい。

また上記実施例はいずれもゲート電極の抵抗を抑える材
料として、ＷＳｉｚを例に説明したが、他の高融点金属
のシリサイド或いは高融点金属であってもよい。

また上記４つの実施例は、いずれもＣＭＯ３型のメモリ
セルを一例として説明したが、他のＣＭＯ３型装置やバ
イポーラ型装置又はＣＭＯ５とバイポーラ素子を同一基
板上に設けた複合型半導体集積回路装置に適用しても本
発明の効果を素することができる。

特に第６図に示した第３の実施例は、ＬＤＤＭＯ５のｇ
、を向上させることができるので、ＣＭＯＳに限らずＭ
ＯＳＦＥＴ単独を適用しても効果が大きい。

またさらに、本発明の構造は、例えば第１０図に示され
るマイクロプロセッサにおいても用いられる。

第１０図に一例を示すようにマイクロプロセッサは、リ
ードオンリ　メモリ（Ｒｅａｄ　ｏｎｌｙ　Ｍｅｍｏｒ
ｙ（ＲＯＭ））　１０１　、デコーダ１０２．トランス
レーションルツクーアサイドノペツファ（Ｔｒａｎｓｌ
ａｔｉｏｎＬｏｏｋ−ａｓｉｄｅ　Ｂｕｆｆｅｒ（Ｔ　
Ｌ　Ｂ　））　１０３　＋プログラマブルロジック　ア
レイ（Ｐｒｏｇｒａａ＋ａｂｌｅＬｏｇｉｃ　Ａｒｒａ
ｙ、（ＰＬＡ））１０４．データ　ストラフチア（Ｄａ
ｔａＳｔｒｕｃｔａｒｅ）マクロセル（ＤＳマクロセル
）１０５を有している。ＰＬＡ１０４におし）で番１、
命令内容の解読を行なう。ＰＬＡ１０４よりの指令番こ
よりＲＯＭｌ０Ｉ内の信号がデコーダ１０２を介してＤ
Ｓマクロセル１０５ヘデコードされる。ＤＳマクロセル
１０５では、論理演算などの演算力１行なわれる。ＴＬ
Ｂ　１０３では、論理アドレスと物理アドレスとの変換
を高速に行なう。ＲＯＭ１０１４よ、通常ｎ　Ｍ　ＯＳ
で構成されるが、ＣＭＯ３構成としてもよい。ＲＯＭ１
０１以外の部分は、ＣＭＯＳ構成又はＢｉＣＭＯ３構成
でつくられる。しだ力１つて、各部分に対して本発明の
相互接続構造又（よ、ＭＯＳＦＥＴ構造を用いることに
よって、高集積化又１よ高性能化を図ることができる。

ＲＯ旧０１の代わり番こ又は併設して、上述のＣＭＯＳ
メモリセルを用いたランダム　アクセス　メモリ（Ｒａ
ｎｄｏｍ　ＡｃｃｅｓｓＭｅｍｏｒｙ　（ＲＡ　Ｍ　）
　）を用いても良い、第１０図に示したマイクロプロセ
ッサの構造は、−例であり、これに限定されず、様々の
変形が可能である。

更に本発明の精神及び範囲から外れることなく、形状及
び細部に様々な変更を加えること、或いは種々の製造に
よって形成することができるものである。

〔発明の効果〕

以上述べたように、極微細な面積で２つの領域間をオー
ミックに相互接続できるので、半導体集積回路装置の高
集積、高性能化が容易に達成できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のＣＭＯＳメモリセルの一断
面を示す図、第２図は第１図で示す方法によって製造し
たＣＭＯＳメモリセルの平面パターンの一例を示す図、
第３図は第２図の回路構成を示す図、第４図は本発明の
第２の実施例をＣＭＯＳ型メモリセルに適用した場合の
一断面を示す図、第５図は第４図で示す製造方法によっ
て得られるＣＭＯＳ型メモリセルの平面パターンを示す
図、第６図は本発明の第３の実施例をＣＭＯＳ型メモリ
セルの適用した場合の一断面を示す図、第７図は本発明
の第４の実施例をＣＭＯＳ型メモリセルに適用した場合
の平面パターン図、第８図は第７図のＡ−Ａ’の断面を
示す図、第９図は、第６図で示す方法によって得られる
メモリセルの平面パターンを示す図、第１０図は、本発
明の実施例のマイクロプロセッサの概略図である。 ６・・・０＋ポリシリコン、７・・・ＷＳｉ２，１４’
・・・ＴｉＮ膜、１６−・・サイドスヘーサ（ＳｉＯｚ
）。 １８・・・ｎ＋ソース／ドレイン領域、１９・・・ｐ＋
ソ第 図 ｓｓ 第 図 ｄｌ 第 図 第 図 第 図 ｅｔ 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、半導体基板上の異なる２つの領域をオーミック接続
   するものにおいて、拡散障壁性を有する材料を用いて少
   なくとも一方の領域の端面に接続したことを特徴とする
   半導体集積回路装置。 ２、半導体基板上に設けられた少なくとも一のＭＯＳＦ
   ＥＴのゲート電極と他のＭＯＳＦＥＴのソース又はドレ
   イン領域を接続材を介して相互接続するものにおいて、
   上記接続材が拡散障壁性を有し、ゲート電極との接触部
   はゲート電極の端面、ソース又はドレイン領域との接触
   部はゲート電極の側壁に設けられたサイドスペーサの平
   面方向の長さによつて規定された大きさで接続されてい
   ることを特徴とする半導体集積回路装置。 ３、半導体基板上に形成されたフィールド酸化膜と、該
   フィールド酸化膜上に延在する配線と、該フィールド酸
   化膜に囲まれた半導体基板上に形成されたＭＯＳＦＥＴ
   とを有し、上記配線と上記ＭＯＳＦＥＴのソース又はド
   レインとを接続する接続材料が、上記配線の幅を規定す
   る側壁絶縁膜より内側に存在することを特徴とする半導
   体集積回路装置。 ４、半導体基板上に設けられた少なくとも一個以上のＭ
   ＯＳＦＥＴのゲート電極とソース又はドレイン領域を相
   互接続するものにおいて、接続材が拡散障壁性を有し、
   該接続材とゲート電極は平面的にはオーバーラップしな
   い形態で接続されてなることを特徴とする半導体集積回
   路装置。 ５、半導体基体上に設けられた少なくとも一個以上のＭ
   ＯＳＦＥＴを有する半導体装置において、ゲート電極を
   、下層が多結晶シリコン膜、中間層が絶縁膜、上層が多
   結晶シリコン膜よりも低抵抗材から成る三層とし、平面
   的には上層材とオーバーラップしない導電性材で上層と
   下層とをオーミック接続したことを特徴とする半導体集
   積回路装置。 ６．半導体基板上に設けられた少なくとも一個以上のＭ
   ＯＳＦＥＴを有する半導体装置において、ゲート電極が
   、下層が多結晶シリコン膜、中間層が拡散障壁材、上層
   が多結晶シリコン膜よりも低抵抗材から成る三層膜とし
   、中間層は平面的には少なくとも上層と同一の形状を有
   し、上層と下層は該中間層によりオーミック接続されて
   なることを特徴とする半導体集積回路装置。 ７、半導体基体上に設けられた少なくとも一個以上のＭ
   ＯＳＦＥＴを有する半導体装置において、ゲート電極を
   、下層が多結晶ポリシリコン膜、中間層が絶縁膜、上層
   が多結晶シリコンよりも低抵抗材から成る三層膜とし、
   上層と下層とを導電性材でオーミック接続したことを特
   徴とする半導体集積回路装置。 ８、特許請求の範囲第７項において、ＮＯＳＦＥＴの少
   なくともドレイン領域は低濃度領域を有し、該低濃度領
   域は少なくとも該多結晶シリコン膜とオーバーラップし
   ていることを特徴とする半導体集積回路装置。 ９、特許請求の範囲第７項において、上層と下層とをオ
   ーミック接続する部所が上層及び下層の端部であること
   を特徴とする半導体集積回路装置。 １０、特許請求の範囲第７項において、上層と下層とを
   オーミック接続する導電性材が不純物元素の拡散障壁性
   を有することを特徴とする半導体集積回路装置。 １１、特許請求の範囲第７項において、ＭＯＳＦＥＴが
   Ｎチャネル及びＰチャネルのＣＭＯＳで構成されており
   、下層膜の多結晶シリコンがＮＭＯＳ部ではｎ型、ＰＭ
   ＯＳ部ではｐ型から成り、該ｎ型及びｐ型多結晶シリコ
   ン膜は、その端部で拡散障壁材を介して上層膜に結ばれ
   ていることにより、互いにオーミック接続されているこ
   とを特徴とする半導体集積回路装置。 １２、特許請求の範囲第１１項において、該ｎ型多結晶
   シリコン膜はＮＭＯＳのソース又はドレイン領域と、ｐ
   型多結晶シリコン膜はＰＭＯＳのソース又はドレイン領
   域とそれぞれオーミック接続されている部分を有するこ
   とを特徴とする半導体集積回路装置。 １３、半導体基板上に設けられた少なくとも一個以上の
   ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴを有
   する半導体装置において、ゲート電極を、下層が多結晶
   シリコン膜、中間層が拡散障壁材、上層が多結晶シリコ
   ン層よりも低抵抗材から成る三層膜とし、該多結晶シリ
   コン膜がＮＭＯＳ部ではｎ型、ＰＭＯＳ部ではｐ型とし
   、該ｎ型及びｐ型多結晶シリコン膜は少なくとも拡散障
   壁材でオーミック接続されていることを特徴とする半導
   体集積回路装置。 １４、特許請求の範囲第１３項において、該ｎ型多結晶
   シリコン膜はＮＭＯＳのソース又はドレイン領域と、ｐ
   型多結晶シリコン膜はＰＭＯＳのソース又はドレイン領
   域とそれぞれ直にオーミック接続されている部分を有す
   ることを特徴とする半導体集積回路装置。 １５、特許請求の範囲第１１項において、該ｎ型及びｐ
   型多結晶シリコン膜は、フィールド酸化膜上で分離され
   ていることを特徴とする半導体集積回路装置。 １６、特許請求の範囲第７項において、上層材は高融点
   金属或いは高融点金属のシリサイドから成ることを特徴
   とする半導体集積回路装置。 １７、半導体基板上に設けられた少なくとも一個以上の
   ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴを有
   し、ゲート電極と各ＭＯＳＦＥＴのソース又はドレイン
   領域を相互接続する半導体装置において、ＮＭＯＳ、Ｐ
   ＭＯＳのソース又はドレイン領域とゲート電極の接続は
   、フィールド酸化膜上で分離されたそれぞれｎ型多結晶
   シリコン、ｐ型多結晶シリコンによつて成され、該ｎ型
   多結晶シリコンとｐ型多結晶シリコンは拡散障壁材を介
   して高融点金属のシリサイドで接続されていることを特
   徴とする半導体集積回路装置。 １８、半導体基板上に設けられた少なくとも一個以上の
   ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴを有
   し、ゲート電極と各ＭＯＳＦＥＴのソース又はドレイン
   領域を相互接続する半導体装置において、ＮＭＯＳ、Ｐ
   ＭＯＳのソース又はドレイン領域とゲート電極の接続は
   、フィールド酸化膜上で分離されたそれぞれｎ型多結晶
   シリコン、ｐ型多結晶シリコンによつて成され、、該ｎ
   型多結晶シリコンとｐ型多結晶シリコンは絶縁膜を介し
   て上記各多結晶シリコン上に設けた高融点金属シリサイ
   ドの端面で拡散障壁材により接続されていることを特徴
   とする半導体集積回路装置。 １９、特許請求の範囲第１項、第２項、第１０項、第１
   １項又は第１３項記載の拡散障壁材がＴｉ、Ｔａ、Ｗ、
   Ｍｏの中から選ばれた少なくとも一種の窒化物、或いは
   上記金属とシリコン及び窒素から成る合金で構成されて
   いることを特徴とする半導体集積回路装置。 ２０、特許請求の範囲第１項〜第１９項記載の半導体集
   積回路装置が、ＣＭＯＳ型メモリセルから成るスタテツ
   クＲＡＭを構成することを特徴とする半導体集積回路装
   置。 ２１、特許請求の範囲第２項、第１０項、第１１項又は
   第１３項において、上記拡散障壁性を有する接続材は、
   コンタクトホール下のパッド電極を兼ねることを特徴と
   する半導体集積回路装置。 ２２、半導体基板上に設けられた少なくとも１個以上の
   ＭＯＳＦＥＴのゲート電極とソース又はドレイン領域を
   相互接続するものにおいて、接続材が拡散障壁性を有し
   、上記接続材の形成の後に、ゲート電極の側壁にサイド
   スペーサが形成されることを特徴とする半導体集積回路
   装置の製法。 ２３、データストラクチアマクロセル回路と、プログラ
   マブル　ロジック　アレイ回路と、メモリ回路とを有し
   、上記回路群の少なくとも一つの群はＣＭＯＳ回路から
   なり、上記ＣＭＯＳ回路においては、１つのＭＯＳＦＥ
   Ｔのゲート配線が他のＭＯＳＦＥＴのソース又はドレイ
   ンに接続材によつて接続され、 上記接続材は、ゲート配線の中を規定する側壁酸化膜の
   内側に形成されていることを特徴とするマイクロプロセ
   ッサ。 ２４、２個のｐＭ０Ｓと２個のドライバーｎＭＯＳから
   成るフリップフロップと２個のトランプファーｎＭＯＳ
   から構成されるセルを少なくとも１組以上有するＣＭＯ
   Ｓ型メモリ集積回路装置において、第１のｐＭＯＳ、第
   １のドライバーｎＭＯＳ及び第１のトランプファーｎＭ
   ＯＳの各ソース又はドレイン領域は、第２のｐＭＯＳと
   第２のドライバーｎＭＯＳに共通のゲート電極に拡散障
   壁材によつてそれぞれ接続され、第２のｐＭＯＳ、第２
   のドライバーｎＭＯＳ及び第２のトランプファーｎＭＯ
   Ｓの各ソース又はドレイン領域は、第１のｐＭＯＳと第
   １のドライバーｎＭＯＳに共通のゲート電極に拡散障壁
   材によつてそれぞれ接続され、上記拡散障壁材は、ゲー
   ト電極の側壁に設けられた側壁酸化膜の内側に存在する
   ことを特徴とする半導体集積回路装置。