JPH01765A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に係り、より詳しくはＭＩＳ型電界
効果トランジスタの構造に関する。

〔従来の技術〕

従来のＭ　Ｉ　Ｓ型電界効果トランジスタ（２下、ＭＩ
ＳＦＥＴと略記する。）は高速化、　高集＋ａ化、高信
斬性等を実現するために、多結晶シリコン層をゲート電
極とした構造が採用されている。

第２図はこの種のＭＯ３型電界効寒トランジスタ（以下
、ＭＯＳＦＥＴと略記する。）の構造を示す断面説明図
である。

第２図に示す例えば、ｎチャネル型ＭＯ３ＦＥＴにおい
て、このトランジスタは、Ｐ型シリコン（Ｓ　ｉ）基板
１の主表面に形成されている。Ｐ型Ｓｉ基板１内には選
択的に素子間分離用フィールド酸化膜２が形成され、素
子形成領域内にはゲート嗅６を介して多結晶シリコン層
からなるゲート電極９が設けられている。さらに、この
ゲート電（仮９をイオン打込みのマクスとして自己整合
的にｎ＋型ソース領域３及びｎ＋型ドレイン領域４が形
成されている。なお、第２図において、ソース領域３、
トレイ／領域４及びゲート電極９からの電（カの引き出
しかアルミニウム（ＡＩ）’Ｊにヨリなされるが、ここ
では省略する。

〔発明か解決しようとする問題点〕

前述の従来のｈ＋　ＯＳ　Ｆ　Ｅ　Ｔのｆ＋Ｗ　造によ
れば、以下に列挙するような主として電極ｈＭ　ａに起
因する２、３の素子特性上の間悪点がある。

（１）　従来のＭ　ＯＳ　Ｆ　Ｅ　Ｔにおいては、ドレ
イン−基板間の容量が太きいため、トランジスタの動作
速度が遅い。

■　ドレイン−基板間の、容量を低下するためには、ド
レイン領域の面積を縮小すればよい。しかしなから、第
２図に示すような、従来の構造によれば、ゲート電ｒｅ
　’、ソース畠ドレイ／コンタクトホール、ソース自ト
レイン電極の形成において、リングラフィ工程の位置合
わせによる制限を受けるため、各パターンに位置合わせ
余裕を持つことが必要となる。そのため、ドレイン領域
の面積低減には限界が生じ、前述の素子の高速化及び高
密度化には限界かある。

（３）　　素子の微細化に伴い、ソース領域及びドレイ
ン領域等のＶ：散層の接合のンヤロー化及びコンタクト
ホールの縮小化により、コンタクトホール部において拡
散層と配′ｇ電極との接触を安定して形成することが困
難となる。

（４）　　ゲート電極として多結晶シリコ７Ｅｒを用い
ているため、これによる配線遅延が素子の高速化の障害
となる。

そこで、本発明はこのような問題点を解決するもので、
その目的とするところは、寄生領域の面積を縮小するこ
とにより寄生容量を大幅に低減するとともに、ゲート電
極として全屈を用いることが可能となる構造とすること
により、ＭＯＳＦＥＴの高性能化、高密度化を達成せし
め、さらにトレイ／領域を緩い傾斜形不純物濃度分布と
することにより、信頼性に優れた素子を実現することに
ある。

〔問題点を解決するための手段〕

本発明の半導体装置は、ＭＩＳ構造ををする半導体ＨＨ
において、ソースもしくはドレイン形成領域から素子間
分離領域に設けられた多結晶シリコン層と、前記多結晶
シリコン層からの拡散により自己整合的に形成され緩い
傾斜形不純物濃度分布を有するソース領域及びドレイン
領域と、前記多結晶シリコン囮により自己整合的に定め
られたチャネル領域と、そのチャネル領域上にゲート膜
を介しで、前記多結晶シリコン層上に設けられた絶縁膜
にかけて形成されたゲート電極とを備えたことを特徴と
する。

〔作用〕

本発明においては、多結晶・シリコン届からの不純物拡
散によりソース・ドレイン領域を自己整合的に形成し、
さらにこの多結晶シリコン層でソース・トレイ／の電極
を引き出す構成としたから、リングラフィ技術の制限を
受けずに寄生領域の面積を縮小化し、寄生領域の素子へ
の影りが大幅に取り除かれる。さらに、拡散層は多結晶
シリコン層を介して配線層に接続されるため、コンタク
トホール部において、安定な電気的接触が実現される。

その上、ゲート電極形成後の熱処理の低温化が可能とな
るため、ゲート電極材料として金属層を用い、ゲート電
極材料による配線遅延を低減する。また、ドレイン領域
が緩い傾斜形不純物濃度分布ををするため、ＭＩＳＦＥ
Ｔ動作時のドレイン領域近傍での電界集中を緩和し、ホ
ットエレクトロン等による閾値電圧シフト等が少なくな
る。

〔実施例〕

以下、本発明の実施例を図面によってその製造方法とと
もに説明する。

第１図は本発明の一実施例を示す半導体装置の断面説明
図である。

第１図において、ＭＯＳＦＥＴはｎチャネル型であり、
Ｐ型Ｓｉ基板１の主表面に形成゛されている。■）型Ｓ
ｉ基板ｌ内には選択的にフィールド酸化膜２が形成され
、さらに素子形成領域上からこのフィールド酸化ｌ１２
２にかけてｎ＋型多結晶シリコン層５が設けられ、との
ｎ＋型多結晶シリコン層５からの不純物拡散により、自
己整合的に緩い傾斜形不純物濃度分布を有するソース領
域（ｎ＋ソース領域３とｎ−ノース領域３ａからなる）
とドレイン領域（ｎ＋　ドレイン領域４とｎ−ドレイン
領域４ａからなる）が形成されるとともに、それらのソ
ース・ドレイン領域の電極の引き出しがｎ＋型多結晶シ
リコン層５によりなされる。さらに、チャネル領域がこ
のｎ＋型多結晶シリコン層５により、自己整合的に定め
られ、このチャネル領域上にはゲート膜６を介しで、多
結晶シリコン層、高融点金属、金属、金属シリサイドの
いずれかから選ばれてなるゲート電極８が形成されてい
る。　なお、図中、７は酸化（ＳｉＯｔ）膜であり、ｎ
＋型多結晶シリコン層５からの電極の引き出しは省略し
である。

上記実施例の構造によれば、ｎ＋型多拮品シリコン層５
からの不純物拡散によりソース・ドレイ／領域３．３ａ
、４．４ａが自己整合的に形成されるとともに、それら
ソース・ドレイ／の電極の引き出しがこのｎ”ｆｆｉ多
結晶シリコン５６によりなされるため、前述のリングラ
フィ技術の制限を受けずに素子寸法の縮小化が可能とな
る。その結果トレイン−基板間溶容等の寄生素子を大幅
に低減することができ、素子の高性能化、高集積化か実
現される。

さらに、拡散層（ソース拳ドレイン領域３．３ａ、４．
４ａと配線金属層の間にはｎ＋型多結晶シリコン朽５か
入るため、拡散層と配線金属層とが直接に接することが
なく、コンタクトホール部において安定な電気的接触が
可能となる。

また、この構造によれば、ゲート電極形成後の熱処理を
低温化することができ、ゲート電極として、アルミニウ
ム等の金属層を採用できるため、ゲート電極材料による
配線遅延を低減し、素子を高速化ならしめる効果がある
。

その上、ドレイン領域がｎ＋型ドレイン領域４とｎ−ド
レイン領域とからなり緩い傾斜形不純物り度を有するた
め、ＭＯ３ＦＥＴ！作時のドレイン領域近傍における電
界集中を緩和し、ホ７）エレクトロン等によるＭＯＳＦ
ＥＴの閾値電圧のシフトやｇｍの劣下時を少なりシ、素
子の信頼性を大幅に向上せしめる。

次に、上記実施例の半導体装置の製造方法を第３図（ａ
ｌ〜ｔｄｌについて順次説明する。

（１）　フィールド酸化膜２が形成されたＰ型Ｓｔ基板
１上に、減圧ＣＶＤ法により多結晶シリ：１７層０．２
〜０．６μｍを堆積後、イオン打込み法もしくはプレデ
イポジション法によりひｆ、　（Ａ　ｓ　）とり／（Ｐ
）をドーピングし、ｎ中型多結晶シリコン層５を形成す
る。さらに、ＣＶＤ法により５ＩＯｔ膜７を堆積する。

（第３図ｆａｔ参照）（２）　　次に、ＭＯＳＦＥＴの
チャネル領域と、ソース・ドレインの電極引き出し領域
を除く領域のＳｒ　Ｏｘ膜７とｎ＋型多結晶シリコン層
５が選択的にエツチングされる。（第３図（ｂｌ参照）
（３）　　ついで、Ｓｉ基板を８００〜１０００°Ｃで
酸化することにより、ゲート酸化膜６が形成される。こ
の際、ｎ＋型多結晶シリコンｒ！１５の側壁が酸化され
、ＳｉＯ，膜７ａが同時に形成される。

また、同時にｎ＋型多結晶シリコン層５からひ素とリン
が２重拡散され、それらのＳｉ中の拡散速度の違いを利
用して緩い傾斜形不純物濃度分布を仔したｎ型ソース領
域及びｎ型ドレイン領域が形成される。なお、ｎ型ソー
ス領域はｎ＋ンソー領域３とｎ−型ソース領域３ａから
なり、ｎ型ドレイン領域はｎ＋型トンイン領域４とｎ＋
型ドレイ／領域４ａからなるｅ　（第３図ｔｃｌ参照）
（４）　　ひきつづき、アルミニウム等の金属をスパッ
タリング後、リングラフィによりゲート電極８のバター
ニングがなされる。（第３図（ｄ））参Ｊｌ！？　）以
下、従来の半導体装置の製造方法に従うことにより、前
述したごとき効果を奏する半導体装置が比較的少ない工
程で形成される。

上記実施例において多結晶シリコン層に変えてポリサイ
ド層もしくはシリサイド層を用いてもよい。さらに、ゲ
ート電極としては、アルミニウムに変えて多結晶シリフ
ン居、タングステン、モリプデ／、チタン、白金、コバ
ルトもしくはそれらのシリサイド化合物等を用いても差
支えない。このほか、Ｓ　ｉＯｘ膜にかえて、リンガラ
ス（ＰＳＧ）膜、ボロンリンガラス（ＢＰＳＧ）膜、プ
ラズマ窒化（Ｐ−３ｉＮ）膜等を用いてもよい。また、
多結晶シリコン層には２ｇｉ類以上の拡散速度の異なる
同型の不純物をトノピッグしてもよい。

ところで、上述の実施例においては、多結晶シリコン層
からの不純物の２重拡散により緩い傾斜形不純物濃度分
布のソース・ドレイン領域を形成したか、それに変えて
、多結晶シリコン届からの１種の不純物の拡散を２方法
以上の熱処理を組み合わせることにより上記のようなソ
ース・ドレイ７　ｆ！ＩＴ域を形成してもよい。

以上の実施例においては、ｎチャネル型ＭＯ５ＦＥＴの
場合について説明したが、ｎ型不純物に変えてボロン（
Ｂ）もしくはＢＦ、等のＰ型不純物を用いることにより
、上記半導体装置と同様の効果を有するＰチャネル型Ｍ
Ｏ３ＦＥＴが得られる。

また、本発明は上述の実施例に限定されず、その要旨を
逸しない範囲で種々変更が可能であることは言うまでも
ない。

〔発明の効果〕

以上述べたように、本発明の半導体装置によれば、多結
晶シリコン居からの不純物拡散により、ソース・ドレイ
ン領域が自己整合的に形成されるとともに、この多結晶
シリコン居てソース・トレインの電極を引き出すために
、リングラフィ技術の制限を受けずに素子寸法の縮小化
がなされる。

その結果Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔの寄生領域の影Ｕを大
幅に低減でき、素子の高性能化、高集積化が達成される
。

また、拡散層と配線金属層とが直接に接することがない
ため、コンタクトホール部において電気的に安定な接触
が得られ、信頼性に優れた素子が得られる。

さらに、ゲート電極形成後の熱処理゛工程の低ム化が可
能となるため、ゲート電極として金属層が採用すること
ができ、ゲート電極材料による速度遅延を低減し、素子
の高速化が図れる。

その上、ドレイ／領域が緩い傾斜形不純物濃度分布を有
するため、ＭＩＳＦＥＴ動作時のドレイン領域近傍にお
ける電界集中を緩和し、ホットエレクトロン等の問題を
回避し、信頼性に優れた素子を実現せしめる効果を仔す
る。

【図面の簡単な説明】

′：Ｊ１図は本発明の一実施例を示す半導体装置の断面
説明図、第２図は従来の半導体装置の断面説明図、第３
図（ａ）〜（ｄｉは第１図の半導体装置の製造方法を示
す断面説明図である。 ｌ・・・・・・Ｐ型半導体基板 ２・・・・・・フィールド酸化膜 ３・・・・・・ｎ＋型ンソー領域 ３ａ・・・・・・ｎ−型ソース領域 ４・・・・・・ｎ＋型ドレイノ（ＪＴ　ｂｔｃ４ａ・・
・・・・ｎ−型ドレイン領域 ５・・・・・・ｎ＋型型詰結晶７９７７層６・・・・・
ゲートにづ ７、７　ａ−・−・・Ｓ　ｉ　Ｏｘ膜 ８．９・・・・・ゲート電極 以　　上 出願人　セイコーエプソン株式会社 代理人　弁理士　最　上　　務　他１名、ヮハｉ、−，
ｉ’−１ −とン 勇　１　図 第　２　図

Claims (1)

1. 【特許請求の範囲】 　ＭＩＳ構造を有する半導体装置において、 ソースもしくはドレイン形成領域から素子間分離領域に
   設けられた多結晶シリコン層と、前記多結晶シリコン層
   からの拡散により自己整合的に形成され、緩い傾斜形不
   純物濃度分布を有するソース領域及びドレイン領域と、 前記多結晶シリコン層による自己整合的に定められたチ
   ャネル領域と、 そのチャネル領域上にゲート膜を介しで、前記多結晶シ
   リコン層上に設けられた絶縁膜にかけて形成されたゲー
   ト電極とを備えたことを特徴とする半導体装置。