JPH053135B2 - - Google Patents
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- JPH053135B2 JPH053135B2 JP15306983A JP15306983A JPH053135B2 JP H053135 B2 JPH053135 B2 JP H053135B2 JP 15306983 A JP15306983 A JP 15306983A JP 15306983 A JP15306983 A JP 15306983A JP H053135 B2 JPH053135 B2 JP H053135B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
Description
【発明の詳細な説明】
（技術分野）
この発明は、高密度化に適したMIS型電界効果
トランジスタおよびその製造方法に関する。
トランジスタおよびその製造方法に関する。
（従来技術）
近年のMOSLSIの高密度化はめざましく、既
に256キロビツトDRAMも実用化の段階にある。
今後、さらに高密度化を計る上で微細加工技術と
ともにMOSFET（Metal Oxide Semiconductor
Field Effect Transistor）の微細化が重要にな
つてきている。従来から広く用いられているヒ素
インプラテーシヨンによつてゲートとセルフアラ
インで形成されたソースドレインをもつ
MOSFETは、チヤネル長の短縮（たとえば2μm
以下）に伴ないドレイン近傍が高電界になり、こ
の高電界により発生したホツトキヤリアがゲート
酸化膜中に注入されMOSFETの特性が劣化（閾
値電圧VTHの上昇と相互コンダクタンスgmの減
少を示す）するホツトキヤリア効果が生ずる。こ
のホツトキヤリア効果はMOSFETの微細化にお
いて最も大きな問題であり、従来の技術では電源
電圧（従来電源電圧５〜8V）を低下させて動作
させる以外有力な回避策はない。
に256キロビツトDRAMも実用化の段階にある。
今後、さらに高密度化を計る上で微細加工技術と
ともにMOSFET（Metal Oxide Semiconductor
Field Effect Transistor）の微細化が重要にな
つてきている。従来から広く用いられているヒ素
インプラテーシヨンによつてゲートとセルフアラ
インで形成されたソースドレインをもつ
MOSFETは、チヤネル長の短縮（たとえば2μm
以下）に伴ないドレイン近傍が高電界になり、こ
の高電界により発生したホツトキヤリアがゲート
酸化膜中に注入されMOSFETの特性が劣化（閾
値電圧VTHの上昇と相互コンダクタンスgmの減
少を示す）するホツトキヤリア効果が生ずる。こ
のホツトキヤリア効果はMOSFETの微細化にお
いて最も大きな問題であり、従来の技術では電源
電圧（従来電源電圧５〜8V）を低下させて動作
させる以外有力な回避策はない。
しかしながら、電源電圧を低下させることは現
在広く用いられているTTL（トランジスタ、トラ
ンジスターロジツク）レベルのインターフエース
との互換性や耐雑音性の観点から好ましくない。
したがつて従来技術ではMOSFETの微細化は既
に限界に近づいていると考えられる。
在広く用いられているTTL（トランジスタ、トラ
ンジスターロジツク）レベルのインターフエース
との互換性や耐雑音性の観点から好ましくない。
したがつて従来技術ではMOSFETの微細化は既
に限界に近づいていると考えられる。
（発明の目的）
この発明は、上記従来の欠点を除去するために
なされたもので、微細構造短チヤンネル
MISFETのホツトキヤリア効果を低減させるこ
とができ、しかもN-層不純物濃度を精度よく抑
制でき、MOSFETの特性のばらつきを抑制でき
る微細構造短チヤンネルのMIS型電界効果トラン
ジスタおよびその製造方法を提供することを目的
とする。
なされたもので、微細構造短チヤンネル
MISFETのホツトキヤリア効果を低減させるこ
とができ、しかもN-層不純物濃度を精度よく抑
制でき、MOSFETの特性のばらつきを抑制でき
る微細構造短チヤンネルのMIS型電界効果トラン
ジスタおよびその製造方法を提供することを目的
とする。
（発明の構成）
この発明のMIS型電界効果トランジスタおよび
その製造方法は、第１導電型半導体基板あるいは
半導体層上にゲート絶縁膜を形成し、このゲート
絶縁膜上にゲート電極を形成し、このゲート電極
と自己整合的に半導体基板あるいは半導体層を堀
り下げた位置に高濃度第２導電型不純物ドープ層
を形成し、ゲート酸化膜の下のチヤンネル部分と
この高濃度第２導電型不純物ドープ層との間の段
差部にゲート電極の下部にのみ存在する低濃度第
２導電型不純物層を形成するようにしたものであ
る。
その製造方法は、第１導電型半導体基板あるいは
半導体層上にゲート絶縁膜を形成し、このゲート
絶縁膜上にゲート電極を形成し、このゲート電極
と自己整合的に半導体基板あるいは半導体層を堀
り下げた位置に高濃度第２導電型不純物ドープ層
を形成し、ゲート酸化膜の下のチヤンネル部分と
この高濃度第２導電型不純物ドープ層との間の段
差部にゲート電極の下部にのみ存在する低濃度第
２導電型不純物層を形成するようにしたものであ
る。
（実施例）
以下、この発明のMIS型電界効果トランジスタ
およびその製造方法の実施例について図面に基づ
き説明するが、第１の実施例では、Ｎチヤンネル
シリコンゲートMOSFETについて説明する。
およびその製造方法の実施例について図面に基づ
き説明するが、第１の実施例では、Ｎチヤンネル
シリコンゲートMOSFETについて説明する。
第１図はこの第１の実施例の平面図であり、第
２図は第１図のＡ−A′線における断面図である。
この第１図および第２図の両図において、１はシ
リコン半導体基板であり、２は分離用の酸化膜で
ある。
２図は第１図のＡ−A′線における断面図である。
この第１図および第２図の両図において、１はシ
リコン半導体基板であり、２は分離用の酸化膜で
ある。
また、３はゲート酸化膜であり、このケート酸
化膜３上にゲート電極４が形成されている。ドレ
インおよびソースはゲート電極４によつてセルフ
アラインで形成された段差の側壁部にある不純物
濃度１×1016ないし１×1018cm-3のN-層５，５′
を段差底部に作られた不純物濃度１×1019ないし
１×1021cm-3のN+層６，６′から構成されてい
る。
化膜３上にゲート電極４が形成されている。ドレ
インおよびソースはゲート電極４によつてセルフ
アラインで形成された段差の側壁部にある不純物
濃度１×1016ないし１×1018cm-3のN-層５，５′
を段差底部に作られた不純物濃度１×1019ないし
１×1021cm-3のN+層６，６′から構成されてい
る。
段差の上部には、上記ゲート酸化膜３とポリシ
リコンによるゲート電極４が形成されている。こ
のゲート酸化膜３、ゲート電極４およびソース・
ドレインとなるN+層６，６′は絶縁膜７の所望の
個所に設けられたコンタクトホール８によつて、
アルミ配線９と接続されている。最後に保護膜１
０が形成されている。
リコンによるゲート電極４が形成されている。こ
のゲート酸化膜３、ゲート電極４およびソース・
ドレインとなるN+層６，６′は絶縁膜７の所望の
個所に設けられたコンタクトホール８によつて、
アルミ配線９と接続されている。最後に保護膜１
０が形成されている。
次に、上述したMOSFETの製造方法について
説明する。第３図ａ〜第３図ｆはその一実施例の
工程説明図であり、この第３図ａ〜第３図ｆにお
いて、第１図および第２図と同一部分には同一符
号を付して述べる。
説明する。第３図ａ〜第３図ｆはその一実施例の
工程説明図であり、この第３図ａ〜第３図ｆにお
いて、第１図および第２図と同一部分には同一符
号を付して述べる。
まず、第３図ａに示すように、Ｐ型シリコン半
導体基板１上のアクテイブ領域にゲート絶縁膜と
してのゲートシリコン酸化膜３を膜厚300Åで形
成し、その上にゲート電極４としてポリシリコン
をCVD法により4000Å堆積させる。ポリシリコ
ンに導電性をもたせるため、たとえばリン（Ｐ）
のような不純物をドープする。
導体基板１上のアクテイブ領域にゲート絶縁膜と
してのゲートシリコン酸化膜３を膜厚300Åで形
成し、その上にゲート電極４としてポリシリコン
をCVD法により4000Å堆積させる。ポリシリコ
ンに導電性をもたせるため、たとえばリン（Ｐ）
のような不純物をドープする。
次に、第３図ｂに示すように、ホトリソグラフ
イー技術を用いレジストパタン５１をマスクに
し、ポリシリコンをドライエツチングし、さらに
ポリシリコンをマスクとしてゲート酸化膜３をフ
ツ酸によりエツチングし、第３図ｂの形状とな
る。
イー技術を用いレジストパタン５１をマスクに
し、ポリシリコンをドライエツチングし、さらに
ポリシリコンをマスクとしてゲート酸化膜３をフ
ツ酸によりエツチングし、第３図ｂの形状とな
る。
次に、第３図ｃのように、レジスト５１および
ゲート電極４をマスクに用いる砒素（AS）を５
×1012ないし１×1013ions／cm2のドーズ量でイオ
ンインプラテーシヨンして濃度１×1016〜１×
1018cm-3のN-層５，５′を形成する。
ゲート電極４をマスクに用いる砒素（AS）を５
×1012ないし１×1013ions／cm2のドーズ量でイオ
ンインプラテーシヨンして濃度１×1016〜１×
1018cm-3のN-層５，５′を形成する。
次に、第３図ｄに示すように、レジスト５１を
マスクにし、反応性イオンエツチヤーにより異方
性エツチングを行い、シリコン半導体基板１を
2000Åないし3000Åエツチングする。これにより
ゲート電極４とＰ型シリコン半導体基板１との段
差の側壁にはゲート酸化膜３の下にまわりこんだ
N-層５，５′が残る。N-層５，５′はゲート電極
４の下部からはみ出さないようになる。この状態
でレジスト５１を除去すると、第３図ｄの形状と
なる。
マスクにし、反応性イオンエツチヤーにより異方
性エツチングを行い、シリコン半導体基板１を
2000Åないし3000Åエツチングする。これにより
ゲート電極４とＰ型シリコン半導体基板１との段
差の側壁にはゲート酸化膜３の下にまわりこんだ
N-層５，５′が残る。N-層５，５′はゲート電極
４の下部からはみ出さないようになる。この状態
でレジスト５１を除去すると、第３図ｄの形状と
なる。
次に、第３図ｅに示すように、ポリシリコンの
ゲート電極４をマスクにして全面に砒素を５×
1015ないし２×1016ions／cm2のドーズ量でイオン
インプラテーシヨンして、濃度１×1019〜１×
1021cm-3のN+層６，６′を形成する。イオンイン
プラテーシヨンした砒素を電気的に活性化するた
めに950℃で１時間アニールを行う。
ゲート電極４をマスクにして全面に砒素を５×
1015ないし２×1016ions／cm2のドーズ量でイオン
インプラテーシヨンして、濃度１×1019〜１×
1021cm-3のN+層６，６′を形成する。イオンイン
プラテーシヨンした砒素を電気的に活性化するた
めに950℃で１時間アニールを行う。
その後、第３図ｆに示すように、絶縁膜７を
PSG（リンシリカガラス）などで形成し、所望な
場所にコンタクトホール８を開孔し、アルミ配線
９を施す。最後に保護膜１０を窒化シリコン膜で
形成し、MOSFETの製造工程を完了する。
PSG（リンシリカガラス）などで形成し、所望な
場所にコンタクトホール８を開孔し、アルミ配線
９を施す。最後に保護膜１０を窒化シリコン膜で
形成し、MOSFETの製造工程を完了する。
以上説明したように、第１の実施例では、ドレ
イン拡散層がN+−N-構造となるため、ドレイン
近傍での電界集中が抑制できゲート長が短い
MOSFETにおいてもホツトキヤリアの発生が低
減される。
イン拡散層がN+−N-構造となるため、ドレイン
近傍での電界集中が抑制できゲート長が短い
MOSFETにおいてもホツトキヤリアの発生が低
減される。
従来の構造では、実効ゲート長2μmの
MOSFETのソースドレイン間のブレークダウン
電圧は10V前後であるのに対し、この発明の構造
では実効ゲート長1μmでも12V程度が得られ、よ
り微細なMOSFETを実現できる。
MOSFETのソースドレイン間のブレークダウン
電圧は10V前後であるのに対し、この発明の構造
では実効ゲート長1μmでも12V程度が得られ、よ
り微細なMOSFETを実現できる。
また、短チヤンネル化によるしきい値電圧の低
下も緩和され、回路設計および製造プロセスのマ
ージンが拡大される利点があるとともに、側壁の
N-のためゲートソースおよびゲートドレイン間
の寄生容量が減少し、高速動作が可能となる利点
もある。
下も緩和され、回路設計および製造プロセスのマ
ージンが拡大される利点があるとともに、側壁の
N-のためゲートソースおよびゲートドレイン間
の寄生容量が減少し、高速動作が可能となる利点
もある。
さらに、製造工程の面から見れば、従来の構造
とくらべ、同一マスク数で済むため、大幅に工程
を増加することなく製造可能である。
とくらべ、同一マスク数で済むため、大幅に工程
を増加することなく製造可能である。
ソース・ドレイン間ブレークダウン電圧などを
支配する重要なプロセスパラメータであるN-層
５，５′の長さL1（第２図参照）およびN-層の不
純物濃度は主にN-層形成イオンインプラテーシ
ヨンのドーズ量と打ち込みエネルギおよびその後
の工程における熱処理の３点によつて決定される
ため、長さL1およびN-層不純物濃度を精度よく
制御できる。
支配する重要なプロセスパラメータであるN-層
５，５′の長さL1（第２図参照）およびN-層の不
純物濃度は主にN-層形成イオンインプラテーシ
ヨンのドーズ量と打ち込みエネルギおよびその後
の工程における熱処理の３点によつて決定される
ため、長さL1およびN-層不純物濃度を精度よく
制御できる。
したがつて、製造工程によるMOSFETの特
性、ばらつきを抑えられる利点も得られる。
性、ばらつきを抑えられる利点も得られる。
なお、この発明は、基板あるいは基板中に設け
られたウエルをＮ型とし、不純物の極性を反転さ
せればＰチヤンネルMOSFETにも利用すること
ができる。
られたウエルをＮ型とし、不純物の極性を反転さ
せればＰチヤンネルMOSFETにも利用すること
ができる。
また、ゲート電極にポリシリコン以外にたとえ
ばモリブデンシリサイドのような材料を用いるこ
とも可能である。
ばモリブデンシリサイドのような材料を用いるこ
とも可能である。
（発明の効果）
以上のように、この発明のMIS型電界効果トラ
ンジスタおよびその製造方法によれば、第１導電
型の半導体基板あるいは半導体層上にゲート絶縁
膜を形成し、このゲート絶縁膜上にゲート電極を
構成し、ゲート電極と自己整合的に半導体基板あ
るいは半導体層を堀り下げた位置に第２導電型不
純物ドープ層を形成し、この第２高濃度第２導電
型不純物ドープ層とゲート酸化膜の下のチヤンネ
ル部分との間に低濃度のゲート電極の下部にのみ
存在する第２導電型不純物層を形成するようにし
たので、ドレイン近傍での電界集中が抑制でき
る。
ンジスタおよびその製造方法によれば、第１導電
型の半導体基板あるいは半導体層上にゲート絶縁
膜を形成し、このゲート絶縁膜上にゲート電極を
構成し、ゲート電極と自己整合的に半導体基板あ
るいは半導体層を堀り下げた位置に第２導電型不
純物ドープ層を形成し、この第２高濃度第２導電
型不純物ドープ層とゲート酸化膜の下のチヤンネ
ル部分との間に低濃度のゲート電極の下部にのみ
存在する第２導電型不純物層を形成するようにし
たので、ドレイン近傍での電界集中が抑制でき
る。
これにともない、ゲート長が短いMOSFETに
おいてもホトキヤリアの発生が低減され、微細な
MOSFETが実現できるとともに、短チヤンネル
化によるしきり値電圧の低下が緩和され回路設計
と製造プロセスのマージンが拡大される利点があ
る。
おいてもホトキヤリアの発生が低減され、微細な
MOSFETが実現できるとともに、短チヤンネル
化によるしきり値電圧の低下が緩和され回路設計
と製造プロセスのマージンが拡大される利点があ
る。
また、製造工程におけるMOSFETの特性およ
びばらつきを抑制できる利点がある。
びばらつきを抑制できる利点がある。
第１図はこの発明のMIS型電界効果トランジス
タの第１の実施例の平面図、第２図は第１図のＡ
−A′における断面図、第３図ａ〜第３図ｆはこ
の発明のMIS型電界効果トランジスタの製造方法
の一実施例の製造工程を説明した図である。 １……シリコン半導体基板、２……酸化膜、３
……ゲート酸化膜、４……ゲート電極、５，５′
……N-層、６，６′……N+層、７……絶縁膜、
８……コンタクトホール、９……アルミ配線、１
０……保護膜。
タの第１の実施例の平面図、第２図は第１図のＡ
−A′における断面図、第３図ａ〜第３図ｆはこ
の発明のMIS型電界効果トランジスタの製造方法
の一実施例の製造工程を説明した図である。 １……シリコン半導体基板、２……酸化膜、３
……ゲート酸化膜、４……ゲート電極、５，５′
……N-層、６，６′……N+層、７……絶縁膜、
８……コンタクトホール、９……アルミ配線、１
０……保護膜。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型半導体基板あるいは半導体層上に
形成されたゲート絶縁膜と、前記ゲート絶縁膜上
に形成されたゲート電極と、このゲート電極と自
己整合的に前記半導体基板あるいは半導体層を堀
り下げた位置に形成された高濃度第２導電型不純
物トープ層と、前記ゲート酸化膜の下のチヤネル
部分と前記高濃度第２導電型不純物ドープ層との
間の段差部に形成され、前記ゲート電極の下部に
のみ存在する低濃度第２導電型不純物ドープ層を
具備することを特徴とするMIS型電界効果トラン
ジスタ。 ２ 第１導電型半導体基板あるいは半導体層上に
ゲート絶縁膜を形成してその上にゲート電極を形
成する工程と、前記ゲート電極の所定領域を残し
てエツチングするとともにこの残存したゲート電
極をマスクとして前記ゲート絶縁膜をエツチング
しかつ残存したゲート電極とゲート絶縁膜をマス
クとして前記半導体基板あるいは半導体層にイオ
ン打込みを行つて低濃度第２導電型不純物ドープ
層を形成する工程と、この低濃度第２導電型不純
物ドープ層の異方性エツチングを行つて前記ゲー
ト絶縁膜の下にのみ前記低濃度第２導電型不純物
ドープ層を残存させる工程と、前記異方性エツチ
ングを行つた個所に前記ゲート電極をマスクとし
てイオン打込みを行つて高濃度第２導電型不純物
ドープ層を形成する工程とよりなるMIS型電界効
果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15306983A JPS6046071A (ja) | 1983-08-24 | 1983-08-24 | Ｍｉｓ型電界効果トランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15306983A JPS6046071A (ja) | 1983-08-24 | 1983-08-24 | Ｍｉｓ型電界効果トランジスタおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6046071A JPS6046071A (ja) | 1985-03-12 |
| JPH053135B2 true JPH053135B2 (ja) | 1993-01-14 |
Family
ID=15554302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15306983A Granted JPS6046071A (ja) | 1983-08-24 | 1983-08-24 | Ｍｉｓ型電界効果トランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6046071A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63164368A (ja) * | 1986-12-26 | 1988-07-07 | Nec Corp | 絶縁ゲ−ト型半導体装置 |
| US4876213A (en) * | 1988-10-31 | 1989-10-24 | Motorola, Inc. | Salicided source/drain structure |
| US5798291A (en) * | 1995-03-20 | 1998-08-25 | Lg Semicon Co., Ltd. | Method of making a semiconductor device with recessed source and drain |
-
1983
- 1983-08-24 JP JP15306983A patent/JPS6046071A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6046071A (ja) | 1985-03-12 |
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