KR0144172B1 - 마스크롬 제조방법 - Google Patents

마스크롬 제조방법

Info

Publication number
KR0144172B1
KR0144172B1 KR1019950009360A KR19950009360A KR0144172B1 KR 0144172 B1 KR0144172 B1 KR 0144172B1 KR 1019950009360 A KR1019950009360 A KR 1019950009360A KR 19950009360 A KR19950009360 A KR 19950009360A KR 0144172 B1 KR0144172 B1 KR 0144172B1
Authority
KR
South Korea
Prior art keywords
forming
cell
gate electrode
mask rom
manufacturing
Prior art date
Application number
KR1019950009360A
Other languages
English (en)
Other versions
KR960039400A (ko
Inventor
신봉조
김진수
Original Assignee
문정환
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR1019950009360A priority Critical patent/KR0144172B1/ko
Publication of KR960039400A publication Critical patent/KR960039400A/ko
Application granted granted Critical
Publication of KR0144172B1 publication Critical patent/KR0144172B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/38—Doping programmed, e.g. mask ROM
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 마스크롬 제조방법에 관한 것으로, 낸드(NAND) 셀(cell)에서 온(ON)상태시 종래의 디플리션(Depletion) 트랜지스터를 형성하는 공정 대신에 트랜지스터의 펀치 스로우(Punch Through) 현상을 이용하여 공정을 단순화하고, 실효채널의 길이가 작아 셀 사이즈(Cell Size)를 감소시키며 셀의 스피트 특성을 향상시킨다.
또한 채널저항이 거의 없어 낮은 전압특성에 적합하도록 하는데 적합한 마스크롬 제조방법을 제공하기 위한 것이다.
이를 위한 본 발명의 마스크롬 제조방법은 활성영역과 격리영역으로 정의된 반도체기판상의 격리영역에 필드산화막을 형성하는 공정, 상기 활성영역상의 소정부분에 게이트 전극을 형성하고, 상기 게이트 전극상에 도전층을 형성한 후 게이트 측벽을 형성하는 공정, 상기 게이트 전극양측의 반도체 기판에 소오스/드레인 불순물 영역을 형성하는 공정, 상기 결과물 전면에 감광막을 증착하고 셀의 오프(off) 상태를 형성하고자 하는 셀 부위의 감광막을 선택적으로 제거하는 공정, 상기 코딩용 마스크를 이용하여 셀의 오프(off) 상태 형성을 위한 셀 부위에 코팅 이온주입을 실시하여 트랜지스터의 기판농도를 증가시키는 공정, 상기 감광막을 제거하고 결과물 전면에 제1층간 절연막, 제2층간 절연막을 차례로 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.

Description

마스크롬(Mask ROM) 제조방법
제1도는 일반적인 마스크롬의 등가회로도
제2도 (a)∼(d)는 종래의 마스크롬 제조시 데이터 코딩공정을 도시한 도면
제3도 (a)∼(b)는 본 발명의 마스크롬 제조시의 데이터 코딩공정을 도시한 도면
* 도면의 주요부분에 대한 부호의 설명
21 : 반도체 기판22 : 필드산화막
23 : 게이트 전극24 : 텅스텐 실리사이드
25 : 게이트 측벽26 : 소오스/드레인 불순물영역
27 : 감광막28 : 인핸스먼트(Enhancement) 영역
29 : 제1층간 절연막30 : 제2층 간절연막
본 발명은 마스크롬(Mask ROM) 제조방법에 관한 것으로서, 특히 트랜지스터의 펀치스로우(Punch Through) 현상을 이용하여 셀 사이즈 및 셀의 스피드 특성을 개선하고, 낸드(NAND) 셀의 서브-마이크론(sub-㎛) 셀을 구현하는데 적당하도록 한 마스크롬(Mask ROM) 제조방법에 관한 것이다.
일반적으로 마스크롬(Mask ROM) 메모리 셀은 콘택트 마스크방식, 확산층 마스크방식, 낸드(NAND)형 이온주입방식 등을 이용하여 제조하였다.
이하, 첨부도면을 참조하여 종래의 마스크롬 제조방법을 설명하면 다음과 같다.
제1도는 일반적인 마스크롬의 등가회로도이고, 제2도 (a)∼(d)는 종래의 마스크롬 제조시의 데이터 코딩공정을 나타낸 공정단면도이다.
먼저, 제2도(a)와 같이 반도체 기판(1) 소정영역에 필드산화막(2)을 형성하여 소자격리 영역과 활성영역을 형성하고 이어서 게이트 절연막(3)을 형성한 다음 전면에 감광막(4)을 도포하여 디플리션 이온주입을 위해 상기 감광막(4)을 선택적으로 제거한 다음, 반도체 기판(1)의 활성영역에 디플리션(Depletion) 영역(5) 형성용 이온주입을 한다.
이어서 제2도 (b)와 같이 활성영역의 소정부분에 게이트 전극(6)과 상기 게이트전극(6)상에 텅스텐 실리사이드(7)를 형성한 다음, 소오스/드레인 형성용 저농도 N-이온을 주입한다.
이어서 제2도(c)와 같이 전면에 절연막을 증착하여 에치백 공정을 통해 게이트 측벽(8)을 형성한 다음, 고농도의 N+이온을 주입하여 디플리션형 트랜지스터를 LDD(Lightly Doped Drain) 구조를 갖도록 형성한다.
이어서 제2도 (d)와 같이 전면에 감광막(4a)을 도포한 후 인핸스먼트(Enhancement) 영역(9)을 형성하고자 하는 셀 부위의 감광막을 선택적으로 제거하여 코딩이 온 주입을 실시하므로서 트랜지스터의 Vt(Threshold Voltage)를 높여준다.
그러나, 상기 종래의 마스크롬 제조방법은 디플리션(Depletion)형 트랜지스터를 인핸스먼트(Enhancement)형 트랜지스터로 환원시킴에 따라 이동도(Mobility)가 떨어져 동작전류가 낮아지고, 특히 낸드(NAND) 셀을 이용하는 경우는 칩(chip)의 스피트가 떨어지고 코딩(coding)시 미스얼라인(misalign)을 고려해서 셀을 설계해야 하므로 칩(chip)의 크기가 커지게 되는 문제점이 있었다.
본 발명은 상술한 종래의 마스크롬 제조방법에 관한 문제점을 해결하기 위해 안출한 것으로, 실효채널(Leff)의 길이를 좁게 함으로써 칩(chip)의 크기를 줄이고, 펀치스로우(Punch Through)현상을 이용하여 칩(chip)의 스피드를 향상시키며 채널저항이 거의 없으므로 낮은 전압특성에 적합하도록 하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 마스크롬 제조방법은 활성영역과 격리영역으로 정의된 반도체 기판상의 격리영역에 필드산화막을 형성하는 공정, 상기 활성영역의 소정부분에 게이트 전극을 형성하고, 상기 게이트 전극상에 도전층을 형성한 후 게이트 측벽을 형성하는 공정, 상기 게이트 전극양측의 반도체 기판에 소오스/드레인 불순물 영역을 형성하는 공정, 상기 결과물 전면에 코딩용 마스크로서 감광막을 증착하고 셀의 오프(OFF)상태를 형성하고자 하는 셀 부위의 감광막을 선택적으로 제거하는 공정, 상기 코딩용 마스크를 이용하여 셀의 오프(off)상태 형성을 위한 셀부위에 코딩(coding) 이온주입을 실시하여 트랜지스터의 기판농도를 증가시키는 공정, 상기 감광막을 제거하고 결과물 전면에 제1층간 절연막, 제2층간 절연막을 차례로 증착하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부도면을 참조하여 본 발명의 마스크롬 제조방법을 설명하면 다음과 같다.
제3도 (a)∼(d)는 본 발명의 마스크롬 제조시의 데이터 코딩공정을 도시한 도면이다.
먼저 제3도 (a)와 같이 반도체 기판(21)상에 격리영역과 활성영역을 정의하고, 상기 격리영역에 필드산화막(22)을 형성한 다음 게이트 절연막을 형성한다.
이어서 상기 활성영역의 소정부분에 게이트 전극(23)을 형성하고 상기 게이트 전극상에 텅스텐 실리사이드(24)를 형성한 후, 전면에 절연막을 증착한 후 에치백하여 게이트 측벽(25)을 형성한다.
이때 게이트 전극(23)은 숏채널(Short Channel)에 의한 펀치 스로우(Punch Through) 현상을 이용하기 위해 실효채널 길이(Leff)를 종래의 셀 트랜지스터의 실효채널 길이보다 작게 패터닝 한다.
다음에 제3도 (b)와 같이 반도체 기판상의 게이트전극 양측에 소오스/드레인 불순물 영역(26)을 형성한 후, 제3도(c)와 같이 전면에 감광막(27)을 도포한다.
이어서 인핸스먼트형 트랜지스터(28)를 형성할 셀 부위의 감광막을 선택적으로 제거한 후 코딩이온 주입을 실시하여 트랜지스터의 Vt(Threshold Voltage)를 높여준다.
다음에 제3도 (d)와 같이 상기 감광막을 제거하고 상기 전면에 제1층간 절연막으로서 산화막(29)과 제2층간 절연막으로서 BPSG(Borophoshpo Silicate Glass)(30)를 차례로 형성한다.
이상 상술한 바와 같이 본 발명의 마스크롬 제조방법은 낸드(NAND) 셀에서 온(on)상태시 종래의 디플리션(Depletion) 트랜지스터를 형성하는 공정 대신에 트랜지스터의 펀치 스로우(Punch Through) 현상을 이용하므로 디플리션 트랜지스터 형성공정이 필요치 않으며 채널저항이 거의 없으므로 낮은 전압특성에 적합하고 실효채널 길이(Leff)를 작게 하여 셀 사이즈(size)를 감소시키며 셀의 스피드 특성을 향상시키는 효과가 있다.

Claims (3)

  1. 활성영역과 격리영역으로 정의된 반도체 기판상의 격리영역에 필드산화막을 형성하는 공정, 상기 활성영역의 소정부분에 게이트 전극을 형성하고 상기 게이트 전극상에 도전층을 형성한 후 게이트 측벽을 형성하는 공정, 상기 게이트 전극양측의 반도체 기판에 소오스/드레인 불순물 영역을 형성하는 공정, 상기 결과물 전면에 코딩용 마스크로서 감광막을 증착하고 셀의 오프(off)상태를 형성하고자 하는 셀 부위의 감광막을 선택적으로 제거하는 공정, 상기 코딩(coding)용 마스크를 이용하여 셀의 오프(off)상태 형성을 위한 셀 부위에 코딩(coding) 이온주입을 실시하여 트랜지스터의 기판농도를 증가시키는 공정, 상기 감광막을 제거하고 결과물 전면에 제1층간 절연막, 제2층간 절연막을 차례로 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 마스크롬 제조방법.
  2. 제1항에 있어서, 상기 게이트 전극의 실효채널 길이(Leff)는 펀치 스로우(Punch Through) 효과를 얻기 위해 작게 패터닝 함을 특징으로 하는 마스크롬 제조방법.
  3. 제1항에 있어서, 상기 절연막으로서는, 산화막과 BPSG(Borophospho Silicate Glass)를 형성함을 특징으로 하는 마스크롬 제조방법.
KR1019950009360A 1995-04-20 1995-04-20 마스크롬 제조방법 KR0144172B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950009360A KR0144172B1 (ko) 1995-04-20 1995-04-20 마스크롬 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950009360A KR0144172B1 (ko) 1995-04-20 1995-04-20 마스크롬 제조방법

Publications (2)

Publication Number Publication Date
KR960039400A KR960039400A (ko) 1996-11-25
KR0144172B1 true KR0144172B1 (ko) 1998-07-01

Family

ID=66523548

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950009360A KR0144172B1 (ko) 1995-04-20 1995-04-20 마스크롬 제조방법

Country Status (1)

Country Link
KR (1) KR0144172B1 (ko)

Also Published As

Publication number Publication date
KR960039400A (ko) 1996-11-25

Similar Documents

Publication Publication Date Title
US5510279A (en) Method of fabricating an asymmetric lightly doped drain transistor device
KR100223846B1 (ko) 반도체 소자 및 그의 제조방법
KR19980029024A (ko) 모스펫 및 그 제조방법
KR0140719B1 (ko) 모스 전계효과 트랜지스터의 제조방법
KR19980082416A (ko) 반도체 소자의 구조 및 제조 방법
US6054357A (en) Semiconductor device and method for fabricating the same
US20010002058A1 (en) Semiconductor apparatus and method of manufacture
US6027978A (en) Method of making an IGFET with a non-uniform lateral doping profile in the channel region
KR100272528B1 (ko) 반도체소자 및 이의 제조방법
KR0161474B1 (ko) 셀 플러그 이온주입을 이용한 반도체 메모리장치의 제조방법
US5527725A (en) Method for fabricating a metal oxide semiconductor field effect transistor
KR100272529B1 (ko) 반도체 소자 및 그 제조방법
KR0144172B1 (ko) 마스크롬 제조방법
KR100215891B1 (ko) 마스크 롬 코딩방법
KR100329749B1 (ko) 반도체소자의코발트실리사이드막을이용한모스트랜지스터형성방법
KR940002781B1 (ko) 곡면 이중 게이트를 갖는 반도체 장치의 제조방법
US6936517B2 (en) Method for fabricating transistor of semiconductor device
KR100339419B1 (ko) 앨디디(ｌｄｄ)구조의 트랜지스터 제조방법
KR940010926B1 (ko) Mos트랜지스터 반도체 장치 및 그의 제조방법
KR100252842B1 (ko) 반도체 소자 및 그 제조방법
KR100593134B1 (ko) 플랫 롬 트랜지스터의 제조 방법
KR0156147B1 (ko) 씨모스 제조방법
KR0166888B1 (ko) 박막트랜지스터 제조방법
KR960000954B1 (ko) 반도체 소자 제조방법
KR100469149B1 (ko) 반도체소자의제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050318

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee