JPH01765A - semiconductor equipment - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、より詳しくはMIS型電界
効果トランジスタの構造に関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a semiconductor device, and more particularly to the structure of a MIS field effect transistor.
従来のM I S型電界効果トランジスタ(2下、MI
SFETと略記する。)は高速化、 高集+a化、高信
斬性等を実現するために、多結晶シリコン層をゲート電
極とした構造が採用されている。Conventional MI S type field effect transistor (2 lower, MI
It is abbreviated as SFET. ) adopts a structure in which a polycrystalline silicon layer is used as a gate electrode in order to achieve high speed, high density +A, high reliability, etc.
第2図はこの種のMO3型電界効寒トランジスタ(以下
、MOSFETと略記する。)の構造を示す断面説明図
である。FIG. 2 is an explanatory cross-sectional view showing the structure of this type of MO3 field effect transistor (hereinafter abbreviated as MOSFET).
第2図に示す例えば、nチャネル型MO3FETにおい
て、このトランジスタは、P型シリコン(S i)基板
1の主表面に形成されている。P型Si基板1内には選
択的に素子間分離用フィールド酸化膜2が形成され、素
子形成領域内にはゲート嗅6を介して多結晶シリコン層
からなるゲート電極9が設けられている。さらに、この
ゲート電(仮9をイオン打込みのマクスとして自己整合
的にn+型ソース領域3及びn+型ドレイン領域4が形
成されている。なお、第2図において、ソース領域3、
トレイ/領域4及びゲート電極9からの電(カの引き出
しかアルミニウム(AI)’Jにヨリなされるが、ここ
では省略する。For example, in the n-channel MO3FET shown in FIG. 2, this transistor is formed on the main surface of a P-type silicon (Si) substrate 1. A field oxide film 2 for element isolation is selectively formed in the P-type Si substrate 1, and a gate electrode 9 made of a polycrystalline silicon layer is provided in the element forming region via a gate electrode 6. Further, an n+ type source region 3 and an n+ type drain region 4 are formed in a self-aligned manner using this gate electrode (temporary 9) as a mask for ion implantation.In addition, in FIG.
Electricity is drawn from the tray/region 4 and the gate electrode 9 using aluminum (AI), but this is omitted here.
前述の従来のh+ OS F E Tのf+W 造によ
れば、以下に列挙するような主として電極hM aに起
因する2、3の素子特性上の間悪点がある。According to the f+W structure of the conventional h+ OS FET mentioned above, there are a few disadvantages in the device characteristics mainly caused by the electrode hM a as listed below.
(1) 従来のM OS F E Tにおいては、ドレ
イン−基板間の容量が太きいため、トランジスタの動作
速度が遅い。(1) In a conventional MOS FET, the capacitance between the drain and the substrate is large, so the operating speed of the transistor is slow.
■ ドレイン−基板間の、容量を低下するためには、ド
レイン領域の面積を縮小すればよい。しかしなから、第
2図に示すような、従来の構造によれば、ゲート電re
’、ソース畠ドレイ/コンタクトホール、ソース自ト
レイン電極の形成において、リングラフィ工程の位置合
わせによる制限を受けるため、各パターンに位置合わせ
余裕を持つことが必要となる。そのため、ドレイン領域
の面積低減には限界が生じ、前述の素子の高速化及び高
密度化には限界かある。(2) In order to reduce the capacitance between the drain and the substrate, the area of the drain region can be reduced. However, according to the conventional structure as shown in FIG.
'The formation of the source drain/contact hole and source self-train electrode is limited by the alignment of the phosphorography process, so it is necessary to have alignment margin for each pattern. Therefore, there is a limit to reducing the area of the drain region, and there is a limit to increasing the speed and density of the above-mentioned device.
(3) 素子の微細化に伴い、ソース領域及びドレイ
ン領域等のV:散層の接合のンヤロー化及びコンタクト
ホールの縮小化により、コンタクトホール部において拡
散層と配′g電極との接触を安定して形成することが困
難となる。(3) With the miniaturization of devices, the contact between the diffusion layer and the arranged electrode in the contact hole area is becoming more stable due to the narrowing of the junction of the V: diffusion layer in the source and drain regions and the reduction in the size of the contact hole. This makes it difficult to form.
(4) ゲート電極として多結晶シリコ7Erを用い
ているため、これによる配線遅延が素子の高速化の障害
となる。(4) Since polycrystalline silicon 7Er is used as the gate electrode, the wiring delay caused by this becomes an obstacle to increasing the speed of the device.
そこで、本発明はこのような問題点を解決するもので、
その目的とするところは、寄生領域の面積を縮小するこ
とにより寄生容量を大幅に低減するとともに、ゲート電
極として全屈を用いることが可能となる構造とすること
により、MOSFETの高性能化、高密度化を達成せし
め、さらにトレイ/領域を緩い傾斜形不純物濃度分布と
することにより、信頼性に優れた素子を実現することに
ある。Therefore, the present invention aims to solve these problems.
The purpose of this is to significantly reduce the parasitic capacitance by reducing the area of the parasitic region, and to create a structure that allows the use of a fully bent gate electrode, thereby improving the performance and high performance of MOSFETs. The object of the present invention is to realize an element with excellent reliability by achieving high density and by making the tray/region have a gently sloped impurity concentration distribution.
本発明の半導体装置は、MIS構造ををする半導体HH
において、ソースもしくはドレイン形成領域から素子間
分離領域に設けられた多結晶シリコン層と、前記多結晶
シリコン層からの拡散により自己整合的に形成され緩い
傾斜形不純物濃度分布を有するソース領域及びドレイン
領域と、前記多結晶シリコン囮により自己整合的に定め
られたチャネル領域と、そのチャネル領域上にゲート膜
を介しで、前記多結晶シリコン層上に設けられた絶縁膜
にかけて形成されたゲート電極とを備えたことを特徴と
する。The semiconductor device of the present invention is a semiconductor HH having an MIS structure.
A polycrystalline silicon layer provided from a source or drain formation region to an element isolation region, and a source region and a drain region formed in a self-aligned manner by diffusion from the polycrystalline silicon layer and having a gently sloped impurity concentration distribution. and a channel region defined in a self-aligned manner by the polycrystalline silicon decoy, and a gate electrode formed over the channel region through a gate film and an insulating film provided on the polycrystalline silicon layer. It is characterized by having
本発明においては、多結晶・シリコン届からの不純物拡
散によりソース・ドレイン領域を自己整合的に形成し、
さらにこの多結晶シリコン層でソース・トレイ/の電極
を引き出す構成としたから、リングラフィ技術の制限を
受けずに寄生領域の面積を縮小化し、寄生領域の素子へ
の影りが大幅に取り除かれる。さらに、拡散層は多結晶
シリコン層を介して配線層に接続されるため、コンタク
トホール部において、安定な電気的接触が実現される。In the present invention, source and drain regions are formed in a self-aligned manner by impurity diffusion from polycrystalline silicon.
Furthermore, since the source tray/electrode is drawn out using this polycrystalline silicon layer, the area of the parasitic region can be reduced without being subject to the limitations of phosphorography technology, and the shadow of the parasitic region on the device can be largely eliminated. . Furthermore, since the diffusion layer is connected to the wiring layer via the polycrystalline silicon layer, stable electrical contact is achieved in the contact hole portion.
その上、ゲート電極形成後の熱処理の低温化が可能とな
るため、ゲート電極材料として金属層を用い、ゲート電
極材料による配線遅延を低減する。また、ドレイン領域
が緩い傾斜形不純物濃度分布ををするため、MISFE
T動作時のドレイン領域近傍での電界集中を緩和し、ホ
ットエレクトロン等による閾値電圧シフト等が少なくな
る。Furthermore, since it is possible to lower the temperature of heat treatment after forming the gate electrode, a metal layer is used as the gate electrode material to reduce wiring delay due to the gate electrode material. In addition, since the drain region has a gently sloped impurity concentration distribution, the MISFE
Electric field concentration near the drain region during T operation is alleviated, and threshold voltage shifts due to hot electrons and the like are reduced.
以下、本発明の実施例を図面によってその製造方法とと
もに説明する。Hereinafter, embodiments of the present invention will be described with reference to the drawings, together with a manufacturing method thereof.
第1図は本発明の一実施例を示す半導体装置の断面説明
図である。FIG. 1 is an explanatory cross-sectional view of a semiconductor device showing one embodiment of the present invention.
第1図において、MOSFETはnチャネル型であり、
P型Si基板1の主表面に形成゛されている。■)型S
i基板l内には選択的にフィールド酸化膜2が形成され
、さらに素子形成領域上からこのフィールド酸化l12
2にかけてn+型多結晶シリコン層5が設けられ、との
n+型多結晶シリコン層5からの不純物拡散により、自
己整合的に緩い傾斜形不純物濃度分布を有するソース領
域(n+ソース領域3とn−ノース領域3aからなる)
とドレイン領域(n+ ドレイン領域4とn−ドレイン
領域4aからなる)が形成されるとともに、それらのソ
ース・ドレイン領域の電極の引き出しがn+型多結晶シ
リコン層5によりなされる。さらに、チャネル領域がこ
のn+型多結晶シリコン層5により、自己整合的に定め
られ、このチャネル領域上にはゲート膜6を介しで、多
結晶シリコン層、高融点金属、金属、金属シリサイドの
いずれかから選ばれてなるゲート電極8が形成されてい
る。 なお、図中、7は酸化(SiOt)膜であり、n
+型多結晶シリコン層5からの電極の引き出しは省略し
である。In FIG. 1, the MOSFET is an n-channel type,
It is formed on the main surface of the P-type Si substrate 1. ■) Type S
A field oxide film 2 is selectively formed in the i-substrate l, and this field oxide film l12 is further formed from above the element formation region.
2, an n+ type polycrystalline silicon layer 5 is provided, and by impurity diffusion from the n+ type polycrystalline silicon layer 5, a source region (n+ source region 3 and n- Consisting of north area 3a)
and drain regions (consisting of n+ drain region 4 and n- drain region 4a) are formed, and electrodes of these source and drain regions are drawn out by n+ type polycrystalline silicon layer 5. Further, a channel region is defined by this n+ type polycrystalline silicon layer 5 in a self-aligned manner, and any one of the polycrystalline silicon layer, high melting point metal, metal, and metal silicide is formed on this channel region via a gate film 6. A gate electrode 8 selected from these is formed. In addition, in the figure, 7 is an oxide (SiOt) film, and n
The drawing out of the electrode from the +-type polycrystalline silicon layer 5 is omitted.
上記実施例の構造によれば、n+型多拮品シリコン層5
からの不純物拡散によりソース・ドレイ/領域3.3a
、4.4aが自己整合的に形成されるとともに、それら
ソース・ドレイ/の電極の引き出しがこのn”ffi多
結晶シリコン56によりなされるため、前述のリングラ
フィ技術の制限を受けずに素子寸法の縮小化が可能とな
る。その結果トレイン−基板間溶容等の寄生素子を大幅
に低減することができ、素子の高性能化、高集積化か実
現される。According to the structure of the above embodiment, the n+ type multi-component silicon layer 5
Source/drain/region 3.3a by impurity diffusion from
, 4.4a are formed in a self-aligned manner, and the source and drain electrodes are drawn out using this n''ffi polycrystalline silicon 56. As a result, parasitic elements such as the train-to-substrate dissolution volume can be significantly reduced, leading to higher performance and higher integration of the device.
さらに、拡散層(ソース拳ドレイン領域3.3a、4.
4aと配線金属層の間にはn+型多結晶シリコン朽5か
入るため、拡散層と配線金属層とが直接に接することが
なく、コンタクトホール部において安定な電気的接触が
可能となる。Furthermore, diffusion layers (source and drain regions 3.3a, 4.
Since the n+ type polycrystalline silicon layer 5 is inserted between the wiring metal layer 4a and the wiring metal layer, the diffusion layer and the wiring metal layer do not come into direct contact with each other, and stable electrical contact is possible at the contact hole portion.
また、この構造によれば、ゲート電極形成後の熱処理を
低温化することができ、ゲート電極として、アルミニウ
ム等の金属層を採用できるため、ゲート電極材料による
配線遅延を低減し、素子を高速化ならしめる効果がある
。Additionally, according to this structure, it is possible to lower the temperature of heat treatment after forming the gate electrode, and a metal layer such as aluminum can be used as the gate electrode, reducing wiring delays caused by the gate electrode material and increasing the speed of the device. It has a calming effect.
その上、ドレイン領域がn+型ドレイン領域4とn−ド
レイン領域とからなり緩い傾斜形不純物り度を有するた
め、MO3FET!作時のドレイン領域近傍における電
界集中を緩和し、ホ7)エレクトロン等によるMOSF
ETの閾値電圧のシフトやgmの劣下時を少なりシ、素
子の信頼性を大幅に向上せしめる。Moreover, since the drain region consists of an n+ type drain region 4 and an n- drain region and has a mild graded impurity concentration, MO3FET! It alleviates the electric field concentration near the drain region during operation, and
The shift of the threshold voltage of ET and the degradation of gm are reduced, and the reliability of the device is greatly improved.
次に、上記実施例の半導体装置の製造方法を第3図(a
l〜tdlについて順次説明する。Next, a method for manufacturing the semiconductor device of the above embodiment is shown in FIG.
l to tdl will be explained in order.
(1) フィールド酸化膜2が形成されたP型St基板
1上に、減圧CVD法により多結晶シリ:17層0.2
〜0.6μmを堆積後、イオン打込み法もしくはプレデ
イポジション法によりひf、 (A s )とり/(P
)をドーピングし、n中型多結晶シリコン層5を形成す
る。さらに、CVD法により5IOt膜7を堆積する。(1) On the P-type St substrate 1 on which the field oxide film 2 is formed, polycrystalline silicon: 17 layers 0.2
After depositing ~0.6 μm, hi f, (A s )/(P
) to form an n medium polycrystalline silicon layer 5. Furthermore, a 5IOt film 7 is deposited by CVD.
(第3図fat参照)(2) 次に、MOSFETの
チャネル領域と、ソース・ドレインの電極引き出し領域
を除く領域のSr Ox膜7とn+型多結晶シリコン層
5が選択的にエツチングされる。(第3図(bl参照)
(3) ついで、Si基板を800〜1000°Cで
酸化することにより、ゲート酸化膜6が形成される。こ
の際、n+型多結晶シリコンr!15の側壁が酸化され
、SiO,膜7aが同時に形成される。(See FIG. 3, fat) (2) Next, the SrOx film 7 and the n+ type polycrystalline silicon layer 5 in the region excluding the channel region of the MOSFET and the source/drain electrode extension regions are selectively etched. (See Figure 3 (bl)
(3) Next, the gate oxide film 6 is formed by oxidizing the Si substrate at 800 to 1000°C. At this time, n+ type polycrystalline silicon r! The side walls of 15 are oxidized, and SiO and film 7a are formed at the same time.
また、同時にn+型多結晶シリコン層5からひ素とリン
が2重拡散され、それらのSi中の拡散速度の違いを利
用して緩い傾斜形不純物濃度分布を仔したn型ソース領
域及びn型ドレイン領域が形成される。なお、n型ソー
ス領域はn+ンソー領域3とn−型ソース領域3aから
なり、n型ドレイン領域はn+型トンイン領域4とn+
型ドレイ/領域4aからなるe (第3図tcl参照)
(4) ひきつづき、アルミニウム等の金属をスパッ
タリング後、リングラフィによりゲート電極8のバター
ニングがなされる。(第3図(d))参Jl!? )以
下、従来の半導体装置の製造方法に従うことにより、前
述したごとき効果を奏する半導体装置が比較的少ない工
程で形成される。At the same time, arsenic and phosphorus are doubly diffused from the n+ type polycrystalline silicon layer 5, and by utilizing the difference in their diffusion rates in Si, an n-type source region and an n-type drain are formed with a gently sloped impurity concentration distribution. A region is formed. Note that the n-type source region consists of the n+ type tunnel region 3 and the n- type source region 3a, and the n-type drain region consists of the n+ type tunnel region 4 and the n+ type source region 3a.
e consisting of type dray/area 4a (see Figure 3 tcl)
(4) Subsequently, after sputtering a metal such as aluminum, the gate electrode 8 is patterned by phosphorography. (Figure 3(d)) See Jl! ? ) Hereinafter, by following the conventional method for manufacturing a semiconductor device, a semiconductor device having the above-mentioned effects can be formed in a relatively small number of steps.
上記実施例において多結晶シリコン層に変えてポリサイ
ド層もしくはシリサイド層を用いてもよい。さらに、ゲ
ート電極としては、アルミニウムに変えて多結晶シリフ
ン居、タングステン、モリプデ/、チタン、白金、コバ
ルトもしくはそれらのシリサイド化合物等を用いても差
支えない。このほか、S iOx膜にかえて、リンガラ
ス(PSG)膜、ボロンリンガラス(BPSG)膜、プ
ラズマ窒化(P−3iN)膜等を用いてもよい。また、
多結晶シリコン層には2gi類以上の拡散速度の異なる
同型の不純物をトノピッグしてもよい。In the above embodiments, a polycide layer or a silicide layer may be used instead of the polycrystalline silicon layer. Furthermore, instead of aluminum, polycrystalline silicon, tungsten, molybdenum, titanium, platinum, cobalt, or silicide compounds thereof may be used as the gate electrode. In addition, a phosphorus glass (PSG) film, a boron phosphorus glass (BPSG) film, a plasma nitride (P-3iN) film, etc. may be used instead of the SiOx film. Also,
The polycrystalline silicon layer may be doped with impurities of the same type having different diffusion rates of 2 gi or more.
ところで、上述の実施例においては、多結晶シリコン層
からの不純物の2重拡散により緩い傾斜形不純物濃度分
布のソース・ドレイン領域を形成したか、それに変えて
、多結晶シリコン届からの1種の不純物の拡散を2方法
以上の熱処理を組み合わせることにより上記のようなソ
ース・ドレイ7 f!IT域を形成してもよい。By the way, in the above embodiment, the source/drain regions with a gently sloped impurity concentration distribution were formed by double diffusion of impurities from the polycrystalline silicon layer, or alternatively, a type of source/drain region from the polycrystalline silicon layer was formed. By combining two or more heat treatments to diffuse impurities, the source/drain 7 f! An IT area may also be formed.
以上の実施例においては、nチャネル型MO5FETの
場合について説明したが、n型不純物に変えてボロン(
B)もしくはBF、等のP型不純物を用いることにより
、上記半導体装置と同様の効果を有するPチャネル型M
O3FETが得られる。In the above embodiments, the case of an n-channel MO5FET was explained, but instead of the n-type impurity, boron (
B) or by using a P-type impurity such as BF, a P-channel type M having the same effect as the above semiconductor device.
An O3FET is obtained.
また、本発明は上述の実施例に限定されず、その要旨を
逸しない範囲で種々変更が可能であることは言うまでも
ない。Furthermore, it goes without saying that the present invention is not limited to the above-described embodiments, and that various changes can be made without departing from the spirit of the invention.
以上述べたように、本発明の半導体装置によれば、多結
晶シリコン居からの不純物拡散により、ソース・ドレイ
ン領域が自己整合的に形成されるとともに、この多結晶
シリコン居てソース・トレインの電極を引き出すために
、リングラフィ技術の制限を受けずに素子寸法の縮小化
がなされる。As described above, according to the semiconductor device of the present invention, the source/drain regions are formed in a self-aligned manner by impurity diffusion from the polycrystalline silicon, and the source/drain regions are formed in the polycrystalline silicon by the impurity diffusion from the polycrystalline silicon. In order to bring out this, the device size can be reduced without being limited by phosphorography technology.
その結果M I S F E Tの寄生領域の影Uを大
幅に低減でき、素子の高性能化、高集積化が達成される
。As a result, the shadow U of the parasitic region of the MISFET can be significantly reduced, and higher performance and higher integration of the device can be achieved.
また、拡散層と配線金属層とが直接に接することがない
ため、コンタクトホール部において電気的に安定な接触
が得られ、信頼性に優れた素子が得られる。Further, since the diffusion layer and the wiring metal layer do not come into direct contact with each other, electrically stable contact can be obtained at the contact hole portion, and a highly reliable device can be obtained.
さらに、ゲート電極形成後の熱処理゛工程の低ム化が可
能となるため、ゲート電極として金属層が採用すること
ができ、ゲート電極材料による速度遅延を低減し、素子
の高速化が図れる。Furthermore, since it is possible to reduce the cost of the heat treatment step after forming the gate electrode, a metal layer can be used as the gate electrode, speed delays caused by the gate electrode material can be reduced, and the device can be made faster.
その上、ドレイ/領域が緩い傾斜形不純物濃度分布を有
するため、MISFET動作時のドレイン領域近傍にお
ける電界集中を緩和し、ホットエレクトロン等の問題を
回避し、信頼性に優れた素子を実現せしめる効果を仔す
る。Furthermore, since the drain/region has a gently sloped impurity concentration distribution, the electric field concentration near the drain region during MISFET operation is alleviated, and problems such as hot electrons are avoided, making it possible to realize a device with excellent reliability. to have a baby.
′:J1図は本発明の一実施例を示す半導体装置の断面
説明図、第2図は従来の半導体装置の断面説明図、第3
図(a)〜(diは第1図の半導体装置の製造方法を示
す断面説明図である。
l・・・・・・P型半導体基板
2・・・・・・フィールド酸化膜
3・・・・・・n+型ンソー領域
3a・・・・・・n−型ソース領域
4・・・・・・n+型ドレイノ(JT btc4a・・
・・・・n−型ドレイン領域
5・・・・・・n+型型詰結晶7977層6・・・・・
ゲートにづ
7、7 a−・−・・S i Ox膜
8.9・・・・・ゲート電極
以 上
出願人 セイコーエプソン株式会社
代理人 弁理士 最 上 務 他1名、ヮハi、−,
i’−1
−とン
勇 1 図
第 2 図': Figure J1 is a cross-sectional explanatory diagram of a semiconductor device showing one embodiment of the present invention, FIG. 2 is a cross-sectional explanatory diagram of a conventional semiconductor device, and FIG.
Figures (a) to (di) are cross-sectional explanatory views showing a method of manufacturing the semiconductor device shown in Figure 1.l...P-type semiconductor substrate 2...Field oxide film 3... ...N+ type source region 3a...N- type source region 4...N+ type drain region (JT btc4a...
...N- type drain region 5...N+ type packed crystal 7977 layer 6...
Gate 7, 7 a-...S i Ox film 8.9...Gate electrode and above Applicant Seiko Epson Co., Ltd. Representative Patent attorney Tsutomu Mogami and 1 other person, Wahai, - ,
i'-1 -tonyu 1 Figure 2
Claims (1)
設けられた多結晶シリコン層と、前記多結晶シリコン層
からの拡散により自己整合的に形成され、緩い傾斜形不
純物濃度分布を有するソース領域及びドレイン領域と、 前記多結晶シリコン層による自己整合的に定められたチ
ャネル領域と、 そのチャネル領域上にゲート膜を介しで、前記多結晶シ
リコン層上に設けられた絶縁膜にかけて形成されたゲー
ト電極とを備えたことを特徴とする半導体装置。[Claims] In a semiconductor device having an MIS structure, a polycrystalline silicon layer provided from a source or drain formation region to an element isolation region and a polycrystalline silicon layer formed in a self-aligned manner by diffusion from the polycrystalline silicon layer, a source region and a drain region having a gently sloped impurity concentration distribution; a channel region defined in a self-aligned manner by the polycrystalline silicon layer; A semiconductor device comprising: a gate electrode formed over an insulating film.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62-155684A JPH01765A (en) | 1987-06-23 | semiconductor equipment |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62-155684A JPH01765A (en) | 1987-06-23 | semiconductor equipment |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS64765A JPS64765A (en) | 1989-01-05 |
JPH01765A true JPH01765A (en) | 1989-01-05 |
Family
ID=
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