JP2549657B2 - Semiconductor device and manufacturing method thereof - Google Patents

Semiconductor device and manufacturing method thereof

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JP2549657B2 JP62118316A JP11831687A JP2549657B2 JP 2549657 B2 JP2549657 B2 JP 2549657B2 JP 62118316 A JP62118316 A JP 62118316A JP 11831687 A JP11831687 A JP 11831687A JP 2549657 B2 JP2549657 B2 JP 2549657B2
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【発明の詳細な説明】 [発明の目的] (産業上の利用分野) 本発明は、高密度集積回路に用いられる微細構造のCM
OS型半導体装置とその製造方法に関する。
DETAILED DESCRIPTION OF THE INVENTION Object of the Invention (Industrial field of application) The present invention relates to a CM having a fine structure used in a high-density integrated circuit.
The present invention relates to an OS type semiconductor device and its manufacturing method.

(従来の技術) 集積回路の微細加工技術の進歩により、ゲート長1μ
mあるいはそれ以下のMOSトランジスタが作られるよう
になってきた。この様な微細構造のMOSトランジスタで
は、短チャネル効果やホット・キャリア効果、更にパン
チスルー耐圧の劣化等が大きい問題となる。特にpチャ
ネルMOSトランジスタとnチャネルMOSトランジスタを組
合わせたCMOS回路においては、その低消費電力特性を含
め高性能を発揮するためには、各々のトランジスタの構
造や製造条件の最適化が必要である。従来より、MOSト
ランジスタの微細化に伴う問題を解決するものとして、
LDD(Lightly Doped Drain)構造がよく知られてい
る。このLDD構造は特に、ホット・キャリア効果が大き
いnチャネルMOSトランジスタにおいては有効である。
(Prior art) Due to advances in fine processing technology for integrated circuits, gate length of 1μ
MOS transistors of m or smaller have been made. In the MOS transistor having such a fine structure, the short channel effect, the hot carrier effect, the deterioration of the punch-through breakdown voltage, and the like are serious problems. In particular, in a CMOS circuit that combines a p-channel MOS transistor and an n-channel MOS transistor, it is necessary to optimize the structure and manufacturing conditions of each transistor in order to achieve high performance including low power consumption characteristics. . Conventionally, as a solution to the problems associated with the miniaturization of MOS transistors,
The LDD (Lightly Doped Drain) structure is well known. This LDD structure is particularly effective in an n-channel MOS transistor having a large hot carrier effect.

一方、pチャネルMOSトランジスタの場合、通常Si基
板に対してソース,ドレイン領域の不純物としてホウ素
(B)が用いられるが、これは、nチャネル側の不純物
であるリン(P)やヒ素(As)に比べて拡散速度が大き
い。このため、ゲート電極をマスクとしてホウ素をイオ
ン注入してソース,ドレイン領域を形成すると、不純物
活性化の熱処理工程で、注入されたホウ素が横方向にも
大きく拡散し、実効チャネル長が非常に短いものとな
る。例えばCMOS回路でnチャネルMOSトランジスタとp
チャネルMOSトランジスタのゲート長を同じに設計した
場合に、pチャネルMOSトランジスタの実効チャネル長
がnチャネルMOSトランジスタのそれより小さくなり、
またゲート電極とソース,ドレイン領域との重なりが大
きくなる。実効チャネル長の短縮を防ぐには、予めゲー
ト長をある程度長く設計しておけばよいが、これのみで
はゲート電極とソース,ドレイン領域の重なりは変わら
ない。ゲート電極とソース,ドレイン領域の重なりが大
きいということは、ゲート端子の寄生容量が大きいこと
を意味し、高速動作の妨げとなる。
On the other hand, in the case of a p-channel MOS transistor, boron (B) is usually used as an impurity in the source and drain regions with respect to the Si substrate. This is phosphorus (P) or arsenic (As) which is an impurity in the n-channel side. The diffusion speed is higher than that of. Therefore, when boron is ion-implanted using the gate electrode as a mask to form the source and drain regions, the implanted boron is largely diffused in the lateral direction in the impurity activation heat treatment step, resulting in a very short effective channel length. Will be things. For example, in a CMOS circuit, an n-channel MOS transistor and p
When the gate lengths of the channel MOS transistors are designed to be the same, the effective channel length of the p-channel MOS transistor becomes smaller than that of the n-channel MOS transistor,
In addition, the overlap between the gate electrode and the source / drain regions becomes large. In order to prevent the shortening of the effective channel length, the gate length may be designed to be long to some extent in advance, but this alone does not change the overlap between the gate electrode and the source / drain regions. The large overlap between the gate electrode and the source / drain regions means that the parasitic capacitance of the gate terminal is large, which hinders high-speed operation.

pチャネルMOSトランジスタの実効チャネル長の短縮
を防止し、同時にゲート電極とソース,ドレイン領域の
重なりを小さくするのに有効な方法として、ゲート電極
の側壁に絶縁膜を選択的に形成した状態で、これら絶縁
膜とゲート電極をマスクとして不純物をイオン注入して
ソース,ドレイン領域を形成する方法がある。しかしこ
の方法では、ゲート電極側壁に形成する絶縁膜の膜厚の
バラツキやソース,ドレイン不純物の熱拡散条件によっ
ては、ゲート電極とソース,ドレイン領域の間に間隙が
できたいわゆるオフセット・ゲート構造となり、不都合
である。オフセット・ゲート構造にならないように条件
が制御され、ゲート電極とソース,ドレイン領域との間
が僅かな重なりをもつ状態が得られたとしても、ソー
ス,ドレインの寄生抵抗が大きいものとなる。これは前
述のように、ホウ素の拡散速度が大きいことに起因す
る。即ちホウ素の拡散速度が大きいために熱処理工程に
よって、ソース,ドレイン領域の端部で横方向に大きい
不純物濃度分布のダレが生じ、チャネル領域近傍に高抵
抗層が形成されるからである。このソース,ドレインの
寄生抵抗はMOSトランジスタの電流量を制限し、その駆
動能力を低減させると同時に高速性を損うことになる。
As an effective method for preventing the shortening of the effective channel length of the p-channel MOS transistor and at the same time reducing the overlap between the gate electrode and the source / drain regions, an insulating film is selectively formed on the side wall of the gate electrode. There is a method of forming source and drain regions by ion-implanting impurities using these insulating film and gate electrode as a mask. However, this method results in a so-called offset gate structure in which a gap is formed between the gate electrode and the source / drain region depending on the variation in the thickness of the insulating film formed on the sidewall of the gate electrode and the thermal diffusion conditions of the source / drain impurities. , Is inconvenient. Even if the condition is controlled so as not to form the offset gate structure and the gate electrode and the source / drain region have a slight overlap, the parasitic resistance of the source / drain becomes large. This is because the diffusion rate of boron is high as described above. That is, since the diffusion rate of boron is high, the heat treatment process causes a large sag of the impurity concentration distribution in the lateral direction at the ends of the source and drain regions, and a high resistance layer is formed near the channel region. The parasitic resistance of the source and drain limits the current amount of the MOS transistor, reduces its driving capability, and impairs high speed.

(発明が解決しようとする問題点) 以上のようにCMOS回路の微細化においては、特にpチ
ャネルMOSトランジスタの寄生容量と寄生抵抗がトレー
ドオフの関係にあり、両者を同時に低減して高速かつ低
消費電力特性を発揮させることが難しいという問題があ
った。
(Problems to be Solved by the Invention) As described above, in the miniaturization of the CMOS circuit, the parasitic capacitance and the parasitic resistance of the p-channel MOS transistor are in a trade-off relationship. There is a problem that it is difficult to exert the power consumption characteristics.

本発明は、この様な問題を解決したCMOS型半導体装置
とその製造方法を提供することを目的とする。
It is an object of the present invention to provide a CMOS type semiconductor device and a method for manufacturing the same, which solve such a problem.

[発明の構成] (問題点を解決するための手段) 本発明にかかる半導体装置は、CMOSを構成するpチャ
ネルMOSトランジスタとnチャネルMOSトランジスタの構
造をそれぞれ次のようにする。pチャネルMOSトランジ
スタは、そのソース,ドレイン領域が第1の低濃度不純
物イオン注入層と第1の高濃度不純物イオン注入層とか
ら構成される。ここで第1の低濃度不純物イオン注入層
は、第1の高濃度不純物イオン注入層の範囲内に止まる
ように形成される。換言すれば、不純物活性化後の高濃
度不純物イオン注入層のチャネル側端部が低濃度不純物
イオン注入層のそれと等しいかまたはそれよりチャネル
領域内に入り込んだ状態とされる。一方nチャネルMOS
トランジスタも、そのソース,ドレイン領域が第2の低
濃度不純物イオン注入層と、第2の高濃度不純物イオン
注入層とから構成される。但しこの場合、第2の低濃度
不純物イオン注入層のチャネル領域側端部は第2の高濃
度不純物イオン注入層の範囲から外にはみ出した構造と
する。
[Structure of the Invention] (Means for Solving the Problems) In the semiconductor device according to the present invention, the structures of the p-channel MOS transistor and the n-channel MOS transistor forming the CMOS are respectively as follows. The p-channel MOS transistor has its source and drain regions composed of a first low-concentration impurity ion implantation layer and a first high-concentration impurity ion implantation layer. Here, the first low-concentration impurity ion-implanted layer is formed so as to stay within the range of the first high-concentration impurity-ion implanted layer. In other words, the end of the high-concentration impurity ion-implanted layer on the channel side after the impurity activation is equal to or more than the low-concentration impurity ion-implanted layer enters the channel region. On the other hand, n-channel MOS
The source and drain regions of the transistor also include a second low-concentration impurity ion implantation layer and a second high-concentration impurity ion implantation layer. However, in this case, the end portion of the second low-concentration impurity ion-implanted layer on the channel region side has a structure protruding outside the range of the second high-concentration impurity ion-implanted layer.

本発明でのpチャネルMOSトランジスタは、寄生抵抗
および寄生容量を同時に低減するために有効な構造であ
って、本発明者らはこれをSTD(Sidewall Transistor
with Double Doped Drain)構造と称している。つ
まり本発明のCMOS構造は、pチャネルMOSトランジスタ
にSTD構造を採用し、nチャネルMOSトランジスタにLDD
構造を採用したものである。
The p-channel MOS transistor of the present invention has a structure effective for simultaneously reducing the parasitic resistance and the parasitic capacitance.
With Double Doped Drain) structure. That is, the CMOS structure of the present invention adopts the STD structure for the p-channel MOS transistor and the LDD for the n-channel MOS transistor.
The structure is adopted.

この様なCMOS構造を得るための本発明の方法は、pチ
ャネルMOSトランジスタの製造工程として、基板のn型
領域にゲート絶縁膜を介して第1のゲート電極を形成す
る工程、このゲート電極をマスクとして不純物をイオン
注入してp型の第1の低濃度不純物イオン注入層を形成
する工程、第1のゲート電極側壁に選択的に第1の絶縁
膜を形成し、この絶縁膜と第1のゲート電極をマスクと
して不純物をイオン注入してp型の第1の高濃度不純物
イオン注入層を形成する工程、および注入不純物を活性
化すると同時に第1の低濃度不純物イオン注入層のチャ
ネル領域側端部が第1の高濃度不純物イオン注入層内に
収まるように熱処理をする工程を有する。またnチャネ
ルMOSトランジスタの製造工程として、基板のp型領域
にゲート絶縁膜を介して第2のゲート電極を形成する工
程、このゲート電極をマスクとして不純物をイオン注入
してn型の第2の低濃度不純物イオン注入層を形成する
工程、第2のゲート電極側壁に選択的に第2の絶縁膜を
形成し、この絶縁膜と第2のゲート電極をマスクとして
不純物をイオン注入してn型の第2の高濃度不純物イオ
ン注入層を形成する工程、および注入不純物を活性化す
ると同時に第2の低濃度不純物イオン注入層のチャネル
領域側端部が第2の高濃度不純物イオン注入層の外に残
るように熱処理をする工程を有する。
According to the method of the present invention for obtaining such a CMOS structure, a step of forming a first gate electrode in an n-type region of a substrate via a gate insulating film as a step of manufacturing a p-channel MOS transistor, A step of ion-implanting impurities as a mask to form a p-type first low-concentration impurity ion-implanted layer, a first insulating film is selectively formed on a side wall of the first gate electrode, and the insulating film and the first insulating film are formed. Forming a p-type first high-concentration impurity ion-implanted layer by ion-implanting impurities by using the gate electrode as a mask, and activating the implanted impurities and simultaneously forming a channel region side of the first low-concentration impurity-ion-implanted layer There is a step of performing heat treatment so that the end portion is contained in the first high-concentration impurity ion implantation layer. Further, as a manufacturing process of an n-channel MOS transistor, a process of forming a second gate electrode in a p-type region of a substrate through a gate insulating film, an impurity is ion-implanted by using this gate electrode as a mask, and an n-type second transistor is formed. In the step of forming the low-concentration impurity ion-implanted layer, a second insulating film is selectively formed on the side wall of the second gate electrode, and impurities are ion-implanted using the insulating film and the second gate electrode as a mask to form an n-type Of the second high-concentration impurity ion-implanted layer, and when the implanted impurities are activated, the end of the second low-concentration impurity ion-implanted layer on the side of the channel region is outside the second high-concentration impurity ion-implanted layer. Heat treatment so as to remain.

(作用) 本発明においては、STD構造のpチャネルMOSトランジ
スタはソース,ドレイン領域の第1の低濃度不純物イオ
ン注入層が、第1の高濃度不純物イオン注入層のチャネ
ル領域側端部の濃度低下を補償するための役割をもつ。
即ちソース,ドレイン領域は、ゲート電極をマスクとし
て形成された第1の低濃度不純物イオン注入層が、ゲー
ト電極の側壁に絶縁膜を設けた状態で形成される第1の
高濃度不純物イオン注入層内に完全に取込まれて、実効
チャネル長は第1の高濃度不純物イオン注入層により決
まる。そして第1の低濃度不純物イオン注入層により濃
度補償が行われるため、熱処理時のソース,ドレイン領
域の不純物再拡散が大きくても、寄生抵抗は小さいもの
となる。またゲート電極とソース,ドレイン領域の重な
りは小さく保たれ、寄生容量も小さく、従って高速動作
に適する。またnチャネルMOSトランジスタは、LDD構造
の採用によりホット・キャリア効果に対する高い信頼性
が確保される。
(Operation) In the present invention, in the p-channel MOS transistor having the STD structure, the concentration of the first low-concentration impurity ion-implanted layer in the source and drain regions is reduced at the end of the first high-concentration impurity ion-implanted layer on the channel region side. Have a role to compensate for
That is, in the source / drain regions, the first low-concentration impurity ion-implanted layer formed using the gate electrode as a mask and the first high-concentration impurity-ion-implanted layer formed with the insulating film provided on the sidewall of the gate electrode. Fully contained within, the effective channel length is determined by the first heavily doped ion-implanted layer. Since the concentration is compensated by the first low-concentration impurity ion-implanted layer, the parasitic resistance becomes small even if the impurity re-diffusion in the source and drain regions during the heat treatment is large. Further, the overlap between the gate electrode and the source / drain regions is kept small, and the parasitic capacitance is small, which is suitable for high speed operation. Further, the n-channel MOS transistor has a high reliability against the hot carrier effect by adopting the LDD structure.

本発明の方法によれば、pチャネル側とnチャネル側
とで用いる不純物の違いによる不純物拡散速度の差を利
用して、簡単にSTD構造のpチャネルMOSトランジスタと
LDD構造のnチャネルMOSトランジスタを集積形成するこ
とができる。例えば、代表的なSi基板の場合を例に挙
げ、pチャネル側の第1の低濃度不純物イオン注入層お
よび第1の高濃度不純物イオン注入層の不純物としてホ
ウ素を用い、nチャネル側の第2の低濃度不純物イオン
注入層の不純物としてリン、第2の高濃度不純物イオン
注入層の不純物としてヒ素をそれぞれ用いる。そうする
と、第1および第2のゲート電極を共通の導体膜により
形成し、それぞれのゲート電極の第1および第2の側壁
絶縁膜を同じ絶縁膜により形成し、両者の不純物活性化
の熱処理工程を共用した時、pチャネル側はSTD構造と
なり、nチャネル側はLDD構造になる。従来の一般的なC
MOS製造工程と比較して、それぞれのソース,ドレイン
領域へのイオン注入を打ち分けるためのフォトリソグラ
フィ工程が追加されるのみである。
According to the method of the present invention, a p-channel MOS transistor having an STD structure can be easily used by utilizing the difference in impurity diffusion rate due to the difference in impurities used on the p-channel side and the n-channel side.
LDD structure n-channel MOS transistors can be integrated. For example, using a typical Si substrate as an example, boron is used as an impurity in the first low-concentration impurity ion implantation layer and the first high-concentration impurity ion implantation layer on the p-channel side, and the second channel on the n-channel side is used. Phosphorus is used as the impurity of the low-concentration impurity ion-implanted layer and Arsenic is used as the impurity of the second high-concentration impurity ion-implanted layer. Then, the first and second gate electrodes are formed of a common conductor film, the first and second side wall insulating films of the respective gate electrodes are formed of the same insulating film, and a heat treatment process for activating both impurities is performed. When shared, the p-channel side has an STD structure and the n-channel side has an LDD structure. Traditional general C
Compared with the MOS manufacturing process, only a photolithography process for separately implanting ions into the source and drain regions is added.

(実施例) 以下、本発明の実施例を説明する。(Example) Hereinafter, the Example of this invention is described.

第1図(a)(b)は一実施例のCMOSインバータを示
す平面図とそのA−A′断面図である。この実施例では
Si基板1に、n型ウェル2およびp型ウェル3が形成さ
れ、それぞれの領域にpチャネルMOSトランジスタとn
チャネルMOSトランジスタが形成されている。基板の導
電型はp,nいずれでもよい。なおこの基板構造は、種々
変形できる。例えば、p型Si基板を用いてこれにn型ウ
ェルのみを形成したものでもよいし、n型Si基板を用い
てこれにp型ウェルのみを形成したものでもよい。ま
た、Si基板中に高濃度のp型層若しくはn型層またはこ
れらの両方を形成した後この上にSi層をエピタキシャル
成長させ、基板内に埋め込まれた高濃度層上にそれと同
じ導電型のウェルを形成してもよい。この場合、エピタ
キシャル層の導電型はp,nいずれでもよい。これらの各
種基板構造の中では、p,nの高濃度埋込み層が形成され
たエピタキシャル基板にp,n型ウェルを形成したもの
が、ラッチアップ耐性等の点から優れている。各ウェル
2,3の間およびフィールド領域には、分離用絶縁膜4(4
1,42)が形成されている。詳しく説明すれば、分離用絶
縁膜41はウェル分離用であり、分離用絶縁膜42は素子分
離用絶縁膜である。この実施例では、これら分離用絶縁
膜4は選択酸化法(LOCOS法)による場合を示してい
る。これらの分離技術についても、実施例の他、酸化膜
埋込み法(BOX法)や、深く溝を掘るBOX法(いわゆるト
レンチ分離法)などを用いることも可能である。
1 (a) and 1 (b) are a plan view and a sectional view taken along the line AA 'of a CMOS inverter according to an embodiment. In this example
An n-type well 2 and a p-type well 3 are formed on a Si substrate 1, and p-channel MOS transistors and n-type wells are formed in respective regions.
A channel MOS transistor is formed. The conductivity type of the substrate may be either p or n. The substrate structure can be modified in various ways. For example, a p-type Si substrate may be used to form only an n-type well, or an n-type Si substrate may be used to form only a p-type well. In addition, a high-concentration p-type layer, an n-type layer, or both of them are formed in a Si substrate, and then a Si layer is epitaxially grown on the p-type layer or the n-type layer. May be formed. In this case, the conductivity type of the epitaxial layer may be either p or n. Among these various substrate structures, an epitaxial substrate having a p, n high-concentration buried layer formed therein and a p, n type well formed therein is superior in terms of latch-up resistance and the like. Each well
The insulating film 4 (4
1 , 4 2 ) are formed. In detail, the isolation insulating film 4 1 is for well isolation, isolation insulating film 4 2 is an element isolation insulating film. In this embodiment, the isolation insulating film 4 is formed by the selective oxidation method (LOCOS method). Also for these separation techniques, it is possible to use the oxide film burying method (BOX method) or the BOX method of digging a deep groove (so-called trench separation method) other than the embodiment.

このように素子分離された基板の各領域にゲート絶縁
膜6を介して多結晶シリコン膜によるゲート電極7が形
成されている。pチャネル側の第1のゲート電極71とn
チャネル側の第2のゲート電極72とは、第1図(a)に
示すように共通の多結晶シリコン膜で形成され、素子領
域外で共通になっている。なおpチャネルMOSトランジ
スタ領域のn型ウェル2表面には予め、ゲート電極7に
n+型多結晶シリコン膜を用いた場合のしきい値制御のた
めにp型層5が導入されている。pチャネル側のソー
ス,ドレイン領域は、第1の低濃度不純物イオン注入層
であるp-型層101,102と、第1の高濃度不純物イオン注
入層であるp+型層131,132とから構成されている。p-
層101,102は、ゲート電極71をマスクとしてホウ素また
はフッ化ホウ素をイオン注入して得られ、p+型層131,13
2はゲート電極とその側壁に選択的に形成された第1の
絶縁膜111をマスクとして同じくホウ素またはフッ化ホ
ウ素をイオン注入して形成されたものである。p-型層10
1,102は、イオン注入後の熱処理工程によってp型層1
31,132内に取込まれた形になり、STD構造となってい
る。従って基板との接合部や実効チャネル長はp+型層13
1,132により決まっている。nチャネル側のソース,ド
レイン領域は、第2の低濃度不純物イオン注入層である
n-型層91,92と、第2の高濃度不純物イオン注入層であ
るn+型層121,122とから構成されている。n-型層91,9
2は、ゲート電極72をマスクとしてリンをイオン注入し
て得られ、n+型層121,122はゲート電極とその側壁に選
択的に形成された第2の絶縁膜112をマスクとしてヒ素
をイオン注入して形成されたものである。なお第1,第2
の絶縁膜111,112は同じCVD絶縁膜を側壁残しの技術によ
り各ゲート電極71,72の側壁に残したものである。n-
層91,92はそのチャネル領域側端部が、イオン注入後の
熱処理工程を経てもn型層121,122の範囲の外にある。
即ちnチャネル側は、LDD構造となっている。
A gate electrode 7 made of a polycrystalline silicon film is formed on each region of the substrate thus separated with the gate insulating film 6 interposed therebetween. The first gate electrode 7 1 on the p-channel side and n
2 the second gate electrode 7 on the channel side is formed by a common polysilicon film as shown in FIG. 1 (a), are common outside the device region. The gate electrode 7 is previously formed on the surface of the n-type well 2 in the p-channel MOS transistor region.
The p-type layer 5 is introduced for controlling the threshold value when the n + -type polycrystalline silicon film is used. The source / drain regions on the p-channel side are p type layers 10 1 and 10 2 which are first low concentration impurity ion implantation layers and p + type layers 13 1 which are first high concentration impurity ion implantation layers. It consists of 13 2 and 1. The p -type layers 10 1 and 10 2 are obtained by ion-implanting boron or boron fluoride using the gate electrode 7 1 as a mask, and the p + -type layers 13 1 and 13 2 are formed.
2 are those of the same boron or boron fluoride the first insulating film 11 1 which is selectively formed on the side walls and the gate electrode as a mask is formed by ion implantation. p - type layer 10
1 and 10 2 are p-type layers 1 by the heat treatment process after ion implantation.
The structure is taken into 3 1 , 13 2 and has the STD structure. Therefore, the junction with the substrate and the effective channel length are p + type layer 13
Determined by 1 , 13 2 . The source and drain regions on the n-channel side are the second low-concentration impurity ion implantation layer.
It is composed of n type layers 9 1 and 9 2 and n + type layers 12 1 and 12 2 which are second high-concentration impurity ion implantation layers. n - type layer 9 1 , 9
2 is obtained by ion-implanting phosphorus using the gate electrode 7 2 as a mask, and the n + -type layers 12 1 and 12 2 mask the gate electrode and the second insulating film 11 2 selectively formed on the sidewalls thereof. Is formed by ion-implanting arsenic. The first and second
Insulating films 11 1 and 11 2 are the same CVD insulating films left on the sidewalls of the gate electrodes 7 1 and 7 2 by the technique of leaving sidewalls. The ends of the n type layers 9 1 and 9 2 on the channel region side are out of the range of the n type layers 12 1 and 12 2 even after the heat treatment process after ion implantation.
That is, the n-channel side has an LDD structure.

具体的な数値例を挙げれば、例えばpチャネル側のゲ
ート長を0.7μm、nチャネル側のゲート長を0.5μmに
設定し、それぞれのソース,ドレイン領域の不純物注入
条件および熱処理条件を選ぶことにより、実効チャネル
長をpチャネル側,nチャネル側ともに0.5μmとする。
To give specific numerical examples, for example, the gate length on the p-channel side is set to 0.7 μm, the gate length on the n-channel side is set to 0.5 μm, and the impurity implantation conditions and heat treatment conditions for the respective source and drain regions are selected. , And the effective channel length is 0.5 μm for both the p-channel side and the n-channel side.

素子形成された基板上は、CVD絶縁膜14により覆わ
れ、これにコンタクト孔が開けられてAl膜等の金属配線
161〜164が形成されている。
The substrate on which the elements are formed is covered with a CVD insulating film 14, and contact holes are opened in this to form metal wiring such as an Al film.
16 1 to 16 4 are formed.

第2図(a)〜(l)はこの実施例のCMOSの製造工程
を説明するための断面図である。また第3図(a)〜
(e)はその要部工程での平面図である。これらの図を
参照して次に具体的な製造工程を説明する。まず、Si基
板1のpチャネルMOSトランジスタを形成すべき領域に
n型ウェル2を、nチャネルMOSトランジスタを形成す
べき領域にp型ウェル3を、それぞれ表面付近で不純物
濃度1016/cm3程度となるように形成する。この後ウェル
分離絶縁膜41および素子分離絶縁膜42を同時に形成す
る。第3図(a)は、分離されたp型ウェル領域21とn
型ウェル領域22を示している。この後各領域にゲート絶
縁膜6となる100Å程度の熱酸化膜を形成し、それぞれ
の領域にパンチスルー防止やしきい値制御のためのイオ
ン注入を行う。n型ウェル2表面部には埋込みチャネル
を構成するp型層5がイオン注入により形成される。具
体的に、ゲート電極としてn+型多結晶シリコン膜を用い
るこの実施例で各領域の表面濃度制御を行った後の、そ
れぞれの領域の不純物濃度分布を第4図(a)(b)に
示す。第4図(a)はn型ウェル2の表面部、同図
(b)はp型ウェル3の表面部の不純物濃度分布であ
る。この後第2図(b)に示すように、2000Å〜4000Å
のリンを含む多結晶シリコン膜7を堆積し、フォトレジ
スト81をパターン形成してこれをマスクとして多結晶シ
リコン膜7をエッチングすることにより、ゲート電極
71,72を形成する。ゲート電極71,72はこの実施例では共
通の信号入力端子に接続されるように、第3図(b)に
示すように連続的に形成される。次に、第2図(c)に
示すようにpチャネル側をフォトレジスト82で覆い、リ
ンのイオン注入によりnチャネル側の低濃度ソース,ド
レイン領域を構成するn-型層91,92を形成する。イオン
注入条件は、加速電圧25KeV、ドーズ量4×1013/cm2
する。次いで第2図(d)に示すように、nチャネル側
をフォトレジスト83で覆い、フッ化ホウ素をイオン注入
してpチャネル側のソース,ドレイン領域の低濃度層で
あるp-型層101,102を形成する。この時のイオン注入条
件は、加速電圧15KeV、ドーズ量4×1013/cm2とする。
この後、シランガスを用いたCVD法により、第2図
(e)に示すように全面に絶縁膜(SiO2膜)11を堆積す
る。そして反応性イオンエッチングにより全面エッチン
グして、ゲート電極71,72の側壁部にのみ絶縁膜11を選
択的に残す。各ゲート電極71,72の側壁に残される絶縁
膜111,112の厚みは1000Å程度とする。この側壁絶縁膜1
1は第3図(d)に示すように連続するゲート電極71,72
に沿ってその周囲に連続的に残されることになる。この
後第2図(g)に示すように、再びpチャネル側をフォ
トレジスト83で覆い、ヒ素をイオン注入してnチャネル
側のソース,ドレイン領域に高濃度n+型層121,122を形
成する。このときのイオン注入条件は、加速電圧40Ke
V、ドーズ量5×1015/cm2とする。更に第2図(h)に
示すように、nチャネル側をフォトレジスト84で覆い、
フッ化ホウ素をイオン注入してpチャネル側のソース,
ドレイン領域に高濃度のp型層131,132を形成する。こ
の時のイオン注入条件は、加速電圧30KeV、ドーズ量3
×1015/cm2とする。
2A to 2L are sectional views for explaining the manufacturing process of the CMOS of this embodiment. Also, FIG. 3 (a)-
(E) is a plan view in the main process. Next, a specific manufacturing process will be described with reference to these drawings. First, an n-type well 2 is formed in a region of a Si substrate 1 where a p-channel MOS transistor is to be formed, a p-type well 3 is formed in a region where an n-channel MOS transistor is to be formed, and an impurity concentration is about 10 16 / cm 3 near the surface. To be formed. Thereafter the well isolation insulating film 4 1 and the element isolation insulating film 4 2 are formed simultaneously. FIG. 3A shows the separated p-type well region 21 and n.
A mold well region 22 is shown. After that, a thermal oxide film of about 100 Å to be the gate insulating film 6 is formed in each region, and ion implantation for punch-through prevention and threshold control is performed in each region. A p-type layer 5 forming a buried channel is formed on the surface of the n-type well 2 by ion implantation. Specifically, the impurity concentration distribution in each region after controlling the surface concentration in each region in this example using an n + -type polycrystalline silicon film as the gate electrode is shown in FIGS. Show. FIG. 4A shows the impurity concentration distribution on the surface of the n-type well 2 and FIG. 4B shows the impurity concentration distribution on the surface of the p-type well 3. After this, as shown in FIG. 2 (b), 2000Å to 4000Å
Polycrystalline silicon film 7 was deposited, by etching the polycrystalline silicon film 7 photoresist 8 1 this by patterning as a mask, the gate electrode including the phosphorus
7 1 and 7 2 are formed. In this embodiment, the gate electrodes 7 1 and 7 2 are continuously formed so as to be connected to a common signal input terminal as shown in FIG. 3 (b). Then, n and p-channel side as shown in FIG. 2 (c) is covered with photoresist 82, constituting the low-concentration source of the n-channel side by ion implantation of phosphorus, the drain region - -type layer 9 1, 9 Form 2 . The ion implantation conditions are an acceleration voltage of 25 KeV and a dose amount of 4 × 10 13 / cm 2 . Next, as shown in FIG. 2 (d), covering the n-channel side with photoresist 8 3, p-channel side of the source of boron fluoride is ion-implanted, a low concentration layer of the drain region p - type layer 10 Form 1 , 10 2 . The ion implantation conditions at this time are an acceleration voltage of 15 KeV and a dose amount of 4 × 10 13 / cm 2 .
After that, an insulating film (SiO 2 film) 11 is deposited on the entire surface by a CVD method using silane gas as shown in FIG. 2 (e). Then, the entire surface is etched by reactive ion etching to selectively leave the insulating film 11 only on the side wall portions of the gate electrodes 7 1 and 7 2 . The thickness of the insulating films 11 1 and 11 2 left on the side walls of the gate electrodes 7 1 and 7 2 is about 1000 Å. This sidewall insulation film 1
1 is a continuous gate electrode 7 1 , 7 2 as shown in FIG.
Will be left continuously around it. After that, as shown in FIG. 2 (g), the p-channel side is again covered with a photoresist 8 3 and arsenic is ion-implanted to form high-concentration n + type layers 12 1 and 12 in the source and drain regions on the n-channel side. Form 2 . Ion implantation conditions at this time are acceleration voltage 40 Ke
V, dose amount 5 × 10 15 / cm 2 . As further shown in FIG. 2 (h), covering the n-channel side in the photoresist 8 4,
Boron fluoride is ion-implanted to form a p-channel side source,
High-concentration p-type layers 13 1 and 13 2 are formed in the drain region. The ion implantation conditions at this time are as follows: acceleration voltage 30 KeV, dose amount 3
× 10 15 / cm 2

この後、第2図(i)に示すように全面にCVD絶縁膜1
4を堆積し、熱処理を行って注入不純物の活性化を行
う。この熱処理条件は、900℃、60分程度とする。ホウ
素の拡散速度が大きく、かつ濃度差による拡散速度の差
に起因してp-型層101,102はp+型131,132内に取込まれた
形になり、STD構造のpチャネルMOSトランジスタが得ら
れる。一方、nチャネルMOSトランジスタは、ヒ素の拡
散速度がリンのそれに比べて小さいため、n-型層91,92
のチャネル領域側端部はn+型層121,122の外部に残り、L
DD構造となる。
Then, as shown in FIG. 2 (i), the CVD insulating film 1 is formed on the entire surface.
4 is deposited, and heat treatment is performed to activate the implanted impurities. The heat treatment conditions are 900 ° C. and 60 minutes. Due to the large diffusion rate of boron and the difference in the diffusion rate due to the difference in concentration, the p type layers 10 1 and 10 2 are taken into the p + type 13 1 and 13 2 and the STD structure A p-channel MOS transistor is obtained. On the other hand, in the n-channel MOS transistor, the diffusion rate of arsenic is smaller than that of phosphorus, so that the n -type layers 9 1 , 9 2
The end of the channel region on the side of the channel remains outside the n + type layers 12 1 and 12 2 , and L
It has a DD structure.

この後第2図(j)に示すように、フォトレジスト85
のパターンを形成してCVD絶縁膜14を選択エッチングす
ることにより、同図(k)のようにコンタクトホール15
(151,152,…)を形成する。第2図(k)では、ソー
ス,ドレイン領域のコンタクトホールのみが示されてい
るが、第3図(e)に示されるように、ゲート電極71,7
2の共通接続部にもゲート端子取り出しためのコンタク
トホール155が形成される。そして最後に、第2図
(l)に示すようにAl膜による電極配線16(161,162,
…)を形成して、CMOSインバータが完成する。
As shown in Figure 2 after the (j), a photoresist 8 5
Pattern is formed and the CVD insulating film 14 is selectively etched to form a contact hole 15 as shown in FIG.
(15 1 , 15 2 , ...) Is formed. In FIG. 2 (k), only the contact holes in the source / drain regions are shown, but as shown in FIG. 3 (e), the gate electrodes 7 1 , 7
Contact hole 15 5 for taking out a gate terminal to the common connection of the two is formed. Finally, as shown in FIG. 2 (l), the electrode wiring 16 (16 1 , 16 2 ,
…) Are formed to complete the CMOS inverter.

この実施例によれば、pチャネルMOSトランジスタ
は、LDD構造を形成するプロセスと基本的に同じプロセ
スによりソース,ドレイン領域が形成されるが、LDD構
造とは異なり、低濃度層が高濃度層の外側に残らない。
これは前述したように本発明者等がSTD構造と呼ぶもの
であるが、この状態は実施例で説明したように、イオン
種を含むイオン注入条件、ゲート電極側壁に残す絶縁膜
の膜厚、および不純物活性化の熱処理条件等により実現
することができる。そしてこの実施例では、pチャネル
MOSトランジスタの実効チャネル長はソース,ドレイン
領域の高濃度イオン注入層により決まる。nチャネル側
はLDD構造である。実際、pチャネル側のゲート長を0.7
μm、nチャネル側のゲート長を0.5μmとして、実効
チャネル長が共にほぼ0.5μmのCMOSが得られる。
According to this embodiment, in the p-channel MOS transistor, the source and drain regions are formed by basically the same process as the process for forming the LDD structure, but unlike the LDD structure, the low concentration layer is a high concentration layer. Does not remain outside.
This is what the present inventors call the STD structure as described above, but this state is, as described in the examples, the ion implantation conditions including the ion species, the thickness of the insulating film left on the side wall of the gate electrode, And it can be realized by heat treatment conditions for activating impurities. And in this embodiment, p channel
The effective channel length of a MOS transistor is determined by the high-concentration ion-implanted layers in the source and drain regions. The n-channel side has an LDD structure. Actually, the gate length on the p-channel side is 0.7
With a gate length of 0.5 μm on the n-channel side and 0.5 μm, a CMOS with an effective channel length of about 0.5 μm can be obtained.

またpチャネル側のソース,ドレイン領域は、p-型層
101,102がp+型層131,132のチャネル領域近傍の濃度低下
を補償する役割を果たす。このため、従来例として知ら
れる、ゲート電極に側壁絶縁膜を設けて一回の不純物イ
オン注入を行うだけのSW(Side Wall)構造に比べて、
寄生抵抗が遥かに小さいものとなる。pチャネルMOSト
ランジスタにLDD構造を導入した場合に比べても、ソー
ス,ドレインの直列抵抗は十分に小さい。この結果、p
チャネルMOSトランジスタとして従来にない大きい電流
量を得ることができ、駆動能力が大きく、高速性に優れ
た素子が得られる。
The source and drain regions on the p-channel side are p - type layers.
10 1 and 10 2 play a role of compensating for the concentration decrease in the p + type layers 13 1 and 13 2 near the channel region. Therefore, as compared with the conventional example (SW (Side Wall) structure in which a sidewall insulating film is provided on a gate electrode and impurity ion implantation is performed only once,
The parasitic resistance is much smaller. The series resistance of the source and drain is sufficiently small compared to the case where the LDD structure is introduced into the p-channel MOS transistor. As a result, p
As a channel MOS transistor, it is possible to obtain an unprecedentedly large amount of current, a large driving capability, and an element excellent in high speed.

第5図は、この実施例によるpチャネルMOSトランジ
スタの特性を従来例と比較して示す図である。実線で示
したのが、この実施例のSTD構造pチャネルMOSトランジ
スタの特性であり、破線で示したのはSW構造の従来例で
ある。この実施例により、約10%の電流量向上が認めら
れる。
FIG. 5 is a diagram showing the characteristics of the p-channel MOS transistor according to this embodiment in comparison with the conventional example. The solid line shows the characteristics of the p-channel MOS transistor of the STD structure of this embodiment, and the broken line shows the conventional example of the SW structure. According to this example, an increase in current amount of about 10% is recognized.

第6図は、この実施例によるpチャネルMOSトランジ
スタのソース・ドレイン間抵抗を、やはりSW構造の従来
例と比較して示す図である。ソース・ドレイン間全抵抗
の差は約200Ωとなっている。チャネル長が長い場合に
はこの抵抗の差はそれ程問題ではないが、チャネル長が
0.5μm程度の微細なものでは、ドレイン電流特性に大
きい影響を与える。
FIG. 6 is a diagram showing the source-drain resistance of the p-channel MOS transistor according to this embodiment in comparison with the conventional example of the SW structure. The difference in total resistance between the source and drain is about 200Ω. This difference in resistance is less of an issue for longer channel lengths, but
The fineness of about 0.5 μm has a great influence on the drain current characteristics.

第7図は、この実施例によるpチャネルMOSトランジ
スタのゲート・ソース間容量の分布をSW構造の従来例と
比較して示す図である。図から明らかなようにこの実施
例では、ゲート・ソース間容量は従来例の約1/2になっ
ている。これはCMOS回路にとって余分な負荷がそれだけ
小さくなったことを意味し、高速動作にとって有利にな
る。
FIG. 7 is a diagram showing the distribution of the gate-source capacitance of the p-channel MOS transistor according to this embodiment in comparison with the conventional example of the SW structure. As is clear from the figure, in this embodiment, the gate-source capacitance is about half that of the conventional example. This means that the extra load on the CMOS circuit is smaller, which is advantageous for high-speed operation.

第8図(a)(b)は、この実施例のpチャネルMOS
トランジスタのソース(およびドレイン)領域のチャネ
ル領域近傍の表面不純物濃度分布を示す。図から明らか
なようにp+型層の不純物再拡散によるチャネル領域側端
部の濃度低下が、p-型層により効果的に補償されている
ことが分る。
FIGS. 8 (a) and 8 (b) show the p-channel MOS of this embodiment.
7 shows a surface impurity concentration distribution in the vicinity of a channel region of a source (and drain) region of a transistor. As is clear from the figure, the concentration decrease at the end of the channel region side due to the impurity re-diffusion of the p + type layer is effectively compensated by the p type layer.

またこの実施例では、nチャネルMOSトランジスタはL
DD構造であり、ホット・キャリアによる信頼性低下は最
小限に抑えることができる。
Also, in this embodiment, the n-channel MOS transistor is L
Due to the DD structure, reliability degradation due to hot carriers can be minimized.

以上のようにこの実施例によるCMOS回路は、高速性お
よび信頼性の点で従来にない優れた特徴を有する。また
この実施例の方法は、フォトリソグラフィ工程が従来法
に比べて増える程度で格別複雑な工程を要せず、その様
な優れたCMOS回路を製造することができる。
As described above, the CMOS circuit according to this embodiment has excellent features that are unprecedented in terms of high speed and reliability. Further, the method of this embodiment does not require a particularly complicated process because the number of photolithography processes is increased as compared with the conventional method, and such an excellent CMOS circuit can be manufactured.

本発明は上記実施例に限られるものではない。例えば
実施例では、pチャネルMOSトランジスタのゲート長を
0.7μm、nチャネルMOSトランジスタのゲート長を0.5
μmとして両者の実効チャネル長がほぼ等しく0.5μm
程度になるようにした。これは、ホウ素の拡散がリンや
ヒ素に比べて大きいことを考慮した結果である。しか
し、イオン種やイオン注入条件、ゲート電極側壁に設け
る絶縁膜の膜厚等の各種製造条件を選ぶことにより、p
チャネル,nチャネルを同じゲート長、例えば共に0.5μ
mあるいはそれ以下とすることも可能である。実施例で
は、ゲート電極としてn+型多結晶シリコン膜を用いた場
合を説明したが、微細化されたCMOSの各トランジスタの
しきい値を最適制御するために、チャネル・ドープの条
件と共に、ゲート電極として他の適当な導体膜を選ぶこ
とができる。例えば、タングステン(W)などの高融点
金属材料やそのシリサイドなどがゲート電極に用いられ
る。更に、イオン注入不純物の活性化の方法として通常
の熱処理の他、ランプなどを用いて短時間に加熱するラ
ピッド・アニールを利用することができる。これは、素
子の微細化が更に進んだ場合に不純物の再拡散をよりよ
く制御する上で重要になる。
The present invention is not limited to the above embodiment. For example, in the embodiment, the gate length of the p-channel MOS transistor is
0.7μm, n-channel MOS transistor gate length 0.5
The effective channel length of both is approximately equal to 0.5 μm
I made it to the degree. This is because the diffusion of boron is larger than that of phosphorus and arsenic. However, by selecting various manufacturing conditions such as ion species, ion implantation conditions, and film thickness of the insulating film provided on the side wall of the gate electrode, p
Channel and n-channel have the same gate length, for example 0.5μ
It can be set to m or less. In the embodiment, the case where the n + -type polycrystalline silicon film is used as the gate electrode has been described, but in order to optimally control the threshold value of each transistor of the miniaturized CMOS, the gate doping condition and the gate doping condition are used together. Other suitable conductor films can be selected for the electrodes. For example, a refractory metal material such as tungsten (W) or its silicide is used for the gate electrode. Further, as a method of activating the ion-implanted impurities, rapid annealing in which heating is performed in a short time using a lamp or the like can be used in addition to the usual heat treatment. This becomes important in better controlling the re-diffusion of impurities when the device is further miniaturized.

その他、本発明はその趣旨を逸脱しない範囲で種々変
形して実施することができる。
Besides, the present invention can be variously modified and implemented without departing from the spirit thereof.

[発明の効果] 以上述べたように本発明によれば、pチャネルMOSト
ランジスタへの新しいSTD構造の導入により、微細化さ
れたCMOS回路の高信頼性と高速動作を確保することがで
きる。
[Effects of the Invention] As described above, according to the present invention, by introducing a new STD structure into a p-channel MOS transistor, it is possible to ensure high reliability and high-speed operation of a miniaturized CMOS circuit.

また本発明の方法によれば、特に難しい工程を用いる
ことなく、その様な信頼性と高速性に優れたCMOS回路を
実現することができる。
Further, according to the method of the present invention, such a CMOS circuit having excellent reliability and high speed can be realized without using a particularly difficult process.

【図面の簡単な説明】[Brief description of drawings]

第1図(a)(b)は本発明の一実施例のCMOSインバー
タを示す平面図とそのA−A′断面図、第2図(a)〜
(l)はそのCMOSインバータの製造工程を示す断面図、
第3図(a)〜(e)は同じく要部工程での平面図、第
4図(a)(b)は、各トランジスタ領域のチャネル部
の不純物濃度分布を示す図、第5図は同じくそのCMOSイ
ンバータのpチャネルMOSトランジスタの静特性を従来
例と比較して示す図、第6図は同じくソース・ドレイン
間抵抗を従来例と比較して示す図、第7図は同じくゲー
ト・ソース間容量の分布を従来例と比較して示す図、第
8図は同じくチャネル領域近傍での表面部の不純物濃度
分布を示す図である。 1……Si基板、2……n型ウェル、3……p型ウェル、
4……分離用絶縁膜、5……p型層、6……ゲート絶縁
膜、71,72……ゲート電極、81〜85……フォトレジス
ト、91,92……n-型層(第2の低濃度不純物イオン注入
層)、101,102……p-型層(第1の低濃度不純物イオン
注入層)、111,112……側壁絶縁膜、121,122……n+型層
(第2の高濃度不純物イオン注入層)、131,132……p+
型層(第1の高濃度不純物イオン注入層)、14……絶縁
膜、16……電極配線。
1 (a) and 1 (b) are a plan view showing a CMOS inverter according to an embodiment of the present invention and a sectional view taken along the line AA ', and FIGS.
(L) is a sectional view showing the manufacturing process of the CMOS inverter,
3 (a) to 3 (e) are plan views in the same process, and FIGS. 4 (a) and 4 (b) are diagrams showing the impurity concentration distribution in the channel portion of each transistor region, and FIG. 5 is the same. The static characteristics of the p-channel MOS transistor of the CMOS inverter are shown in comparison with the conventional example, FIG. 6 is a view showing the source-drain resistance in comparison with the conventional example, and FIG. 7 is also the gate-source resistance. FIG. 8 is a diagram showing the capacitance distribution in comparison with the conventional example, and FIG. 8 is a diagram showing the impurity concentration distribution in the surface portion in the vicinity of the channel region. 1 ... Si substrate, 2 ... n type well, 3 ... p type well,
4 ... Separation insulating film, 5 ... P-type layer, 6 ... Gate insulating film, 7 1 , 7 2 ...... Gate electrode, 8 1 to 8 5 ...... Photoresist, 9 1 , 9 2 ...... n - -type layer (a second low concentration impurity ion implanted layer), 10 1, 10 2 ...... p - -type layer (a first low concentration impurity ion implanted layer), 11 1, 11 2 ...... sidewall insulation film, 12 1 , 12 2 …… n + type layer (second high-concentration impurity ion implantation layer), 13 1 , 13 2 …… p +
Mold layer (first high concentration impurity ion implantation layer), 14 ... Insulating film, 16 ... Electrode wiring.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 津田 一志 川崎市幸区小向東芝町1番地 株式会社 東芝総合研究所内 (72)発明者 高東 宏 川崎市幸区小向東芝町1番地 株式会社 東芝総合研究所内 (72)発明者 仁田山 晃寛 川崎市幸区小向東芝町1番地 株式会社 東芝総合研究所内 ─────────────────────────────────────────────────── ─── Continuation of front page (72) Inventor Kazushi Tsuda 1 Komukai Toshiba-cho, Sachi-ku, Kawasaki-shi Toshiba Research Institute Co., Ltd. (72) Inventor Hiroshi Takato 1 Komu-shishi-cho, Kawasaki-shi, Kochi Inside Toshiba Research Laboratory (72) Inventor Akihiro Nitayama 1 Komukai Toshiba Town, Komukai-shi, Kawasaki City

Claims (6)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】半導体基板にpチャネルMOSトランジスタ
とnチャネルMOSトランジスタが集積形成され、 前記pチャネルMOSトランジスタは、そのソースおよび
ドレイン領域が、第1の高濃度不純物イオン注入層と、
この第1の高濃度不純物イオン注入層の範囲内に止まる
第1の低濃度不純物イオン注入層とから構成され、 前記nチャネルMOSトランジスタは、そのソースおよび
ドレイン領域が、第2の高濃度不純物イオン注入層と、
チャネル領域側端部がこの第2の高濃度不純物イオン注
入層より外に突き出た第2の低濃度不純物イオン注入層
とから構成されたことを特徴とする半導体装置。
1. A p-channel MOS transistor and an n-channel MOS transistor are integratedly formed on a semiconductor substrate, and the p-channel MOS transistor has a source and drain region having a first high-concentration impurity ion implantation layer,
The n-channel MOS transistor includes a first high-concentration impurity ion-implanted layer and a first low-concentration impurity-ion implanted layer, the source and drain regions of which are second high-concentration impurity-ion ions. An injection layer,
A semiconductor device, wherein an end portion on the channel region side is composed of a second low-concentration impurity ion-implanted layer protruding outward from the second high-concentration impurity ion-implanted layer.
【請求項2】前記pチャネルMOSトランジスタおよびn
チャネルMOSトランジスタは、実効チャネル長0.5μm以
下である特許請求の範囲第1項記載の半導体装置。
2. The p-channel MOS transistor and n
The semiconductor device according to claim 1, wherein the channel MOS transistor has an effective channel length of 0.5 μm or less.
【請求項3】前記pチャネルMOSトランジスタのゲート
長は前記nチャネルMOSトランジスタのそれと等しいか
またはそれより大きい特許請求の範囲第1項記載の半導
体装置。
3. A semiconductor device according to claim 1, wherein the gate length of the p-channel MOS transistor is equal to or larger than that of the n-channel MOS transistor.
【請求項4】前記pチャネルMOSトランジスタは埋込み
チャネル型である特許請求の範囲第1項記載の半導体装
置。
4. The semiconductor device according to claim 1, wherein the p-channel MOS transistor is a buried channel type.
【請求項5】半導体基板にpチャネルMOSトランジスタ
とnチャネルMOSトランジスタと集積形成するに当り、 前記pチャネルMOSトランジスタの製造工程は、基板の
n型領域にゲート絶縁膜を介して第1のゲート電極を形
成する工程と、この第1のゲート電極をマスクとして不
純物をイオン注入してp型の第1の低濃度不純物イオン
注入層を形成する工程と、前記第1のゲート電極の側壁
に選択的に第1の絶縁膜を形成し、この絶縁膜と前記第
1のゲート電極をマスクとして不純物をイオン注入して
p型の第1の高濃度不純物イオン注入層を形成する工程
と、注入不純物を活性化すると同時に前記第1の低濃度
不純物イオン注入層が前記第1の高濃度不純物イオン注
入層内に収まるように熱処理を行う工程とを備え、 前記nチャネルMOSトランジスタの製造工程は、基板の
p型領域にゲート絶縁膜を介して第2のゲート電極を形
成する工程と、この第2のゲート電極をマスクとして不
純物をイオン注入してn型の第2の低濃度不純物イオン
注入層を形成する工程と、前記第2のゲート電極の側壁
に選択的に第2の絶縁膜を形成し、この絶縁膜と前記第
2のゲート電極をマスクとして不純物をイオン注入して
n型の第2の高濃度不純物イオン注入層を形成する工程
と、注入不純物を活性化すると同時に前記第2の低濃度
不純物イオン注入層のチャネル領域側端部が前記第2の
高濃度不純物イオン注入層の外に残るように熱処理を行
う工程とを備えたことを特徴とする半導体装置の製造方
法。
5. When forming a p-channel MOS transistor and an n-channel MOS transistor on a semiconductor substrate in an integrated manner, the manufacturing process of the p-channel MOS transistor includes a first gate on an n-type region of the substrate via a gate insulating film. Forming a p-type first low-concentration impurity ion-implanted layer by ion-implanting impurities using the first gate electrode as a mask; and selecting a sidewall of the first gate electrode. Forming a first insulating film, and ion-implanting impurities with the insulating film and the first gate electrode as a mask to form a p-type first high-concentration impurity ion-implanted layer; And simultaneously performing a heat treatment so that the first low-concentration impurity ion-implanted layer is contained in the first high-concentration impurity ion-implanted layer. The manufacturing process of the mask includes a step of forming a second gate electrode in the p-type region of the substrate via a gate insulating film, and an impurity ion-implantation using the second gate electrode as a mask to form a second n-type film. Forming a low-concentration impurity ion-implanted layer, and selectively forming a second insulating film on the side wall of the second gate electrode, and ion-implanting impurities using the insulating film and the second gate electrode as a mask Forming an n-type second high-concentration impurity ion-implanted layer, and activating the implanted impurities, and at the same time the channel region side end portion of the second low-concentration impurity-ion implanted layer has the second high-concentration And a step of performing heat treatment so as to remain outside the impurity ion-implanted layer.
【請求項6】前記第1および第2のゲート電極は共通の
導体膜をパターン形成したものであり、前記第1および
第2のゲート電極側壁に形成される第1および第2の絶
縁膜は共通の絶縁膜を全面異方性エッチングしてそれぞ
れのゲート電極側壁に残したものであり、前記pチャネ
ルおよびnチャネルMOSトランジスタの注入不純物活性
化の熱処理は共通に行われる特許請求の範囲第5項記載
の半導体装置の製造方法。
6. The first and second gate electrodes are formed by patterning a common conductor film, and the first and second insulating films formed on the sidewalls of the first and second gate electrodes are formed. A common insulating film is anisotropically etched over the entire surface and left on the side walls of the respective gate electrodes, and the heat treatment for activating the implantation impurities of the p-channel and n-channel MOS transistors is commonly performed. A method of manufacturing a semiconductor device according to the item.
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