KR0168411B1 - 반도체 집적회로장치 및 그 제법 - Google Patents

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Abstract

본원 발명은 서로 상이한 2개의 영역을 충분히 미세한 면적에서 상호 접속하는데 적합한 반도체 집적회로 장치의 구조와 제법을 제공하여 보다 높은 집적도(또는 고성능)를 갖는 반도체 집적회로 장치의 구조와 제법을 제공하는데 있다. 이를 위하여 채택한 기술적 구성은, 확산장벽성을 가지는 재료가 상호접속되는 2개의 영역의 적어도 한쪽의 단면에 접속되도록 하거나, 접속되는 부분으로부터의 인출배선을 확산장벽성을 가지는 재료를 개재시켜 상호 접속시킨다는 것이다.

Description

반도체 집적회로장치 및 그 제법
제1도는 본 발명의 일실시예의 CMOS메모리셀의 일단면을 나타낸도.
제2도는 제1도에 나타낸 방법에 의하여 제조한 CMOS메모리셀의 평면 패턴의 일예를 나타낸도.
제3도는 제2도의 회로구성을 나타낸도.
제4도는 본 발명의 제2의 실시예를 CMOS형 메모리셀에 적용한 경우의 일단면을 나타낸도.
제5도는 제4도에서 나타낸 제조방법에 의하여 얻어지는 CMOS형 메모리셀의 평면패턴을 타나낸도.
제6도는 본 발명의 제3 실시예를 CMOS형 메모리셀에 적용했을 경우의 일단면을 나타낸도.
제7도는 본 발명의 제4실시예를 CMO형 메모리셀에 적용한 경우의 평면 패턴도.
제8도는 제7도의 A-A' 의 단면을 나타낸도.
제9도는 제6도에 나타낸 방법에 의하여 얻어지는 메모리셀의 평면 패턴을 나타낸도.
제10도는 본 발명의 실시예의 마이크로프로세서의 개략도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘기판 2 : p형웰영역
3 : n형웰영역 4 : 필드산화막
5 : 게이트산화막 6 : 폴리실리콘막
7 : WSi2막 8, 8',8'' : 게이트전극
9 : 개구부 10 : n+ 층
11 : p+층 13 : 소스/드레인영역
14 : TiN 막 15 : SiO2막
16,17 : 사이드스페이서
본 발명은 반도체 집적회로에 관한 것으로, 특히 고집적 또는 고성능화에 적합한 반도체 집적회로장치 및 그 제조방법에 관한 것이다.
대규모 반도체 집적회로를 제조할 때, 도전성이 상이한 확산층이나 게이트전극을 서로 접속하는 상호접속 기술이 점차로 큰 제약이 되어가고 있다.
특히, 예를들면 CMOS형 메모리셀을 가지는 집적회로에서는그 메모리셀 사이즈의 미세화를 위하여 PMOS 및 NMOS의 소스/드레인영역과 게이트전극을 각각 접속하는 것이 필수적이다. 그러나 이들을 접점구멍을 거친전극배선층에서 결선하는 종래의 방법에서는 메모리셀 면적의 증대를 초래하므로 집적회로장치의 집적도 또는 성능을 높히기 어렵다.
또 게이트전극을 소스/드레인과 같은 확산층에 직접 접속하는 방법에서는 게이트전극이 통상 고농도 n형의다결정 실리콘(n+폴리 실리콘)과 고융점 금속 실리사이드 예를들면 텅스텐실리사이드(WSi2)로 구성되어 있기 때문에, PMOS의 소스/드레인영역(p+층)과의 접점에 n+폴리 실리콘중의 예를들면 인이 확산하여 저항 접속이 얻어지지 않거나 혹은 N형웰영역과 단락되어 버려 메모리셀로서의 기능이 손상되는 등의 문제가 있다.
이에 대하여, 종래의 장치는 일본국 특개소 62-257749호 기재와 같이 반도체 기판상에 복수개의 MOS 트랜지스터를 설치한후 각 트랜지스터의 소스/드레인영역 및 폴리실리콘으로 이루어지는 게이트 전극표면을 각각 노출시키고 전면에 티탄(Ti)을 피착하여 질소분위기중에서 열처리함으로써, Si가 노출되어 있는 부분에 질화티탄과 규화티탄(TiN/TiSi2)을, 산화막상에는 TiN 자기 정합적으로 형성한후 TiN을 원하는 형상으로 패터닝하여 소스/드레인영역과 게이트전극의 각 표면상에서 상호 접속하는 방법이 제안되었다. 이 방법에 의하면 TiN은 불순물의 확산장벽으로서 유효한 재료이기 때문에 도전성이 다른 확산영역과 게이트전극간을 비교적 작은 면적에서 저항 접속하는 것이 가능하다.
그러나 이와 같은 종래의 기술은, 상호 접속재로의 TiN을 소스/드레인영역과 게이트 전극의 각 표면에 접하도록 패터닝하여 설치하고 있기 때문에, 상기 영역 및 게이트 전극과 TiN과의 콘택트 면적을, 포토리소그라피의 마스크맞춤 정밀도 등을 고려하여 충분히 크게 확보하지 않으면 안된다. 따라서 집적회로장치를 더 한층 고집적화, 고성능화 시키는데는 한계가 있었다.
또 고집적화를 도모하기 위한 반도체 집적회로장치내에 만들어지는 MOSFET 구조로서 LDD(lightly doped drain)MOSFET가 제안되고 있다. 이 예로서는 IEDM 87 pp.38-pp41에 기재되어 있는 것을 들수 있다. 이 LDDMOSFET를 미세화하는데 적합한 구조 또는 제법도 요망되고 있었다.
본 발명의 목적은 고집적화 또는 고성능화에 적합한 반도체 집적회로 장치의 구조와 제법을 제공하는데 있다.
본 발명의 다른 목적은 2개의 영역을 충분히 미세한 면적에서 상호 접속하는데 적합한 반도체 집적회로 장치의 구조와 제법을 제공하는데 있다.
본 발명의 특징은 확산장벽성을 가지는 재료가 상호접속되는 2개의 영역의 적어도 한쪽의 단면에 접속되도록 한 것이다. 본 발명의 다른 특징은 접속되는 부분으로부터의 인출배선끼리를 확산장벽성을 가지는 재료를 개재시켜 상호 접속하는 것이다.
본 발명의 다른 특징은 LDD MOSFET의 게이트전극을 복수의 부분으로 분리하여 형성하고 이 복수의 부분을 상호 접속하여 형서하는 것이다.
상기의 본 발명의 목적 및 특징점의 상세 및 상기 이외의 본 발명의 목적 및 특징점은 이하의 기재로부터 명백해진다.
본 발명은 확산장벽재를 피접속영역의 적어도 단면 또는 피접속영역으로 부터의 인출전극간에 접속하도록 설치했기 때문에, 확산장벽재와 피접속영역의 중첩 부분을 마스크의 정합어긋남 등을 고려하여 필요이상으로 확보하지 않으면 안되는 종래장치와 같은 문제점이 해결된다. 따라서 고집적, 고성능화에 적합한 반도체장치를 용이하게 실현할 수 있다.
본 발명에서 사용되는 확산장벽재는 확산장벽성을 가지는 도전체이다.
이 성질은 상호 접속되는 물질간의 오믹특성이 상실되지 않는 성질로서 성질간에서 오믹접속할 수 있다는 성질이다. 실제로는 열처리온도(예를들면 800∼950℃)에 있어서 불순물의 확산에 의하여 오믹특성을 상실하지 않는 것을 말한다.
또한 본 발명의 상기의 특징점 및 상기한 이외의 특징점 및 효과에 관해서는 이하의 설명에 의하여 명백하게 된다.
이하 본 발명의 실시예를 제1도 제2도 및 제3도에 의하여 설명한다.
제1도는 본 발명을 제2도에 나타낸 CMOS형 메모리셀에 적용했을 경우의 메모리셀의 일단면을 나타내는 도이다. 제1도(e)는 제2도중의 c-c'선에 따를 단면도이다. 제1도(a)∼제1도(d)에서 제법을 나타내나 간단하게 하기 위하여 제2도중의 PMOS (p1)부분을 생략한 단면도를 사용한다. 먼저 제1도(a)에 나타낸 바와 같이 실리콘기판(1)의 주표면에 p형웰영역(2) 및 n형웰영역(3)을 형성한다. 다음에 그 웰영역간을 분리(isolation)하기 위한 필드산화막(4) (LOCOS막이라고도함) 및 게이트 산화막(5)을 각각 설치한다. 다음에 CVD법에 의하여 전면에 폴리 실리콘막을 1000Å의 두께로 피착하고 그 폴리실리콘막중에 인(p)을 열확산하여 고통도 n형(n+)폴리실리콘막(6)을 형성한다. 다음에 전면에 텅그스텐 실리사이드(WSi2)막(7)을 스퍼터링법에 의하여 설치한다. 그 다음에는 그 WSi2막(7)/n+폴리실리콘막 (6)의 2층막을 포토에칭기술을 사용하여 원하는 형상으로 가공하여 N웰영역(3), P웰영역(2)상 및 양웰간에 걸쳐지는 게이트(8,8',8'')를 각각 형성한다.
다음에 제1도(b)에 나타낸 바와 같이 게이트전극(8')의 P웰영역상의 일부를 포토리소그래피기술에 의하여 포토레지스트를 개구하고 먼저 비소(As)를 50KeV, 5x1015cm-2의 조건에서 이온주입하고 그 N웰영역내에 고농도 n형(n+)층(10)을 형성하고 다음에 불산수용액으로 게이트산화막을 에칭제거함으로써 그층(10)상에 개구부(9)를 설치한다. 다음에 마찬가지로 N웰영역상의 일부에 붕소(B)를 40KeV, 2x1015cm-2조건에서 이온주입하여 고농도 p형(p+)층(11)을 형성하고 게이트산화막을 에칭제거함으로써 그층(11)상에 개구부(9')를 설치한다. 다음에 p웰영역에 전역에 인(p)이온주입하여 저농도n형(n-)으로 이루어지는 소스/드레인영역(12)을 설치하고 N웰영역전역에는 붕소 이온을 주입하여 p형(p+)층으로 이루어진 소스/드레인영역(13)을 설치한다. 다음에 제1도(c)에 나타낸 바와 같이 먼저 전면에 확산장벽재인 예를들면 질화티탄(TiN)막(14)을 1000Å의 두께로 스퍼터링법(반응성 스퍼터링법)으로 피착하고 그 층(10, 11)의 상면 및 게이트전극(8')의 적어도 측면의 일부에 접하도록 가공하여 형성한다. 다음에 전면에 CVD법에 의하여 SiO2막(15)을 피착한다.
다음에 제1도(d)에 나타낸 바와 같이 예를들면 CHF3를 주성분으로한 에칭가스를 사용한 이방성의 드라이에칭에 의하여 그 SiO2막(15)을 에칭함으로써 각게이트전극(8,8',8'')의 측면에 사이드스페이서(16,17)을 설치한다.
다음에 암모니아수(NH4OH)와 과산화수소수(H2O2) 및 순수(H2O)의 혼합액을 사용하여 사이드스페이서(16)로 덮혀져 있지 않은 영역의 TiN막을 에칭제거한다. 다음에 p웰영역에 As를 50KeV, 5x1015cm-2의 조건에서 이온주입하고 고농도 n형(n+)층으로 이루어진 소스/드레인영역(18)을 설치하고 다음에 N 웰영역에는 B를 40KeV, 5x1015cm-2이온주입하여 고농도 p형(p+)층으로 이루어진 소스/드레인영역(19)을 형성한다. 이에 의하여 CMOS메모리셀의 주요공정은 종료된다. 제1도(e)에서는 게이트전극(8+)이 PMOS(P1)를 경유하고 있는 부분(도면중에서 LOCOS막이 없는 부분)도 포함하여 그려져 있다.
이상 설명한 공정으로 제조된 CMOS메모리셀은 제1도(d)(e)로부터 명백한 바와 같이 게이트전극(8')과 각각 n+및 p+소스/드레인영역(18,19)의 접속이 그 게이트전극(8')의 측면과 사이드 스페이스(16)의 횡방향의 길이(스페이서길이)에 의하여 TiN막(14')에 의하여 이루어져 있다. 따라서 마스크의 정합여유등을 고려할 필요가 없고 극히 미세한 크기(면적)로 게이트전극(8')과 영역(18,19)의 사이를 서로 접속할 수가 있다.
제2도 및 제3도는 상기 제조방법에 의하여 얻어지는 CMOS메모리셀의 1비트를 나타낸 평면 패턴 및 그 회로구성도이다. 2개의 PMOS(P1,P2) 및 2개의 n(MOS)(N1,N2)로 이루어진 플립플롭에 트랜스퍼 MOS가 되는 nMOS(T1,T2)가 접속되어 있다.
제2도에서도 명백한 바와 같이 게이트전극(WSi2/n+폴리실리콘)과 각 트랜지스터 T1(nMOS), T2(nMOS), N1(nMOS), N2(nMOS), P1(nMOS), P2(nMOS)의 소스/드레인영역의 접속은 평멱적으로는 스페이서 길이에 의해서만 결정되는 면적의 제약밖에 받지 않으므로 메모리셀 사이즈를 충분히 미세화할수 있어 CMOS 메모리셀을 가지는 반도체 집적회로장치의 고집적, 고성능화가 용이하게 달성된다.
다음에 본 발명의 제2의 실시예를 설명한다. 제4도(a)∼(c)는 본 발명을 제3도에 나타낸 바와 같은 CMOS형 메모리셀에 적용했을 경우의 메모리셀의 일단면을 제조공정순으로 나타낸도이다. 제4도(d)는 제5도의 B-B'선에 따른 단면도이다. 제4(a)내지 제4도(c)는 제법을 설명하는 것이고 제4도(d)로 부터 제5도중의 PMOS(P1)부분을 생략하여 도시되어 있다.
먼저 제4(a)에 나타낸 바와 같이 실리콘기판(60)의 주표면에 p형웰영역(61) 및 n형웰영역(62)을 형성한다. 다음에 그 웰영역(61,62)간을 아이소레이션하기 위한 필드산화막(63)을 설치하고 게이트산화막(64)을 설치한다.
다음에 포토에칭기술을 사용하여 그 웰영역(61,62)상의 게이트산화막(64)의 일부영역을 제거하여 개구부(65)를 설치한다.
다음에 CVD법에 의하여 전면에 먼저 폴리실리콘막을 1000Å의 두께로 피착하고 포토에칭기술을 사용하여 그 필드산화막(63)상에서 그 폴리실리콘막을 P웰영역(61), N웰영역(62)상에 분리하기 위한 홈(70)을 설치한다. 다음에 N웰영역(62)상의 폴리 실리콘막중에는 BF2를 40KeV, 5x1015cm-2의 조건에서 이온주입하고 다른 영역상의 폴리 실리콘막중에는 As를 50KeV, 2x1015cm-2의 조건에서 이온주입한다. 그후 800℃, 10분간 정도의 열처리를 실시하여 각각 n+폴리실리콘막(66) 및 p+폴리실리콘막(67)을 형성함과 동시에 p웰영역(61) 및 n웰영역(62)내에 각각 n+확산층(68) 및 p+확산층(69)을 설치한다. 다음에 전면에 확산장벽재로서 예를들면 TiN막(71)을 1000Å 및 WSi2막(72)을 1500Å의 두께로 각각 스퍼터링법에 의하여 피착한다. 다음에 제4도(b)에 나타낸 바와 같이 포토에칭기술을 사용하여 그 WSi2막(72)/TiN 막(71)/n+폴리실리콘막(66) 또는 P+폴리실리콘막(67)로 이루어진 3층막을 예를들면 4 염화탄소(CCl4)를 주성분으로하는 가스로 소망형상으로 드라이에칭함으로써 게이트전극(73,74,75)를 형성한다. 다음에 그 게이트전극을 마스크재로하여 P웰영역에 저농도의 인(P)을 이온주입하고 N웰영역에는 저농도붕소를 이온주입함으로써 각각 n-소스/드레인영역(76) 및 p_소스/드레인영역(77)을 형성한다. 다음에는 제4도(c)에 나타낸 바와 같이 먼저 전면에 CVD법에 의하여 두께 3000Å의 SiO2막을 피착하고 다음에 이방성의 드라이에칭기술에 의하여 그 게이트전극의 측면에 사이드스페이스(78)를 설치한다. 다음에 게이트전극을 마스크재로하여 P웰영역에 고농도의 As를 이온주입하고 N웰영역에는 고농도의 붕소를 이온주입하여 열처리함으로써 각각 n+소스/드레인영역(79) 및 p+소스/드레인영역(80)을 형성한다. 이에 의하여 CMOS메모리셀 제조시의 주요공정이 종료된다.
제5도는 상기 제법에 의하여 얻어지는 CMOS메모리셀의 1비트단위를 나타내는 평면패턴예이다.
제4도(c)(d) 및 제5도로 부터 알 수 있는 바와 같이, 본 실시예에서는 게이트전극(75)과 p+소스/드레인영역(80) 또는 n+소스/드레인영역(79)의 접속이 각각 p+폴리실리콘막(67) 또는 n+폴리실리콘막에 의하여 직접 연결되어 있기 때문에, 정합여유는 게이트전극과 그 소스/드레인영역만 확보하면 되므로 충분히 미세화가 가능하다. 또 같은 시리콘재료끼리가 접하고 있기 때문에 저 저항접속이 용이하다. 한편 n+폴리실리콘(66)과 p+폴리실리콘(67)은 확산장벽재의 TiN막(71)과 WSi2막(72)에 의하여 홈부(70)의 거리를 두고 게이트 전극(75)과 동일한 폭으로 접속되어 있으므로 그 홈부의 거리에 의하여 결정되는 미세한 면적에 양 부재의 결선이 가능하다. 또 WSi2막(75)과 n+폴리실리콘(66) 또는 P+폴리실리콘(67)과는 TiN막(71)을 거쳐 넓은 면적에서 접속되므로 이들간의 접속저항을 낮추는데에도 효과가 있다.
또 이 방법에 의하면 NMOS는 n+폴리실리콘, PMOS는 p+폴리실리콘의 게이트 재료이기 때문에 특히 PMOS에 있어서는 통상 사용되는 n+폴리실리콘 게이트와 같이 반전채널영역을 설치할 필요가 없다. 이 때문에 PMOS의 짧은(短) 채널특성을 대폭으로 개선할 수 있는 효과가 있다. 따라서 CMOS메모리셀을 가지는 반도체 집적회로장치의 고집적, 고성능화가 용이하게 달성될 수 있다. 또 NMOS에 대하여 p+폴리실리콘의 게이트재료를 사용할수도 있고, PMOS에 대하여 n+폴리실리콘의 게이트재료를 사용해도 좋다.
다음에 본 발명의 제3의 실시예를 제6도를 사용하여 설명한다. 제6도는 본 발명을 CMOS형 메모리셀에 적용했을 경우의 일단면을 나타낸도이다.
제6도(e)는 제9도중의 D-D'선에 따른 단면도이다.
제6도(a)∼(d)는 제조공정을 나타낸 도이나 간단히 하기 위하여 제6도(e)와 달리 PMOS(P1)부분을 생략하여 도시되어 있다.
먼저 제6도(a)에 나타낸 바와 같이 실리콘기판(30)의 주표면에 p웰영역(31) 및 N웰영역(32)을 형성한다. 다음에 그 웰영역(31,32)간을 분리시키는 필드산화막(33) 및 게이트산화막(34)을 형성한다. 그 다음에는 포토에칭기술을 사용하여 그 웰영역(31,32)상의 게이트산화막(34)의 일부영역을 제거하여 개구부(35)를 설치한다. 다음에 CVD법에 의하여 전면에 폴리실리콘막을 1000Å의 두께로 피착하고 포토에칭기술을 사용하여 그 필드산화막(33)상에서 그 폴리실리콘막을 P웰영역(31), N웰영역(32)상에 각각 분리하기 위한 홈(38)을 형성한다. 다음에 N웰영역(32)상의 폴리실리콘막중에는 BF2를 40KeV, 2x1015cm-2의 조건에서 이온주입하고 다른 영역상의 폴리실리콘막 중에는 As를 50KeV, 2x1015cm-2의 조건에서 이온주입한다. 그 후 800℃, 10분간 정도의 열처리를 실시하여 각각 n+폴리실리콘막(36) 및 p+폴리실리콘막(37)을 형성함과 동시에 P웰영역(31) 및 N웰영역(32)내에 각각 n+확산층(36A) 및 p+확산층(37A)을 설치한다. 다음에 CVD법에 의하여 500Å두께의 SiO2막(39), 스퍼터링법에 의하여 두께 2000Å의 SiO2막(41)을 순차 피착한다.
다음에 제6도(b)에 나타낸 바와 같이 먼저 포토에칭기술을 사용하여 상기 막(41,40 및 39)을 각각 원하는 형상으로 가공하고 상부 게이트전극(42,43,44)를 형성한다. 다음에 그 상부 게이트전극을 마스크로하여 n+폴리실리콘막(36)을 통하여 p웰영역(31)내에 저농도의 인(P)을 이온주입함으로써 n-소스/드레인영역(45), p+폴리실리콘막(37)을 통하여 N웰내에 저농도의 붕소를 이온주입함으로써 p-소스/드레인영역(46)을 각각 형성한다.
다음에는, 제6도(c)에 나타낸 바와 같이, 먼저 스퍼터링법에 의하여 TiN막을 1000Å의 두께로 전면에 피착하고, 다음에 CVD법에 의하여 예를들면 두께 3500Å의 SiO2막을 피착한 후 이방성의 드라이에칭기술을 사용하여 그 SIO막을 에칭함으로써, 상부게이트전극(42,43,44)의 각 측면에 사이드스페이서(48)를 형성한다. 다음에 그 사이드스페이서(48) 및 SiO2막(41)을 마스크로하여 그 TiN막 및 그 n+폴리실리콘막(36), p+폴리실리콘막(37)을 드라이에칭에 의하여 제거함으로써 그 사이드스페이서에 덮힌 부분에 상부전극(42,43,44)이 되는 WSi2막(40)과 하부게이트전극이 되는 n+폴리실리콘막(36) 또는 하부게이트전극이 되는 p+폴리실리콘막(37)에 각각 저항 접속되는 TiN막(47)이 형성된다.
다음에 제6도(d)에 나타낸 바와 같이 그 게이트전극(42,43)을 마스크로하여 p웰영역내에 As이온을 50KeV, 5x1015cm-2의 조건에서 주입하고, N웰영역내에는 BF2이온을 40KeV, 5x1015cm-2의 조건에서 주입하고 열처리함으로써 각각 n-소스/드레인영역(50) 및 p+소스/드레인영역(49)을 형성한다. 이상으로 CMOS메모리셀을 제조할때의 주요공정은 종료된다. 필드산화막(33)상에 연장되어 있는 폴리실리콘막(36,37)은 Si재료로 이루어진 P웰(31), N웰(32)에 접속된다. 즉 동일실리콘을 재료로 하므로 저저항 상태를 유지하는 것이 용이하다.
제9도는 상기 제조방법에 의하여 얻어지는 CMOS메모리셀의 1비트단위를 타나낸 평면 패턴예이다. 제6도 및 제9도로 부터 알 수 있는 바와 같이 상기 실시예에서는 게이트전극(44)과 n+소스/드레인영역(50)의 접속이 n+폴리실리콘막(36)에 의하여 이루어지고 p+소스/드레인영역(49)의 접속이 p+폴리실리코막(37)에 의하여 이루어지고 있으므로 정합여유는 게이트전극과 소스/드레인영역만 확보하면 되고, 또 n+폴리실리콘막(36) 과 p+폴리실리콘막(37)의 접속은 게이트 전극(44)의 WSi2막(40)의 단면과 사이드스페이서(48)의 횡방향 길이(스페이서길이)에 의하여 규정된 TiN막(47)에 의하여 자기 정합적으로 저항접속되어 있으므로 마스크의 정합여유 등을 고려할 필요가 전혀없어 메모리셀 사이즈의 충분한 미세화가 가능하다.
또 본 실시예에 의하면 게이트산화막과 접하는 게이트재료가 NMOS는 n+폴리실리콘막, PMOS는 p+폴리실리콘막이기 때문에 통상 사용되고 있는 n+폴리실리콘게이트의 PMOS와 같이 역치 전압을 조정하기 위하여 채널영역을 p형으로 반전시킬 필요가 없다. 이 때문에 PMOS의 단채널특성을 대폭으로 개선할 수 있다. 또한 NMOS의 n-소스/드레인영역 및 PMOS의 p-소스/드레인영역은 각각 n+폴리실리콘막(36) 및 p+폴리실리콘막으로 이루어지는 하부게이트전극과 오버랩하고 있기 때문에 각 게이트에 채널층을 형성하는 전위를 인가했을 때 상기 n-및 p-소스/드레인영역 표면도 축적화되어 실질적으로 MOS의 온저항이 억제된다. 즉 종래의 LDDMOS의 결점인 상호 콘덕턴스(gm)의 저하를 방지할 수가 있으므로 고속동작에 적합한 반도체 집적회로장치가 얻어진다.
다음에 본 발명의 제4실시예를 제7도 및 제8도를 사용하여 설명한다.
제7도는 본 발명을 제3도에 나타낸 회로구성으로 이루어진 CMOS형의 메모리셀에 적용했을 경우의 메모리셀 1비트의 기본구성을 나타내는 평면패턴도이다. 제8도는 제7도의 A-A'부의 단면구조를 나타낸도이다. 801은 n+폴리실리콘, 802는 게이트산화막, 803은 WiS2막, 804는 접속홀, 805는 TiN막, 807은 SiO2로 이루어진 스페이서, 808은 SiO2막, 809는 층간절연막, 810은 필드산화막, 811은 인접메모리셀의 게이트전극이다. WSi2/n+폴리 실리콘으로 이루어진 게이트전극(812)과 n+소스/드레인영역의 접속은 제1도와마찬가지로 게이트전극(812)의 단면과 스페이서(SiO2)의 길이에 의하여 자기정합적으로 규정된 TiN막에 의하여 이루어져 있으므로 상기 접속부의 미세화가 용이하다. 또 TiN막(805)을 접속홀(804)하의 패드전극으로서 제8도에 나타낸 바와같이 설치함으로써, 특히 n+폴리실리콘(801) 및 WSi2막(803)으로 이루어지는 게이트전극(812)과 접속홀(804)의 거리를 전혀 확보할 필요가 없다. 따라서 제7도에 나타낸 바와 같이 메모리셀 사이즈의 더 한층의 미세화가 용이하게 도모된다. 또 TiN막(805)은 Al계 전극에 대하여 뛰어난 반응장벽재이기 때문에 Al계 전극을 직접 소스/드레인 영역과 접속하는 방법에 비하여 접속특성이 안정되어 반도체 집적회로장치의 고신뢰화가 도모되는 효과도 있다.
이상 설명한 실시예는 확산장벽재로서 어느 것이나 TiN막을 사용하여 설명했으나 도전성을 가지고 확산장벽성이 있으면 기타의 재로이더라도 좋다. 예를들면 W, Mo, Ta 등의 질화막이 있어도 좋으며 또 W, Mo, Ta, Ti중 적어도 1종과 Si 및 질소의 합금막이더라도 본 발명의 효과를 나타낼 수가 있다.
또 상기 실시예에서는 2개의 영역간을 TiN막으로 직접 접속하는 방법을 설명했으나 예를들면 적어도 소스/드레인영역과 접하는 부분에는 접속저항을 줄이기 위하여 예를들면 고융점 금속의 실리사이드막 등을 거쳐 접속해도 좋다.
또 상기 실시예는 모두 게이트전극의 저항을 억제하는 재료로서 WSi2를 예로 설명했으나 다른 고융점금속의 실리사이드 또는 고융점 금속이더라도 좋다.
또 상기 4개의 실시예는 어느것이나 CMOS형의 메모리 셀을 일예로하여 설명했으나 다른 CMOS형 장치나 바이포라형 장치 또는 CMOS와 바이폴라소자를 동일기판상에 설치한 복합형 반도체 집적회로장치에 적용해도 본 발명의 효과를 나타낼 수가 있다. 특히 제6도에 나타낸 제 3 실시예는 LDDMOS의 gm을 향상시킬수가 있으므로 CMOS에 한하지 않고 MOSFET 단독에 적용해도 효과가 크다.
또한 본 발명의 구조는 예를들면 제10도에 나타낸 마이크로프로세서에서도 사용될 수 있다.
제10도에 일예를 나타낸 바와 같이 마이크로프로세서는 ROM(101), 디코더(102), 우선변환참조버터(translation look a side buffer)(TLB)(103), 프로그램가능 로직 어레이(programable logic array)(PLA)(104), 자료구조 매크로셀(Data Structure Macro cell)(DS 매크로셀)(105)을 가지고 있다. PLA(104)에 있어서는 명령내용의 해독을 행한다. PLA(104)로 부터의 명령에 의하여 ROM(101)내의 신호가 디코더(102)를 거쳐 DS매크로셀(105)에 디코드된다.
DS매크로셀(105)에서는 논리연산 등의 연산이 행해진다. TLB(103)에서는 논리 어드레스와 물리 어드레스와의 변환을 고속으로 행한다. ROM(101)은 통상 NMOS로 구성되나 CMOS 구성으로 해도 좋다. ROM(101)이외의 부분은 CMOS구성 또는 BiCMOS구성으로 만들어진다. 따라서 각 부분에 대하여 본 발명의 상호 접속 구조 또는 MOSFET구조를 사용함으로써 고집적화 또는 고성능화를 도모할 수가 있다.
ROM(101) 대신에 또는 병설하여 상기의 CMOS메모리셀을 사용한 RAM을 사용해도 좋다. 제10도에 나타낸 마이크로프로세서의 구조는 일예이고, 이것에 한하지 않고 여러 가지의 변형이 가능하다.
또한 본 발명의 정신 및 범위에서 벗어나는 일없이 형상 및 세부에 여러가지 변형을 가하거나 또는 여러 가지의 제조에 의하여 형성할 수가 있는 것이다.
이상 설명한 바와 같이, 대단히 미세한 면적에서 2개의 영역간을 저항적으로 상호 접속할 수 있으므로 반도체 집적회로장치의 고집적, 고성능화가 용이하게 달성될 수 있는 효과가 있다.

Claims (18)

  1. 반도체 기판에 형성된 MOSFET 및 배선과, 상기 MOSFET의 소스 또는 드레인 영역과상기 배선을 접속하는, 확산장 벽성을 가지는 도전체와, 상기 도전체 상에서 상기 배선의 측벽을 따라 형성되는 절연체를 구비하고, 상기 도전체가 상기 절연체의 내측에 위치하는 것을 특징으로 하는반도체 집적회로장치.
  2. 반도체 기판에 형성된 필드산화막과, 상기 필드산화막 위에 뻗어있는 배선과, 상기 필드산화막으로 둘러싸여진 반도체 기판 위에 형성된 MOSFET와, 상기 MOSFET의 소스 또는 드레인 영역과 상기 배선을 접속하는,확산장벽성을 가지는 도전체와, 상기 도전체 상에서 상기 배선의 측벽을 따라 형성되는 절연체를 구비하고, 상기 도전체가 상기 절연체의 내측에 위치하는 것을 특징으로 하는 반도체 집적회로장치.
  3. 반도체 기판에 형성된 MOSFET와, 상기 MOSFET의 소스 또는 드레인 영역에 접속되는 배선을 구비하며, 상기 배선은 다결정 반도체막으로 이루어지는 하층, 절연막으로 이루어지는 중간층 및 상기 하층보다 저저항의 막으로 이루어지는 상층을 가지고, 상기 하층과 상기 상층은 확산장벽성을 가지는 도전체에 의해 오믹접속되며, 상기 도전체는 상기 상층의 측벽을 따라 형성됨과 동시에 상기 반도체 기판의 평면방향에서 상기 상층과 오버랩되지 않는 것을 특징으로 하는 반도체 집적회로장치.
  4. 반도체 기판에 형성된 복수의 MOSFET와, 한 개의 MOSFET의 게이트 전극과 다른 MOSFET의 소스 또는 드레인 영역을 접속하는 배선을 구비하며, 상기 게이트 전극 및 배선이, 다결정 반도체막으로 이루어지는 하층, 확산장벽성을 가지는 도전체로 이루어지는 중간층 및 상기 하층보다 저저항의 막으로 이루어지는 상층을 가지고, 상기 하층과 상기 상층은 상기 중간층에 의해 오믹접속되는 것을 특징으로 하는 반도체 집적회로장치.
  5. 반도체 기판에 형성된 복수의 MOSFET와, 한 개의 MOSFET의 게이트 전극과 다른 MOSFET의 소스 또는 드레인 영역을 접속하는 배선을 구비하며, 상기 게이트 전극 및 배선은 다결정 반도체막으로 이루어지는 하층, 절연막으로 이루어지는 중간층 및 상기 하층보다 저저항의 막으로 이루어지는 상층을 가지고, 상기 하층과 상기 상층은 확산장벽성을 가지는 도전체에 의해 오믹접속되며, 상기 도전체는 상기 상층의 측벽을 따라 형성됨과 동시에 상기 반도체 기판의 평면방향에서 상기 상층과 오버랩되지 않는 것을 특징으로 하는 반도체 집적회로장치.
  6. 제5항에 있어서, 상기 상층은 고융점 금속 또는 금 속의 실리사이드로 이루어지는 것을 특징으로 하는 반도체 집적회로장치.
  7. 제5항에 있어서, MOSFET가 N채널 및 P채널의 CMOS로 구성되어 있고, 하층의 다결정 반도체막이 NMOS 부에서는 n형, PMOS부에서는 p형임을 특징으로 하는 반도체 집적회로장치.
  8. 제7항에 있어서, 상기 n형 다결정 반도체막은 NMOS의 소스 또는 드레인 영역과,또한 p형 다결정 실리콘막은 PMOS의 소스 또는 드레인 영역과 각각 오믹접속되어 있는 부분을 가지는 것을 특징으로 하는 반도체 집적회로장치.
  9. 반도체 기판에 형성된 N채널 MOSFET 및 P채널 MOSFET와, 상기 각 MOSFET에 전기적으로 접속되는 배선을 구비하며, 상기 배선에 있어서 N채널 MOSFET의 소스 또는 드레인 영역과의 접촉부는 n형 다결정 반도체층이고, P채널 MOSFET의 소스 또는 드레인 영역과의 접촉부는 p형 다결정 반도체임을 특징으로 하는 반도체 집적회로 장치.
  10. 반도체 기판에 형성된 N채널 MOSFET 및 P채널 MOSFET와, 상기 각 MOSFET에 전기적으로 접속되는 배선을 구비하며, 상기 각 MOSFET의 게이트 전극 및 상기 배서은 다결정 반도체층을 가지고, N채널 MOSFET의 게이트 전극 및 상기 배선에 있어서의 N채널 MOSFET의 소스 또는 트레인 영역과의 접축부는 n형 다결정 반도체층을 가지고, P채널 MOSFET의 소스 또는 드레인 영역과의 접촉부는 p형 다결정 반도체층을 가지는 것을 특징으로 하는 반도체 집적회로장치.
  11. 제9항에 있어서, 상기 n형 다결정 반도체층과 p형 다결정 반도체층이, 확산장벽성을 가지는 도전체에 의해 접속되는 것을 특징으로 하는 반도체 집적회로장치.
  12. 제10항에 있어서, 상기 n형 다결정 반도체층과 p형 다결정 반도체층이, 확산장벽성을 가지는 도전체에 의해 접속되는 것을 특징으로 하는 반도체 집적회로장치.
  13. 제1도전형의 소스 및 드레인 영역을 가지는 제 1 MOSFET와, 상기 제1도전형과는 반대도전형인 제2도전형의 소스 및 드레인 영역을 가지는 제 2 MOSFET와, 상기 제 1 MOSFET의게이트 전극과 상기 제 2 MOSFET의 소스 또는 드레인 영역을 접속하는 배선을 구비하며, 상기 제 1 MOSFET의 게이트 전극 및 상기 배선은 다결정 반도체층을 가지고, 상기 배선의 다결정 반도체층은 상기 제 1 MOSFET의 게이트 전극의 다결정 반도체층이 연장된 것으로 이루어지는 부분을 가지며, 상기 제 1 MOSFET의 게이트 전극의 다결정 반도체층은 상기 제1도전형의 다결정 반도체층이며, 상기 배선의 다결정 반도체층에 있어서의 상기 제2 MOSFET의 소스 또는 드레인 영역과의 접촉부는 상기 제2도전형의 다결정 반도체층임을 특징으로 하는 반도체 집적회로장치.
  14. 제1도전형 소스 및 드레인 영역을 가지는 제 1 MOSFET와, 상기 제1도전형과는 반대도전형인 제2도전형의 소스 및 드레인 영역을 가지는 제 2 MOSFET와, 상기 제 1 MOSFET의 게이트 전극과 상기 제 2 MOSFET의 소스 또는 드레인 영역을 접속하는 배선을 구비하며, 상기 배선은 상기 제 1 MOSFET의 게이트 전극이 연장된 것으로 이루어지는 부분을 가지고, 상기 제 1 MOSFET의 게이트 전극 및 상기 배선은 다결정 반도체막으로 이루어지는 하층, 확산장벽성을 가지는 도전체로 이루어지는 중간층 및 상기 하층보다 저저항의 막으로 이루어지는 상층을 가지고, 상기 하층과 상기 상층은 상기 중간층에 의해 오믹접속되며, 상기 제 1 MOSFET의 게이트 전극의 다결정 반도체막은 상기 제 1 도전형의 다결정 반도체막이고, 상기 배선의 다결정 반도체막에 있어서의 상기 제 2 MOSFET의 소스 또는 드레인 영역과의 접속부는 상기 제 2 도전형의 다결정 반도체막임을 특징으로 하는 반도체 집적회로장치.
  15. 제14항에 있어서, 상기 제2도전형의 다결정 반도체막은 상기 제 2 MOSFET의 소스 또는 드레인 영역과 직접 오믹접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  16. 제1도전형의 소스 및 드레인 영역을 가지는 제 1 MOSFET와, 상기 제1도전형과는 반대도전형인 제2도전형의 소스 및 드레인 영역을 가지는 제 2 MOSFET와, 상기 제 1 MOSFET의 게이트 전극과 상기 제 2 MOSFET의 소스 또는 드레인 영역을 접속하는 배선을 구비하며, 상기 제 1 MOSFET의 게이트 전극 및 상기 배선은 상기 제1도전형의 다결정 반도체층을 가지고, 상기 배선은 상기 제 2 MOSFET의 소스 또는 드레인 영역과의 접속부에 있어서 상기 제2도전형의 다결정 반도체층을 가지며, 상기 각 다결정 반도체층은 필드산화막 위에서 분리됨과 동시에 확산장벽성을 가지는 도전체를 거쳐 고융점 금속 실리사이드에 의해 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치,
  17. 제1도전형의 소스 및 드레인 영역을 가지는 제 1 MOSFET와, 상기 제1도전형과는 반대도전형인 제2도전형의 소스 및 드레인 영역을 가지는 제 2 MOSFET와, 상기 제 1 MOSFET의 게이트 전극과 상기 제 2 MOSFET의 소스 또는 드레인 영역을 접속하는 배선을구비하며, 상기 제 1 MOSFET의 게이트 전극 및 상기 배선은 상기 제1도전형으 다결정 반도체층을 가지고, 상기 배선은 상기 제 2 MOSFET의 소스 또는 드레인 영역과의 접속부에 있어서 상기 제2도전형의 다결정 반도체층을 가지며, 상기 각 다결정 반도체층 위에는 절연막을 거쳐 고융점 금속 실리사이드가 설치되고, 상기 각 다결정 반도체층은 필드산화막 위에서 분리됨과 동시에 상기 고융점 금속 실리사이드 및 상기 각 다결정 반도체층의 끝부에 있어서 확산장벽성을 가지는 도전체에 의해 상기 고융점 금속 실리사이드에 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.
  18. 제 1 및 제 2 PMOS와 제 1 및 제 2 드라이버 NMOS로 이루어지는 플립플롭과, 제 1 및 제 2 트랜스퍼 NMOS를 가지는 셀과, 제 1 PMOS, 제 1 드라이버 NMOS 및 제 1 트랜스퍼 NMOS의 각 소스 또는 드레인 영역 및 제 2 PMOS와 제 2 드라이버 NMOS에 공통의 게이트 전극에 접속되는 제 1 배선과, 제 2 PMOS, 제 2 드라이버 NMOS 및 제 2 트랜스퍼 NMOS의 각 소스 또는 드레인 영역 및 제 1 PMOS와 제 1 드라이버 NMOS에 공통의 게이트 전극에 접속되는 제 2 배선을 구비하며, 상기 제 1 배선에 있어서 제 1 드라이버 NMOS 및 제 1 트랜스퍼 NMOS의 각 소스 또는 드레인 영역과의 접촉부는 n형 다결정 반도체층이고, 제1 PMOS의 소스 또는 드레인 영역과의 접촉부는 p형 다결정 반도체층이며, 상기 제 2 배선에 있어서 제 2 드라이버 NMOS 및 제 2 트랜스퍼 NMOS의 각 소스 또는 드레인 영역과의 접촉부는 n형 다결정 반도체층이고, 제 2 PMOS의 소스 또는 드레인 영역과의 접촉부는 p형 다결정 반도체층인 것을 특징으로 하는 반도체 집적회로장치.
KR1019890013531A 1988-09-20 1989-09-20 반도체 집적회로장치 및 그 제법 KR0168411B1 (ko)

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