JP2900889B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/38—Doping programmed, e.g. mask ROM
- H10B20/383—Channel doping programmed
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、詳しくはハーフミクロン以下のゲート長を有するＭ
ＯＳトランジスタ素子からなる半導体メモリであって、
特にマスクＲＯＭの構造に関するものである。
し、詳しくはハーフミクロン以下のゲート長を有するＭ
ＯＳトランジスタ素子からなる半導体メモリであって、
特にマスクＲＯＭの構造に関するものである。
【０００２】
【従来の技術】近年では半導体メモリなどをはじめ、Ｍ
ＯＳトランジスタを用いた半導体の大規模集積回路（Ｌ
ＳＩ）の高集積度化が進んでいる。しかし、ＭＯＳトラ
ンジスタやガリウム・ヒ素電界効果型トランジスタ（Ｇ
ａＡｓ ＦＥＴ）を用いたＬＳＩの集積度を高めてチャ
ンネル長を短くしていった場合、ドレイン端に生じる空
乏層内の高電界によってホットエレクトロン効果に代表
される短チャンネル効果が生じ、トランジスタの動作が
不安定になるという問題がある。従来より、このような
問題に対処してＬＳＩの集積度を高めるために、ドレイ
ン端にｎ- 領域を設けてドレイン端部の空乏層内の電界
を弱めるＤＤ構造（Double Drain Structure）やＬＤＤ
構造（Lightly Doped Drain Structure）が広く採用さ
れている。
ＯＳトランジスタを用いた半導体の大規模集積回路（Ｌ
ＳＩ）の高集積度化が進んでいる。しかし、ＭＯＳトラ
ンジスタやガリウム・ヒ素電界効果型トランジスタ（Ｇ
ａＡｓ ＦＥＴ）を用いたＬＳＩの集積度を高めてチャ
ンネル長を短くしていった場合、ドレイン端に生じる空
乏層内の高電界によってホットエレクトロン効果に代表
される短チャンネル効果が生じ、トランジスタの動作が
不安定になるという問題がある。従来より、このような
問題に対処してＬＳＩの集積度を高めるために、ドレイ
ン端にｎ- 領域を設けてドレイン端部の空乏層内の電界
を弱めるＤＤ構造（Double Drain Structure）やＬＤＤ
構造（Lightly Doped Drain Structure）が広く採用さ
れている。
【０００３】上述のような従来の半導体装置の構造と製
造方法を、ＬＤＤ構造を持ったＮＡＮＤ型マスクＲＯＭ
を例に説明する。マスクＲＯＭは、その記憶内容、すな
わちメモリセルアレイの内容をその製造段階で決めて作
られたＬＳＩメモリである。マスクＲＯＭに「１」（オ
ン）、「０」（オフ）で表された情報を記憶させる場
合、一般的にはイオン注入によってＭＯＳトランジスタ
をエンハンスメント型からディプリーション型に変えて
情報「１」を記録している。
造方法を、ＬＤＤ構造を持ったＮＡＮＤ型マスクＲＯＭ
を例に説明する。マスクＲＯＭは、その記憶内容、すな
わちメモリセルアレイの内容をその製造段階で決めて作
られたＬＳＩメモリである。マスクＲＯＭに「１」（オ
ン）、「０」（オフ）で表された情報を記憶させる場
合、一般的にはイオン注入によってＭＯＳトランジスタ
をエンハンスメント型からディプリーション型に変えて
情報「１」を記録している。
【０００４】従来のマスクＲＯＭの構造および製造方法
をＮＡＮＤ型マスクＲＯＭを例に図５〜図７を用いて説
明する。図５はＮＡＮＤ型マスクＲＯＭの平面図であ
る。ＮＡＮＤ型マスクＲＯＭにおいては、複数のメモリ
セルトランジスタ５が図５において上下方向に直列に接
続されており、これらはフィールド酸化膜２によって分
離され、メモリセル群を構成している。ワード線として
作用するゲート電極４は、メモリセル群を分離するフィ
ールド酸化膜２と直交する形で図５においては左右方向
に形成されている。このようなＮＡＮＤ型マスクＲＯＭ
に情報を記録するには、その製造工程においてデータ
「１」に対応するメモリセルトランジスタの開孔部８か
らイオン注入を行い、エンハンスメント型からディプリ
ーション型に変えてこれを短絡している。
をＮＡＮＤ型マスクＲＯＭを例に図５〜図７を用いて説
明する。図５はＮＡＮＤ型マスクＲＯＭの平面図であ
る。ＮＡＮＤ型マスクＲＯＭにおいては、複数のメモリ
セルトランジスタ５が図５において上下方向に直列に接
続されており、これらはフィールド酸化膜２によって分
離され、メモリセル群を構成している。ワード線として
作用するゲート電極４は、メモリセル群を分離するフィ
ールド酸化膜２と直交する形で図５においては左右方向
に形成されている。このようなＮＡＮＤ型マスクＲＯＭ
に情報を記録するには、その製造工程においてデータ
「１」に対応するメモリセルトランジスタの開孔部８か
らイオン注入を行い、エンハンスメント型からディプリ
ーション型に変えてこれを短絡している。
【０００５】一方、デジット線７はフィールド酸化膜２
上に形成されており、このデジット線７の下に位置する
フィールド酸化膜２はデジット線７のコンタクト部６が
形成される位置で不連続となっている。そしてこのフィ
ールド酸化膜２が不連続となった位置に形成されたコン
タクト部６において、デジット線７はこのフィールド酸
化膜２によって分離されたメモリセル群の拡散領域と接
続される。図５に示したＮＡＮＤ型マスクＲＯＭにおい
ては、コンタクト部６において不連続となったフィール
ド酸化膜２によって分離された４つのメモリセル群が、
デジット線７のコンタクト部６を中心に‘Ｈ’の字をな
すように配置されてメモリセルブロックを形成してい
る。ＮＡＮＤ型マスクＲＯＭは、このようなＨ型のメモ
リブロックを複数左右方向に配列してメモリアレイを形
成している。以上のような構成をとることによって、Ｎ
ＡＮＤ型マスクＲＯＭは通常のＮＯＲ型マスクＲＯＭに
比べてデジット線コンタクトが少なくて済み、したがっ
て高集積化が容易となる。
上に形成されており、このデジット線７の下に位置する
フィールド酸化膜２はデジット線７のコンタクト部６が
形成される位置で不連続となっている。そしてこのフィ
ールド酸化膜２が不連続となった位置に形成されたコン
タクト部６において、デジット線７はこのフィールド酸
化膜２によって分離されたメモリセル群の拡散領域と接
続される。図５に示したＮＡＮＤ型マスクＲＯＭにおい
ては、コンタクト部６において不連続となったフィール
ド酸化膜２によって分離された４つのメモリセル群が、
デジット線７のコンタクト部６を中心に‘Ｈ’の字をな
すように配置されてメモリセルブロックを形成してい
る。ＮＡＮＤ型マスクＲＯＭは、このようなＨ型のメモ
リブロックを複数左右方向に配列してメモリアレイを形
成している。以上のような構成をとることによって、Ｎ
ＡＮＤ型マスクＲＯＭは通常のＮＯＲ型マスクＲＯＭに
比べてデジット線コンタクトが少なくて済み、したがっ
て高集積化が容易となる。
【０００６】ＬＤＤ構造を有する半導体装置を製造する
方法を上述のＮＡＮＤ型マスクＲＯＭを例に説明する。
図６および図７はＬＤＤ構造を有するメモリセルトラン
ジスタからなるＮＡＮＤ型マスクＲＯＭの製造工程を説
明する図である。なお、図６と図７はそれぞれ図５のＡ
ＡとＢＢにおける各工程段階毎の断面図であり、これら
の二つの図の（ａ）〜（ｅ）はそれぞれ同一の工程段階
を表すものとする。
方法を上述のＮＡＮＤ型マスクＲＯＭを例に説明する。
図６および図７はＬＤＤ構造を有するメモリセルトラン
ジスタからなるＮＡＮＤ型マスクＲＯＭの製造工程を説
明する図である。なお、図６と図７はそれぞれ図５のＡ
ＡとＢＢにおける各工程段階毎の断面図であり、これら
の二つの図の（ａ）〜（ｅ）はそれぞれ同一の工程段階
を表すものとする。
【０００７】上述のＮＡＮＤ型マスクＲＯＭの製造にあ
たっては、まず選択酸化法を用いてｐ型シリコン基板１
の表面にフィールド酸化膜２を形成した後、ｐ型シリコ
ン基板１の全面にホウ素（ボロン、Ｂ+ ）を注入してレ
トログレードｐウェル９を形成する（図６（ａ）、図７
（ａ））。次いで、フィールド酸化膜２によって分離さ
れた素子形成領域にゲート酸化膜３を形成した後、ゲー
ト電極４をフィールド酸化膜２およびゲート酸化膜３上
にこのフィールド酸化膜２の延長方向と直交する方向に
形成する。しかる後に全面に側面酸化膜１０を形成する
（図６（ａ）、図７（ｂ））。続いてリン（Ｐ+ ）を注
入することによってｎ- 領域１１を形成する（図６
（ｃ）、図７（ｃ））。その後、ｐ型シリコン基板１の
全面に酸化膜を堆積し、これをエッチバックしてサイド
ウォール１２を形成する（図６（ｄ）、図７（ｄ））。
次に、ゲート電極４およびサイドウォール１２をマスク
にしてヒ素（Ａｓ+ ）を注入してｎ+ 領域１３を形成す
る（図６（ｅ）、図７（ｅ））。
たっては、まず選択酸化法を用いてｐ型シリコン基板１
の表面にフィールド酸化膜２を形成した後、ｐ型シリコ
ン基板１の全面にホウ素（ボロン、Ｂ+ ）を注入してレ
トログレードｐウェル９を形成する（図６（ａ）、図７
（ａ））。次いで、フィールド酸化膜２によって分離さ
れた素子形成領域にゲート酸化膜３を形成した後、ゲー
ト電極４をフィールド酸化膜２およびゲート酸化膜３上
にこのフィールド酸化膜２の延長方向と直交する方向に
形成する。しかる後に全面に側面酸化膜１０を形成する
（図６（ａ）、図７（ｂ））。続いてリン（Ｐ+ ）を注
入することによってｎ- 領域１１を形成する（図６
（ｃ）、図７（ｃ））。その後、ｐ型シリコン基板１の
全面に酸化膜を堆積し、これをエッチバックしてサイド
ウォール１２を形成する（図６（ｄ）、図７（ｄ））。
次に、ゲート電極４およびサイドウォール１２をマスク
にしてヒ素（Ａｓ+ ）を注入してｎ+ 領域１３を形成す
る（図６（ｅ）、図７（ｅ））。
【０００８】以上のような過程を経て完成したＬＤＤ構
造を持ったメモリセルトランジスタ５は、図６（ｅ）に
示すようにｎ- 領域１１がｎ+ 領域１３を取り囲む構造
を有し、また図７（ｅ）に示すようにフィールド酸化膜
２によってとなりのトランジスタと分離されている。
造を持ったメモリセルトランジスタ５は、図６（ｅ）に
示すようにｎ- 領域１１がｎ+ 領域１３を取り囲む構造
を有し、また図７（ｅ）に示すようにフィールド酸化膜
２によってとなりのトランジスタと分離されている。
【０００９】図示はしないが、この後層間膜を形成して
からコンタクト部６を形成するとマスクＲＯＭの下地が
出来上がる。この下地に対して顧客のデータをもとにオ
ンビット（「１」）を書き込みたいメモリセルトランジ
スタの真上にレジストを用いて開孔部８を形成し、そこ
にリンを注入することによりそのメモリセルトランジス
タをエンハンスメント型からディプリーション型に変え
る。そして、最後にデジット線７およびパッシベーショ
ン膜を形成してマスクＲＯＭが完成する。
からコンタクト部６を形成するとマスクＲＯＭの下地が
出来上がる。この下地に対して顧客のデータをもとにオ
ンビット（「１」）を書き込みたいメモリセルトランジ
スタの真上にレジストを用いて開孔部８を形成し、そこ
にリンを注入することによりそのメモリセルトランジス
タをエンハンスメント型からディプリーション型に変え
る。そして、最後にデジット線７およびパッシベーショ
ン膜を形成してマスクＲＯＭが完成する。
【００１０】
【発明が解決しようとする課題】しかし、上述のような
ＬＤＤ構造をもった半導体記憶装置では、ｎ- 領域１１
のシート抵抗のためメモリセルトランジスタのオン電流
が少なく、製造ばらつきによっては最悪の場合読み出し
が不良となるなど、製品の歩留まりが低くなるという欠
点があった。また、大容量化・微細化に伴いメモリセル
トランジスタのゲート長が短くなると短チャンネル効果
が顕著となり、ソース−ドレイン耐圧（Ｌmin ）が悪化
する問題も依然として存在する。加えて、微細化が進む
ことによって、分離領域を挟んでとなり合うメモリセル
の間でのリークも顕著となる。これは、微細化に伴い図
７（ｅ）に示したフィールド酸化膜２を挟んでとなり合
うｎ+ 層１３同士が近接する結果、レトログレードｐウ
ェル９のみではｎ+ 層１３の空乏層の伸びを抑えること
ができずにパンチスルーが起こるためである。本発明
は、チャンネル外抵抗を低減してメモリセルトランジス
タのオン電流を増やすとともに、ソース−ドレイン耐圧
および素子分離酸化膜の反転しきい値電圧を確保し、半
導体記憶装置の高集積化と信頼性の向上を図ることを目
的とする。
ＬＤＤ構造をもった半導体記憶装置では、ｎ- 領域１１
のシート抵抗のためメモリセルトランジスタのオン電流
が少なく、製造ばらつきによっては最悪の場合読み出し
が不良となるなど、製品の歩留まりが低くなるという欠
点があった。また、大容量化・微細化に伴いメモリセル
トランジスタのゲート長が短くなると短チャンネル効果
が顕著となり、ソース−ドレイン耐圧（Ｌmin ）が悪化
する問題も依然として存在する。加えて、微細化が進む
ことによって、分離領域を挟んでとなり合うメモリセル
の間でのリークも顕著となる。これは、微細化に伴い図
７（ｅ）に示したフィールド酸化膜２を挟んでとなり合
うｎ+ 層１３同士が近接する結果、レトログレードｐウ
ェル９のみではｎ+ 層１３の空乏層の伸びを抑えること
ができずにパンチスルーが起こるためである。本発明
は、チャンネル外抵抗を低減してメモリセルトランジス
タのオン電流を増やすとともに、ソース−ドレイン耐圧
および素子分離酸化膜の反転しきい値電圧を確保し、半
導体記憶装置の高集積化と信頼性の向上を図ることを目
的とする。
【００１１】
【課題を解決するための手段】以上の課題を解決するた
めに請求項１記載の本発明は、半導体基板（１）上にお
いて直列に接続された複数のＭＯＳトランジスタ素子
（５）がメモリセル群を構成し、前記メモリセル群を前
記ＭＯＳトランジスタのチャンネル方向に沿って形成さ
れた素子分離領域（２）を挟んで複数配列することによ
ってメモリアレイを構成した半導体記憶装置において、
前記ＭＯＳトランジスタ素子のソース・ドレイン領域
は、前記半導体基板と逆導電型の第１の不純物を拡散さ
せた第１の不純物ドープ領域（１４）と、前記半導体基
板と同一導電型の第２の不純物を前記第１の不純物ドー
プ領域を囲むように前記第１の不純物ドープ領域よりも
深く拡散させた第２の不純物ドープ領域（１５）と、前
記半導体基板と逆導電型の第３の不純物を前記第１の不
純物ドープ領域より深くかつ前記第２の不純物ドープ領
域より浅く拡散させた第３の不純物ドープ領域（１１）
と、前記半導体基板と逆導電型の第４の不純物を前記第
３の不純物ドープ領域よりも浅く拡散させた第４の不純
物ドープ領域（１３）とを有し、前記第４の不純物ドー
プ領域（１３）は前記ＭＯＳトランジスタ素子のゲート
電極直下に存在しないように前記ゲート電極と前記第４
の不純物ドープ領域の間に前記第１の不純物ドープ領域
（１４）が存在し、前記第３の不純物ドープ領域（１
１）が前記第１および第４の不純物ドープ領域と前記第
２の不純物ドープ領域との間に形成され、前記第２の不
純物ドープ領域（１５）が前記第１、第３および第４の
不純物ドープ領域で構成される前記半導体基板と逆導電
型の不純物ドープ領域（１４、１１、１３）を取り囲ん
でいることを特徴とする。このように、第２の不純物ド
ープ領域で第１、第３および第４の不純物ドープ領域を
覆うことで空乏層の伸びによるパンチスルーや短チャン
ネル効果を抑えることができ、その結果、チャンネル方
向ではソース−ドレイン耐圧Ｌmin を向上させ、また、
素子分離領域を挟んで隣接するメモリセル間においては
隣接メモリセルリークを阻止し、素子分離性を向上させ
ることができる。さらに、第３の不純物ドープ領域を第
１の不純物ドープ領域と第２の不純物ドープ領域との間
に位置させることによって、セルの接合容量を低く抑
え、高速動作を可能にする。なお、ここで拡散とは、熱
による不純物の拡散はもちろんのこと、イオン打ち込み
等による注入も含むものとする。
めに請求項１記載の本発明は、半導体基板（１）上にお
いて直列に接続された複数のＭＯＳトランジスタ素子
（５）がメモリセル群を構成し、前記メモリセル群を前
記ＭＯＳトランジスタのチャンネル方向に沿って形成さ
れた素子分離領域（２）を挟んで複数配列することによ
ってメモリアレイを構成した半導体記憶装置において、
前記ＭＯＳトランジスタ素子のソース・ドレイン領域
は、前記半導体基板と逆導電型の第１の不純物を拡散さ
せた第１の不純物ドープ領域（１４）と、前記半導体基
板と同一導電型の第２の不純物を前記第１の不純物ドー
プ領域を囲むように前記第１の不純物ドープ領域よりも
深く拡散させた第２の不純物ドープ領域（１５）と、前
記半導体基板と逆導電型の第３の不純物を前記第１の不
純物ドープ領域より深くかつ前記第２の不純物ドープ領
域より浅く拡散させた第３の不純物ドープ領域（１１）
と、前記半導体基板と逆導電型の第４の不純物を前記第
３の不純物ドープ領域よりも浅く拡散させた第４の不純
物ドープ領域（１３）とを有し、前記第４の不純物ドー
プ領域（１３）は前記ＭＯＳトランジスタ素子のゲート
電極直下に存在しないように前記ゲート電極と前記第４
の不純物ドープ領域の間に前記第１の不純物ドープ領域
（１４）が存在し、前記第３の不純物ドープ領域（１
１）が前記第１および第４の不純物ドープ領域と前記第
２の不純物ドープ領域との間に形成され、前記第２の不
純物ドープ領域（１５）が前記第１、第３および第４の
不純物ドープ領域で構成される前記半導体基板と逆導電
型の不純物ドープ領域（１４、１１、１３）を取り囲ん
でいることを特徴とする。このように、第２の不純物ド
ープ領域で第１、第３および第４の不純物ドープ領域を
覆うことで空乏層の伸びによるパンチスルーや短チャン
ネル効果を抑えることができ、その結果、チャンネル方
向ではソース−ドレイン耐圧Ｌmin を向上させ、また、
素子分離領域を挟んで隣接するメモリセル間においては
隣接メモリセルリークを阻止し、素子分離性を向上させ
ることができる。さらに、第３の不純物ドープ領域を第
１の不純物ドープ領域と第２の不純物ドープ領域との間
に位置させることによって、セルの接合容量を低く抑
え、高速動作を可能にする。なお、ここで拡散とは、熱
による不純物の拡散はもちろんのこと、イオン打ち込み
等による注入も含むものとする。
【００１２】また請求項２に記載された発明は、前記第
２の不純物ドープ領域は前記素子分離領域直下で貫通形
成層（１６）を形成していることを特徴とする。ここ
で、貫通形成層とは、前記第２の不純物ドープ領域とつ
ながるように素子分離領域直下に形成された前記第２の
不純物による不純物ドープ領域をいう。このように、第
２の不純物ドープ領域によって第１、第３および第４の
不純物ドープ領域を囲むのに加えて、このような貫通形
成層を設けることにより、素子分離領域を挟む隣接メモ
リセルリークの阻止性能をさらに向上させることがで
き、ひいては製品の歩留まりを向上させることができ
る。
２の不純物ドープ領域は前記素子分離領域直下で貫通形
成層（１６）を形成していることを特徴とする。ここ
で、貫通形成層とは、前記第２の不純物ドープ領域とつ
ながるように素子分離領域直下に形成された前記第２の
不純物による不純物ドープ領域をいう。このように、第
２の不純物ドープ領域によって第１、第３および第４の
不純物ドープ領域を囲むのに加えて、このような貫通形
成層を設けることにより、素子分離領域を挟む隣接メモ
リセルリークの阻止性能をさらに向上させることがで
き、ひいては製品の歩留まりを向上させることができ
る。
【００１３】また、本発明にかかる半導体記憶装置は、
上述のような構造において、前記第４の不純物の濃度は
前記第１の不純物の濃度より高く、前記第１の不純物の
濃度は前記第３の不純物の濃度より高く、前記第３の不
純物の濃度は前記第２の不純物の濃度より高いかまたは
同程度であることを特徴とする。このようにすることに
よって、第２の不純物ドープ領域によるソース−ドレイ
ン耐圧Ｌmin および隣接メモリセル間リークの阻止性が
さらに向上すると同時に、第１の不純物ドープ領域を高
ドーズとすることで寄生抵抗を低減し、メモリセルトラ
ンジスタのオン電流を増やすことができる。したがって
半導体記憶装置の動作が安定し、製品の歩留まりが向上
する。
上述のような構造において、前記第４の不純物の濃度は
前記第１の不純物の濃度より高く、前記第１の不純物の
濃度は前記第３の不純物の濃度より高く、前記第３の不
純物の濃度は前記第２の不純物の濃度より高いかまたは
同程度であることを特徴とする。このようにすることに
よって、第２の不純物ドープ領域によるソース−ドレイ
ン耐圧Ｌmin および隣接メモリセル間リークの阻止性が
さらに向上すると同時に、第１の不純物ドープ領域を高
ドーズとすることで寄生抵抗を低減し、メモリセルトラ
ンジスタのオン電流を増やすことができる。したがって
半導体記憶装置の動作が安定し、製品の歩留まりが向上
する。
【００１４】また、上述の発明においては第１から第４
の不純物の導電型は用いられる半導体基板の導電型との
関係において定まるが、請求項４に記載された発明は、
前記半導体基板はｐ型の導電型であり、前記第１および
第４の不純物はヒ素であり、前記第２の不純物はホウ素
（ボロン）であり、前記第３の不純物はリンであること
を特徴とする。これによって、ｐ型半導体基板中でｐ型
の導電型の第２の不純物ドープ領域がｎ型の導電型を持
つ第１、第３および第４の不純物ドープ領域を取り囲む
ｐ+ 拡散層となる。特に第１の不純物にヒ素を用いると
第１の不純物ドープ領域の接合深さを浅く形成できるた
め、メモリセルトランジスタのオン電流をより増やすこ
とができる。
の不純物の導電型は用いられる半導体基板の導電型との
関係において定まるが、請求項４に記載された発明は、
前記半導体基板はｐ型の導電型であり、前記第１および
第４の不純物はヒ素であり、前記第２の不純物はホウ素
（ボロン）であり、前記第３の不純物はリンであること
を特徴とする。これによって、ｐ型半導体基板中でｐ型
の導電型の第２の不純物ドープ領域がｎ型の導電型を持
つ第１、第３および第４の不純物ドープ領域を取り囲む
ｐ+ 拡散層となる。特に第１の不純物にヒ素を用いると
第１の不純物ドープ領域の接合深さを浅く形成できるた
め、メモリセルトランジスタのオン電流をより増やすこ
とができる。
【００１５】また、本発明にかかる半導体記憶装置の素
子分離領域は、一般にシリコン基板に対してはフィール
ド酸化膜とよばれるシリコン酸化膜がもちいられるが、
請求項５に記載された発明は、前記素子分離領域が選択
酸化法によって形成されたシリコン熱酸化膜であること
を特徴とする。これによって、素子分離領域とメモリセ
ルトランジスタ領域との間の余裕距離が必要なく、しか
もコンタクトホールなどのセルフアライメント技術の併
用も可能であるので、半導体記憶装置の高集積化に寄与
することになる。
子分離領域は、一般にシリコン基板に対してはフィール
ド酸化膜とよばれるシリコン酸化膜がもちいられるが、
請求項５に記載された発明は、前記素子分離領域が選択
酸化法によって形成されたシリコン熱酸化膜であること
を特徴とする。これによって、素子分離領域とメモリセ
ルトランジスタ領域との間の余裕距離が必要なく、しか
もコンタクトホールなどのセルフアライメント技術の併
用も可能であるので、半導体記憶装置の高集積化に寄与
することになる。
【００１６】また、前記ＭＯＳトランジスタ素子のゲー
ト電極には多結晶シリコンを用いることも可能である
が、請求項７に記載された発明は、前記ＭＯＳトランジ
スタ素子のゲート電極はシリサイドと多結晶シリコン膜
からなるポリサイド構造を有することを特徴とする。こ
れによりシリサイドの低抵抗と多結晶シリコンの安定性
を合わせ持った微細な配線が可能となり、半導体記憶装
置の高速化と微細化を可能とする。
ト電極には多結晶シリコンを用いることも可能である
が、請求項７に記載された発明は、前記ＭＯＳトランジ
スタ素子のゲート電極はシリサイドと多結晶シリコン膜
からなるポリサイド構造を有することを特徴とする。こ
れによりシリサイドの低抵抗と多結晶シリコンの安定性
を合わせ持った微細な配線が可能となり、半導体記憶装
置の高速化と微細化を可能とする。
【００１７】また、本発明は、前記ＭＯＳトランジスタ
素子のゲート電極の両側に絶縁体による側壁を有し、前
記側壁はＣＶＤ法によるシリコン酸化膜であることを特
徴とする。
素子のゲート電極の両側に絶縁体による側壁を有し、前
記側壁はＣＶＤ法によるシリコン酸化膜であることを特
徴とする。
【００１８】また、本発明にかかる半導体記憶装置は、
ＲＡＭや、プログラマブルＲＯＭ、ＥＰＲＯＭなどにも
応用できるが、請求項８に記載された発明は特にマスク
ＲＯＭを対象としている。
ＲＡＭや、プログラマブルＲＯＭ、ＥＰＲＯＭなどにも
応用できるが、請求項８に記載された発明は特にマスク
ＲＯＭを対象としている。
【００１９】また本発明は、上述のような半導体記憶装
置の製造方法であって、半導体基板上において直列に接
続された複数のＭＯＳトランジスタ素子がメモリセル群
を構成し、前記メモリセル群を複数配列することによっ
てメモリアレイを構成した半導体記憶装置の製造方法で
あって、前記メモリセル群を分離する素子分離領域
（２）を形成する工程と、前記素子分離領域の延長方向
と直交する方向に並ぶ前記ＭＯＳトランジスタ素子に共
通のゲート電極（４）を形成する工程と、前記素子分離
領域および前記ゲート電極の表面を含む半導体基板表面
を第１の絶縁膜（１０）で覆う工程と、前記素子分離領
域および前記ゲート電極をマスクにして前記半導体基板
と逆導電型の第１の不純物をイオン注入して第１の不純
物ドープ領域（１４）を形成する工程と、少なくとも前
記ゲート電極をマスクにして前記半導体基板と同一導電
型の第２の不純物を前記第１の不純物ドープ領域よりも
深くイオン注入して第２の不純物ドープ領域（１５）を
形成する工程と、前記素子分離領域および前記ゲート電
極をマスクにして前記半導体基板と逆導電型の第３の不
純物を前記第１の不純物領域と前記第２の不純物領域の
間にイオン注入して第３の不純物ドープ領域（１１）を
形成する工程と、前記ゲート電極の側部に第２の絶縁膜
からなる側壁（１２）を形成する工程と、前記ゲート電
極と前記素子分離領域および前記側壁をマスクにして前
記半導体基板と逆導電型の第４の不純物を前記第３の不
純物ドープ領域よりも浅くイオン注入して第４の不純物
ドープ領域（１３）を形成する工程とを有することを特
徴とする。これにより、ソース−ドレイン領域からゲー
ト電極直下には第１の不純物ドープ領域が存在して前記
第４の不純物ドープ領域は前記ＭＯＳトランジスタ素子
のゲート電極直下に存在せず、また、前記第３の不純物
ドープ領域（１１）が前記第１および第４の不純物ドー
プ領域と前記第２の不純物ドープ領域との間に形成さ
れ、かつ、前記第２の不純物ドープ領域が前記第１、第
２および第３の不純物ドープ領域で構成される前記半導
体基板と同一導電型の不純物ドープ領域を取り囲む構成
を作ることができる。ここで、不純物ドープ領域を形成
する際には、熱拡散法を用いてもよいが、素子の微細化
のためにはイオン打ち込みが適している。また、ゲート
電極の側部に形成された側壁をマスクにして第４の不純
物を注入し、第４の不純物ドープ領域（１３）を形成す
ることができる。
置の製造方法であって、半導体基板上において直列に接
続された複数のＭＯＳトランジスタ素子がメモリセル群
を構成し、前記メモリセル群を複数配列することによっ
てメモリアレイを構成した半導体記憶装置の製造方法で
あって、前記メモリセル群を分離する素子分離領域
（２）を形成する工程と、前記素子分離領域の延長方向
と直交する方向に並ぶ前記ＭＯＳトランジスタ素子に共
通のゲート電極（４）を形成する工程と、前記素子分離
領域および前記ゲート電極の表面を含む半導体基板表面
を第１の絶縁膜（１０）で覆う工程と、前記素子分離領
域および前記ゲート電極をマスクにして前記半導体基板
と逆導電型の第１の不純物をイオン注入して第１の不純
物ドープ領域（１４）を形成する工程と、少なくとも前
記ゲート電極をマスクにして前記半導体基板と同一導電
型の第２の不純物を前記第１の不純物ドープ領域よりも
深くイオン注入して第２の不純物ドープ領域（１５）を
形成する工程と、前記素子分離領域および前記ゲート電
極をマスクにして前記半導体基板と逆導電型の第３の不
純物を前記第１の不純物領域と前記第２の不純物領域の
間にイオン注入して第３の不純物ドープ領域（１１）を
形成する工程と、前記ゲート電極の側部に第２の絶縁膜
からなる側壁（１２）を形成する工程と、前記ゲート電
極と前記素子分離領域および前記側壁をマスクにして前
記半導体基板と逆導電型の第４の不純物を前記第３の不
純物ドープ領域よりも浅くイオン注入して第４の不純物
ドープ領域（１３）を形成する工程とを有することを特
徴とする。これにより、ソース−ドレイン領域からゲー
ト電極直下には第１の不純物ドープ領域が存在して前記
第４の不純物ドープ領域は前記ＭＯＳトランジスタ素子
のゲート電極直下に存在せず、また、前記第３の不純物
ドープ領域（１１）が前記第１および第４の不純物ドー
プ領域と前記第２の不純物ドープ領域との間に形成さ
れ、かつ、前記第２の不純物ドープ領域が前記第１、第
２および第３の不純物ドープ領域で構成される前記半導
体基板と同一導電型の不純物ドープ領域を取り囲む構成
を作ることができる。ここで、不純物ドープ領域を形成
する際には、熱拡散法を用いてもよいが、素子の微細化
のためにはイオン打ち込みが適している。また、ゲート
電極の側部に形成された側壁をマスクにして第４の不純
物を注入し、第４の不純物ドープ領域（１３）を形成す
ることができる。
【００２０】また、請求項１０に記載された発明は、前
記第２の不純物ドープ領域を形成する工程は前記第２の
不純物を前記素子分離領域を貫通して注入し貫通形成層
（１６）を形成することを特徴とする半導体記憶装置の
製造方法である。
記第２の不純物ドープ領域を形成する工程は前記第２の
不純物を前記素子分離領域を貫通して注入し貫通形成層
（１６）を形成することを特徴とする半導体記憶装置の
製造方法である。
【００２１】また、本発明にかかる半導体記憶装置の製
造方法は、注入する不純物のドーズを前記第４の不純物
の濃度は前記第１の不純物の濃度より高く、前記第１の
不純物の濃度は前記第３の不純物の濃度より高く、前記
第３の不純物の濃度は前記第２の不純物の濃度より高い
かまたは同程度であることを特徴とする。
造方法は、注入する不純物のドーズを前記第４の不純物
の濃度は前記第１の不純物の濃度より高く、前記第１の
不純物の濃度は前記第３の不純物の濃度より高く、前記
第３の不純物の濃度は前記第２の不純物の濃度より高い
かまたは同程度であることを特徴とする。
【００２２】注入する不純物の導電型は半導体基板の導
電型によって決まるが、請求項１２に記載された発明
は、ｐ型の導電型をもつ前記半導体基板に対し、前記第
１および第４の不純物ドープ領域はヒ素をイオン注入し
て形成され、前記第２の不純物ドープ領域はホウ素をイ
オン注入して形成され、前記第３の不純物ドープ領域は
リンをイオン注入して形成されることを特徴とする。特
に第１の不純物にヒ素を用いてイオン注入することによ
り第１の不純物ドープ領域の接合深さを浅く形成でき、
メモリセルトランジスタのオン電流をより増やすことが
できる。
電型によって決まるが、請求項１２に記載された発明
は、ｐ型の導電型をもつ前記半導体基板に対し、前記第
１および第４の不純物ドープ領域はヒ素をイオン注入し
て形成され、前記第２の不純物ドープ領域はホウ素をイ
オン注入して形成され、前記第３の不純物ドープ領域は
リンをイオン注入して形成されることを特徴とする。特
に第１の不純物にヒ素を用いてイオン注入することによ
り第１の不純物ドープ領域の接合深さを浅く形成でき、
メモリセルトランジスタのオン電流をより増やすことが
できる。
【００２３】また、本発明にかかる半導体記憶装置の製
造方法は、前記メモリセル群を分離する素子分離領域を
形成する工程は、選択酸化法を用いることを特徴とす
る。これによって、半導体記憶装置の高集積化に寄与す
ることができる。
造方法は、前記メモリセル群を分離する素子分離領域を
形成する工程は、選択酸化法を用いることを特徴とす
る。これによって、半導体記憶装置の高集積化に寄与す
ることができる。
【００２４】また、本発明にかかる請求項１４に記載さ
れた半導体記憶装置の製造方法は、前記ＭＯＳトランジ
スタ素子の各々にゲート電極を形成する工程が、シリサ
イドと多結晶シリコン膜からなるポリサイド構造を作る
ことを特徴とする。これにより、半導体記憶装置の高速
化と微細化に適した配線が可能となる。
れた半導体記憶装置の製造方法は、前記ＭＯＳトランジ
スタ素子の各々にゲート電極を形成する工程が、シリサ
イドと多結晶シリコン膜からなるポリサイド構造を作る
ことを特徴とする。これにより、半導体記憶装置の高速
化と微細化に適した配線が可能となる。
【００２５】また、本発明にかかる半導体記憶装置の製
造方法は、前記第２の絶縁膜からなる側壁を形成する工
程が、ＣＶＤ法によることを特徴とする。これによって
微細な加工が可能となり、半導体記憶装置の高集積化に
寄与することができる。
造方法は、前記第２の絶縁膜からなる側壁を形成する工
程が、ＣＶＤ法によることを特徴とする。これによって
微細な加工が可能となり、半導体記憶装置の高集積化に
寄与することができる。
【００２６】また、本発明にかかる半導体記憶装置の製
造方法によれば、ＲＡＭや、プログラマブルＲＯＭ、Ｅ
ＰＲＯＭなどを製造することもできるが、請求項１６に
記載された半導体記憶装置の製造方法は、マスクＲＯＭ
の製造方法であることを特徴とする。これによって信頼
性の高い高集積化されたマスクＲＯＭを製造することが
できる。
造方法によれば、ＲＡＭや、プログラマブルＲＯＭ、Ｅ
ＰＲＯＭなどを製造することもできるが、請求項１６に
記載された半導体記憶装置の製造方法は、マスクＲＯＭ
の製造方法であることを特徴とする。これによって信頼
性の高い高集積化されたマスクＲＯＭを製造することが
できる。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態につい
てＮＡＮＤ型マスクＲＯＭを例にとり、図面を参照して
説明する。図１は本発明の第１の実施の形態にかかるＮ
ＡＮＤ型マスクＲＯＭの構造を説明するための図であ
る。図１（ａ）はＮＡＮＤ型マスクＲＯＭの平面図であ
り、図１（ｂ）および（ｃ）はそれぞれ図１（ａ）のＡ
ＡおよびＢＢにおける断面図である。ここで、図１
（ａ）が示すＮＡＮＤ型マスクＲＯＭの平面的配置は、
先に図５を用いて説明した従来のＮＡＮＤ型マスクＲＯ
Ｍと同一である。すなわち、複数のメモリセルトランジ
スタ５が図１（ａ）内おいて上下方向に直列に接続され
てメモリセル群を構成しており、それらメモリセル群を
素子分離領域として作用するフィールド酸化膜２が分離
している。そしてフィールド酸化膜２と直交する左右方
向にメモリセルトランジスタの各ゲート電極がのびて設
置されている。また、一部のフィールド酸化膜２の上に
はデジット線７が設置されており、フィールド酸化膜２
が不連続となる箇所に設けられたコンタクト部６におい
て、そのコンタクト部６を中心に４つのメモリセル群が
‘Ｈ’字状に集まって構成されるセルブロックの拡散領
域と接続されている。
てＮＡＮＤ型マスクＲＯＭを例にとり、図面を参照して
説明する。図１は本発明の第１の実施の形態にかかるＮ
ＡＮＤ型マスクＲＯＭの構造を説明するための図であ
る。図１（ａ）はＮＡＮＤ型マスクＲＯＭの平面図であ
り、図１（ｂ）および（ｃ）はそれぞれ図１（ａ）のＡ
ＡおよびＢＢにおける断面図である。ここで、図１
（ａ）が示すＮＡＮＤ型マスクＲＯＭの平面的配置は、
先に図５を用いて説明した従来のＮＡＮＤ型マスクＲＯ
Ｍと同一である。すなわち、複数のメモリセルトランジ
スタ５が図１（ａ）内おいて上下方向に直列に接続され
てメモリセル群を構成しており、それらメモリセル群を
素子分離領域として作用するフィールド酸化膜２が分離
している。そしてフィールド酸化膜２と直交する左右方
向にメモリセルトランジスタの各ゲート電極がのびて設
置されている。また、一部のフィールド酸化膜２の上に
はデジット線７が設置されており、フィールド酸化膜２
が不連続となる箇所に設けられたコンタクト部６におい
て、そのコンタクト部６を中心に４つのメモリセル群が
‘Ｈ’字状に集まって構成されるセルブロックの拡散領
域と接続されている。
【００２８】図１（ｂ）、（ｃ）に第１の実施の形態に
かかるＮＡＮＤ型マスクＲＯＭのメモリセルトランジス
タの断面図を示す。ここで図１（ｂ）は図１（ａ）のＡ
Ａ、すなわちゲート電極およびソース−ドレイン領域の
チャンネル方向の断面図であり、図１（ｃ）は図１
（ａ）のＢＢ、すなわちソース−ドレイン領域および素
子分離領域であるフィールド酸化膜２の断面図である。
ｐ型半導体基板１に形成されたソース−ドレイン領域
は、第１の不純物ドープ領域たるｎ層１４、第２の不純
物ドープ領域たるｐ+ 層１５、第３の不純物ドープ領域
たるｎ- 層１１、および第４の不純物ドープ領域たるｎ
+ 層１３からなっている。
かかるＮＡＮＤ型マスクＲＯＭのメモリセルトランジス
タの断面図を示す。ここで図１（ｂ）は図１（ａ）のＡ
Ａ、すなわちゲート電極およびソース−ドレイン領域の
チャンネル方向の断面図であり、図１（ｃ）は図１
（ａ）のＢＢ、すなわちソース−ドレイン領域および素
子分離領域であるフィールド酸化膜２の断面図である。
ｐ型半導体基板１に形成されたソース−ドレイン領域
は、第１の不純物ドープ領域たるｎ層１４、第２の不純
物ドープ領域たるｐ+ 層１５、第３の不純物ドープ領域
たるｎ- 層１１、および第４の不純物ドープ領域たるｎ
+ 層１３からなっている。
【００２９】ここで、図６（ｅ）に示すような従来例と
比較すると、ゲート電極４直下において、ゲート電極４
とｎ+ 層１３との間にはｎ- 層１１の替わりにｎ層１４
が存在している。また、これらの不純物ドープ領域のド
ーズ量はｎ+ 層１３よりｎ層１４が小さくなっている。
したがって、第１の不純物ドープ領域たるｎ層１４とこ
れよりも深く注入された第４の不純物ドープ領域たるｎ
+ 層１３がちょうどＬＤＤ構造を構成すると同時に、ｎ
層１４によってチャンネル外の寄生抵抗をｎ-層１１単
独の場合と比べて低減することができる。その結果、メ
モリセルトランジスタのソース−ドレイン耐圧Ｌmin を
向上させることができると同時に、メモリセルトランジ
スタのオン電流を増大させることができる。
比較すると、ゲート電極４直下において、ゲート電極４
とｎ+ 層１３との間にはｎ- 層１１の替わりにｎ層１４
が存在している。また、これらの不純物ドープ領域のド
ーズ量はｎ+ 層１３よりｎ層１４が小さくなっている。
したがって、第１の不純物ドープ領域たるｎ層１４とこ
れよりも深く注入された第４の不純物ドープ領域たるｎ
+ 層１３がちょうどＬＤＤ構造を構成すると同時に、ｎ
層１４によってチャンネル外の寄生抵抗をｎ-層１１単
独の場合と比べて低減することができる。その結果、メ
モリセルトランジスタのソース−ドレイン耐圧Ｌmin を
向上させることができると同時に、メモリセルトランジ
スタのオン電流を増大させることができる。
【００３０】これに加えて注目すべきことは、半導体基
板と逆の導電型をもつ領域、すなわちｎ層１４とｎ- 層
１１およびｎ+ 層１３は、これらよりも深く注入された
ｐ+層１５によってチャンネル方向にもこれに直交する
方向にも取り囲まれていることである。言い換えると、
ｐ+ 層１５が、ｎ層１４とｎ- 層１１およびｎ+ 層１３
を取り囲むｐ+ 拡散層となっていることである。これに
よって、ソース−ドレイン間電圧をかけた場合にｎ- 層
１１のチャンネル方向の空乏層の伸びが抑えられ、パン
チスルーや短チャンネル効果を抑えることができ、した
がって、メモリセルトランジスタのソース−ドレイン耐
圧Ｌminが向上する。
板と逆の導電型をもつ領域、すなわちｎ層１４とｎ- 層
１１およびｎ+ 層１３は、これらよりも深く注入された
ｐ+層１５によってチャンネル方向にもこれに直交する
方向にも取り囲まれていることである。言い換えると、
ｐ+ 層１５が、ｎ層１４とｎ- 層１１およびｎ+ 層１３
を取り囲むｐ+ 拡散層となっていることである。これに
よって、ソース−ドレイン間電圧をかけた場合にｎ- 層
１１のチャンネル方向の空乏層の伸びが抑えられ、パン
チスルーや短チャンネル効果を抑えることができ、した
がって、メモリセルトランジスタのソース−ドレイン耐
圧Ｌminが向上する。
【００３１】また、同様にｐ+ 層１５がフィールド酸化
膜２直下でｎ+ 層１３およびｎ- 層１１を覆うように形
成されているので、ゲート電極４が存在しないフィール
ド酸化膜２直下におけるパンチスルーを抑えることがで
き、隣接メモリセル間リークの阻止性能が向上する。特
に、情報をＲＯＭに書き込むために、図１（ａ）に示す
ように、開孔部８からリンイオンを注入して互いに隣接
するメモリセルトランジスタをエンハンスメント型から
デプレッション型に変えた場合には、隣接メモリセル間
リークが生じやすくなるが、上述のような構成によって
これを抑えることができる。また、ｎ+ 層１３およびｎ
層１４とｐ+ 層１５との間に注入されたｎ- 層１１によ
ってその部分の空乏層が延びるので、セルの接合容量を
低く抑えることができる。
膜２直下でｎ+ 層１３およびｎ- 層１１を覆うように形
成されているので、ゲート電極４が存在しないフィール
ド酸化膜２直下におけるパンチスルーを抑えることがで
き、隣接メモリセル間リークの阻止性能が向上する。特
に、情報をＲＯＭに書き込むために、図１（ａ）に示す
ように、開孔部８からリンイオンを注入して互いに隣接
するメモリセルトランジスタをエンハンスメント型から
デプレッション型に変えた場合には、隣接メモリセル間
リークが生じやすくなるが、上述のような構成によって
これを抑えることができる。また、ｎ+ 層１３およびｎ
層１４とｐ+ 層１５との間に注入されたｎ- 層１１によ
ってその部分の空乏層が延びるので、セルの接合容量を
低く抑えることができる。
【００３２】次に、本実施の形態にかかる半導体記憶装
置の製造方法について、図１に示したマスクＲＯＭを例
に図２と図３を参照して説明する。図２および図３は、
それぞれ図１（ａ）のＡＡ（チャンネル方向）とＢＢ
（フィールド酸化膜に直交）における工程段階ごとの断
面図である。ただし、これらの二つの図の間で（ａ）〜
（ｇ）はそれぞれ同一の工程段階を表すものとする。な
お、半導体基板にはｎ型とｐ型のいずれを用いてもよい
が、ここではｐ型基板を用いた場合の実施の形態につい
て説明する。まず、ｐ型半導体基板１上に素子分離領域
として０．２〜０．３μｍの深さを持つフィールド酸化
膜２を選択酸化法によって形成する。このとき、フィー
ルド酸化膜２の幅および間隔はマスクを用いて０．３〜
０．４μｍ程度とする。その後、ｐ型不純物であるホウ
素（ボロン、Ｂ+ ）を１００〜２００ｋｅＶの加速エネ
ルギーでイオン注入し、図２および図３の（ａ）に示す
ように、レトログレードｐウェル９を形成する。このと
きのドーズ量は１〜５×１０13ｃｍ-2とする。
置の製造方法について、図１に示したマスクＲＯＭを例
に図２と図３を参照して説明する。図２および図３は、
それぞれ図１（ａ）のＡＡ（チャンネル方向）とＢＢ
（フィールド酸化膜に直交）における工程段階ごとの断
面図である。ただし、これらの二つの図の間で（ａ）〜
（ｇ）はそれぞれ同一の工程段階を表すものとする。な
お、半導体基板にはｎ型とｐ型のいずれを用いてもよい
が、ここではｐ型基板を用いた場合の実施の形態につい
て説明する。まず、ｐ型半導体基板１上に素子分離領域
として０．２〜０．３μｍの深さを持つフィールド酸化
膜２を選択酸化法によって形成する。このとき、フィー
ルド酸化膜２の幅および間隔はマスクを用いて０．３〜
０．４μｍ程度とする。その後、ｐ型不純物であるホウ
素（ボロン、Ｂ+ ）を１００〜２００ｋｅＶの加速エネ
ルギーでイオン注入し、図２および図３の（ａ）に示す
ように、レトログレードｐウェル９を形成する。このと
きのドーズ量は１〜５×１０13ｃｍ-2とする。
【００３３】次に、フィールド酸化膜２で分離された素
子形成領域に厚さ０．００８〜０．０２μｍのゲート酸
化膜３を形成する。そして、フィールド酸化膜２および
ゲート酸化膜３の上にフィールド酸化膜２と直交する方
向にゲート電極４を形成する。このときゲート電極４の
幅および間隔は０．３〜０．４μｍ、その厚さは０．２
〜０．３μｍとする。このゲート電極４は、シリサイド
の一種であるタングステン・シリサイドと多結晶シリコ
ン膜の２層構造、すなわちポリサイド構造を持つ（図２
（ｂ））。なお、ゲート電極４は、多結晶シリコン膜の
単層で形成することもできるが、配線の抵抗を考える
と、配線を微細化する場合にはポリサイド構造を採用す
ることが望ましい。
子形成領域に厚さ０．００８〜０．０２μｍのゲート酸
化膜３を形成する。そして、フィールド酸化膜２および
ゲート酸化膜３の上にフィールド酸化膜２と直交する方
向にゲート電極４を形成する。このときゲート電極４の
幅および間隔は０．３〜０．４μｍ、その厚さは０．２
〜０．３μｍとする。このゲート電極４は、シリサイド
の一種であるタングステン・シリサイドと多結晶シリコ
ン膜の２層構造、すなわちポリサイド構造を持つ（図２
（ｂ））。なお、ゲート電極４は、多結晶シリコン膜の
単層で形成することもできるが、配線の抵抗を考える
と、配線を微細化する場合にはポリサイド構造を採用す
ることが望ましい。
【００３４】ゲート配線４を形成した後、ポリサイド構
造を持つゲート電極４の層抵抗を低減するために、表面
を９００℃のドライＯ2 雰囲気で処理することにより、
フィールド酸化膜２を除くｐ型半導体基板１の表面全面
に第１の酸化膜として側面酸化膜１０を形成する（図２
（ｂ）、図３（ｂ））。このとき側面酸化膜１０の厚さ
は０．０１〜Ｏ．０２μｍ程度とする。
造を持つゲート電極４の層抵抗を低減するために、表面
を９００℃のドライＯ2 雰囲気で処理することにより、
フィールド酸化膜２を除くｐ型半導体基板１の表面全面
に第１の酸化膜として側面酸化膜１０を形成する（図２
（ｂ）、図３（ｂ））。このとき側面酸化膜１０の厚さ
は０．０１〜Ｏ．０２μｍ程度とする。
【００３５】次に、第１の不純物たるｎ型不純物として
ヒ素（Ａｓ）をゲート電極４をマスクとしてイオン注入
し、第１の不純物ドープ領域たるｎ層１４を形成する
（図２（ｃ）、図３（ｃ））。このとき、ヒ素のドーズ
量は５×１０13〜１×１０15ｃｍ-2、イオン打ち込みの
加速エネルギーは５０〜７０ｋｅＶとする。このとき、
イオン打ち込み以外の拡散方法、たとえば熱拡散法など
でｎ層１４を形成することも考えられるが、高ドーズ量
で接合深さｘj を浅くするためには上述のイオン打ち込
みが適している。また、ｎ型不純物としてヒ素（Ａｓ）
のほかにリン（Ｐ）などを用いることも考えられるが、
高ドーズを浅い接合深さｘj で注入し、かつ低い層抵抗
を得るにはヒ素を用いることが望ましい。
ヒ素（Ａｓ）をゲート電極４をマスクとしてイオン注入
し、第１の不純物ドープ領域たるｎ層１４を形成する
（図２（ｃ）、図３（ｃ））。このとき、ヒ素のドーズ
量は５×１０13〜１×１０15ｃｍ-2、イオン打ち込みの
加速エネルギーは５０〜７０ｋｅＶとする。このとき、
イオン打ち込み以外の拡散方法、たとえば熱拡散法など
でｎ層１４を形成することも考えられるが、高ドーズ量
で接合深さｘj を浅くするためには上述のイオン打ち込
みが適している。また、ｎ型不純物としてヒ素（Ａｓ）
のほかにリン（Ｐ）などを用いることも考えられるが、
高ドーズを浅い接合深さｘj で注入し、かつ低い層抵抗
を得るにはヒ素を用いることが望ましい。
【００３６】ｎ層１４を形成した後、ゲート電極４をマ
スクにして、今度は第２の不純物としてｐ型不純物のホ
ウ素（Ｂ+ ）を用い、加速エネルギー３０〜５０ｋｅＶ
で注入する。このときのホウ素のドーズ量はｎ層１４を
形成したときのヒ素（Ａｓ）よりも少ない３〜７×１０
13ｃｍ-2とする。これによって形成されるｐ+ 層１５は
上述のｎ層１４よりも深くかつこれを取り囲むようにな
る（図２（ｄ）、図３（ｄ））。
スクにして、今度は第２の不純物としてｐ型不純物のホ
ウ素（Ｂ+ ）を用い、加速エネルギー３０〜５０ｋｅＶ
で注入する。このときのホウ素のドーズ量はｎ層１４を
形成したときのヒ素（Ａｓ）よりも少ない３〜７×１０
13ｃｍ-2とする。これによって形成されるｐ+ 層１５は
上述のｎ層１４よりも深くかつこれを取り囲むようにな
る（図２（ｄ）、図３（ｄ））。
【００３７】次に、第３の不純物としてｎ型不純物のリ
ン（Ｐ+ ）を、上述のホウ素とほぼ同じドーズ量（３〜
７×１０13ｃｍ-2）でゲート電極４をマスクとして加速
エネルギー３０〜５０ｋｅＶで注入し、ｎ- 層１１をｎ
層１４とｐ+ 層１５の間に形成する（図２（ｅ）、図３
（ｅ））。このとき、ｐ+ 層１５がｎ層１４とｎ- 層１
１を取り囲んでいることが重要である。
ン（Ｐ+ ）を、上述のホウ素とほぼ同じドーズ量（３〜
７×１０13ｃｍ-2）でゲート電極４をマスクとして加速
エネルギー３０〜５０ｋｅＶで注入し、ｎ- 層１１をｎ
層１４とｐ+ 層１５の間に形成する（図２（ｅ）、図３
（ｅ））。このとき、ｐ+ 層１５がｎ層１４とｎ- 層１
１を取り囲んでいることが重要である。
【００３８】次に、化学蒸着法（ＣＶＤ）を用いてｐ型
半導体基板１表面全面に厚さ０．０５〜０．２μｍ程度
のＣＶＤ酸化膜を堆積し、さらにこれにエッチバックを
施すことにより、図２（ｆ）に示すような側壁（サイド
ウォール）１２を形成する。このとき側壁１２のゲート
電極４からの厚さ（幅）は０．０４〜０．１９μｍ程度
とする。なお、ここでいうＣＶＤ法は、たとえば常圧Ｃ
ＶＤ法、低圧ＣＶＤ法、プラズマＣＶＤ法などを含むも
のとする。
半導体基板１表面全面に厚さ０．０５〜０．２μｍ程度
のＣＶＤ酸化膜を堆積し、さらにこれにエッチバックを
施すことにより、図２（ｆ）に示すような側壁（サイド
ウォール）１２を形成する。このとき側壁１２のゲート
電極４からの厚さ（幅）は０．０４〜０．１９μｍ程度
とする。なお、ここでいうＣＶＤ法は、たとえば常圧Ｃ
ＶＤ法、低圧ＣＶＤ法、プラズマＣＶＤ法などを含むも
のとする。
【００３９】側壁１２を形成した後、第４の不純物とし
てのヒ素（Ａｓ+ ）をゲート電極４および側壁１２をマ
スクとして加速エネルギー５０〜７０ｋｅＶで注入し、
第４の不純物ドープ領域であるｎ+ 層１３を形成する
（図２（ｇ）、図３（ｇ））。このときのドーズ量は、
第１の不純物であるｎ層１４のヒ素（Ａｓ）よりも多い
１〜３×１０15ｃｍ-2とする。このようにして形成され
たｎ+ 層１３は、ｎ層１４よりは深く、ｎ- 層１１およ
びｐ+ 層１５よりは浅くなっている。
てのヒ素（Ａｓ+ ）をゲート電極４および側壁１２をマ
スクとして加速エネルギー５０〜７０ｋｅＶで注入し、
第４の不純物ドープ領域であるｎ+ 層１３を形成する
（図２（ｇ）、図３（ｇ））。このときのドーズ量は、
第１の不純物であるｎ層１４のヒ素（Ａｓ）よりも多い
１〜３×１０15ｃｍ-2とする。このようにして形成され
たｎ+ 層１３は、ｎ層１４よりは深く、ｎ- 層１１およ
びｐ+ 層１５よりは浅くなっている。
【００４０】その結果、ソース−ドレイン領域において
ｎ層１４、ｎ+ 層１３およびｎ- 層１１がｐ+ 層１５に
よって囲まれ、かつゲート電極４の近傍にはｎ層１４が
位置することとなる。このような構成により、ゲート電
極近傍のｎ層１４が、ｎ- 層１１のみの場合に比べてチ
ャンネル外の寄生抵抗を減らすため、セルトランジスタ
のオン電流を約１．５倍程度増やすことができる。ま
た、ｎ層１４、ｎ+ 層１３およびｎ- 層１１を取り囲む
ｐ+ 層１５によって空乏層の伸びが抑えられる。したが
って、チャンネル方向においては短チャンネル効果を抑
制してソース−ドレイン耐圧Ｌmin を向上させ、またフ
ィールド酸化膜２を挟んで隣接するメモリセルトランジ
スタとの間では空乏層の伸びによるパンチスルーを抑制
して隣接セル間リークの阻止性が向上する。さらにこの
構造をマスクＲＯＭ、特にＮＡＮＤ型ＲＯＭに用いた場
合、図１に示すような開孔部８からフィールド酸化膜２
を挟んで隣合うメモリセルトランジスタにオンビットを
書き込むために、ｎ型イオン、たとえばリンなどを注入
して形成されたリン注入層間のパンチスルーをｐ+ 層１
５によって抑えることができる。これによって、メモリ
の動作が安定するので、高集積化にともなう製品の歩留
まりの低下を防ぐことができる。また、ｐ+ 層１５とｎ
層１４およびｎ+ 層１３との間にｎ- 層１１が挿入され
たことにより、その部分の空乏層が装置の深さ方向に伸
びる。したがって、メモリセルトランジスタの接合容量
を低く抑えることができ、マスクＲＯＭの高速動作が可
能となる。
ｎ層１４、ｎ+ 層１３およびｎ- 層１１がｐ+ 層１５に
よって囲まれ、かつゲート電極４の近傍にはｎ層１４が
位置することとなる。このような構成により、ゲート電
極近傍のｎ層１４が、ｎ- 層１１のみの場合に比べてチ
ャンネル外の寄生抵抗を減らすため、セルトランジスタ
のオン電流を約１．５倍程度増やすことができる。ま
た、ｎ層１４、ｎ+ 層１３およびｎ- 層１１を取り囲む
ｐ+ 層１５によって空乏層の伸びが抑えられる。したが
って、チャンネル方向においては短チャンネル効果を抑
制してソース−ドレイン耐圧Ｌmin を向上させ、またフ
ィールド酸化膜２を挟んで隣接するメモリセルトランジ
スタとの間では空乏層の伸びによるパンチスルーを抑制
して隣接セル間リークの阻止性が向上する。さらにこの
構造をマスクＲＯＭ、特にＮＡＮＤ型ＲＯＭに用いた場
合、図１に示すような開孔部８からフィールド酸化膜２
を挟んで隣合うメモリセルトランジスタにオンビットを
書き込むために、ｎ型イオン、たとえばリンなどを注入
して形成されたリン注入層間のパンチスルーをｐ+ 層１
５によって抑えることができる。これによって、メモリ
の動作が安定するので、高集積化にともなう製品の歩留
まりの低下を防ぐことができる。また、ｐ+ 層１５とｎ
層１４およびｎ+ 層１３との間にｎ- 層１１が挿入され
たことにより、その部分の空乏層が装置の深さ方向に伸
びる。したがって、メモリセルトランジスタの接合容量
を低く抑えることができ、マスクＲＯＭの高速動作が可
能となる。
【００４１】この後、図示はしないが、層間膜を形成
し、続けてコンタクト部６を形成する。そして、顧客の
データ等をもとにオンビットを書き込みたいメモリセル
トランジスタの真上にレジストを用いて開孔部８を形成
し、そこにｎ型不純物、たとえばリンをイオン打ち込み
によって注入してそのメモリセルトランジスタをデプレ
ッション型にして情報を記録する。そして、デジット線
７とパッシベーション膜を順に形成して第１の実施の形
態にかかるマスクＲＯＭが完成する。
し、続けてコンタクト部６を形成する。そして、顧客の
データ等をもとにオンビットを書き込みたいメモリセル
トランジスタの真上にレジストを用いて開孔部８を形成
し、そこにｎ型不純物、たとえばリンをイオン打ち込み
によって注入してそのメモリセルトランジスタをデプレ
ッション型にして情報を記録する。そして、デジット線
７とパッシベーション膜を順に形成して第１の実施の形
態にかかるマスクＲＯＭが完成する。
【００４２】次に、本発明の第２の実施の形態について
図４を参照して説明する。図４は第２の実施の形態にか
かる半導体記憶装置の製造段階を表す図である。なお、
半導体基板の伝導型や注入する不純物およびその手順
は、上述の図２および図３で説明したのとほぼ同一であ
る。ただし、本実施の形態にかかる半導体記憶装置は、
図４（ｄ）に示すように、ｐ+ 層１５を形成するために
ゲート電極４をマスクとしてホウ素（Ｂ+ ）を注入する
際に、フィールド酸化膜２を貫通してその直下に貫通形
成ｐ+ 層１６を形成することに特徴がある。このような
貫通形成ｐ+ 層１６を形成することによって、隣接セル
間リークの阻止性がより向上し、製品の歩留まりを向上
させることができる。
図４を参照して説明する。図４は第２の実施の形態にか
かる半導体記憶装置の製造段階を表す図である。なお、
半導体基板の伝導型や注入する不純物およびその手順
は、上述の図２および図３で説明したのとほぼ同一であ
る。ただし、本実施の形態にかかる半導体記憶装置は、
図４（ｄ）に示すように、ｐ+ 層１５を形成するために
ゲート電極４をマスクとしてホウ素（Ｂ+ ）を注入する
際に、フィールド酸化膜２を貫通してその直下に貫通形
成ｐ+ 層１６を形成することに特徴がある。このような
貫通形成ｐ+ 層１６を形成することによって、隣接セル
間リークの阻止性がより向上し、製品の歩留まりを向上
させることができる。
【００４３】
【発明の効果】本発明のうち請求項１乃至請求項８のい
ずれかに記載された発明によれば、第４の不純物ドープ
領域とチャンネル領域との間に形成された第１の不純物
ドープ領域によってチャンネル外の寄生抵抗を減らし、
セルトランジスタのオン電流を増やすことができる。そ
の結果、オン電流の低下による読み出し不良を少なくな
るので、製造ばらつきに対して強くなり、半導体記憶装
置の動作の信頼性および製品の歩留まりを向上させるこ
とができる。また、第１、第３および第４の不純物ドー
プ領域を取り囲む第２の不純物ドープ領域が、チャンネ
ル方向においてはドレイン端における空乏層の伸びを抑
えて短チャンネル効果を抑制するのでソース−ドレイン
耐圧Ｌmin を向上させることができ、またフィールド酸
化膜２を挟んで隣接するメモリセルトランジスタとの間
では空乏層の伸びによるパンチスルーを抑制して隣接セ
ル間リークの阻止性を向上させることができる。その結
果、半導体記憶装置の高集積化が可能となる。さらに第
２の不純物ドープ領域と第１および第４の不純物ドープ
領域との間にされた第３の不純物形成によってセル接合
容量を低減することができるので半導体記憶装置の高速
動作、ひいては高速化回路の設計が可能となる。
ずれかに記載された発明によれば、第４の不純物ドープ
領域とチャンネル領域との間に形成された第１の不純物
ドープ領域によってチャンネル外の寄生抵抗を減らし、
セルトランジスタのオン電流を増やすことができる。そ
の結果、オン電流の低下による読み出し不良を少なくな
るので、製造ばらつきに対して強くなり、半導体記憶装
置の動作の信頼性および製品の歩留まりを向上させるこ
とができる。また、第１、第３および第４の不純物ドー
プ領域を取り囲む第２の不純物ドープ領域が、チャンネ
ル方向においてはドレイン端における空乏層の伸びを抑
えて短チャンネル効果を抑制するのでソース−ドレイン
耐圧Ｌmin を向上させることができ、またフィールド酸
化膜２を挟んで隣接するメモリセルトランジスタとの間
では空乏層の伸びによるパンチスルーを抑制して隣接セ
ル間リークの阻止性を向上させることができる。その結
果、半導体記憶装置の高集積化が可能となる。さらに第
２の不純物ドープ領域と第１および第４の不純物ドープ
領域との間にされた第３の不純物形成によってセル接合
容量を低減することができるので半導体記憶装置の高速
動作、ひいては高速化回路の設計が可能となる。
【００４４】また、請求項２記載の発明は、素子分離領
域直下に設けられた貫通形成層によって隣接メモリセル
間リーク素子性をより向上させることができる。
域直下に設けられた貫通形成層によって隣接メモリセル
間リーク素子性をより向上させることができる。
【００４５】また、請求項８記載の発明においては、前
記第２の不純物ドープ領域が、メモリセルトランジスタ
にオンビットを書き込むためにリンなどを注入して形成
されたリン注入層間のパンチスルーをも抑えることがで
きる。したがって、マスクＲＯＭの動作が安定する。
記第２の不純物ドープ領域が、メモリセルトランジスタ
にオンビットを書き込むためにリンなどを注入して形成
されたリン注入層間のパンチスルーをも抑えることがで
きる。したがって、マスクＲＯＭの動作が安定する。
【００４６】本発明のうち、請求項９乃至請求項１６の
いずれかに記載された発明によれば、それぞれ請求項１
乃至請求項８のいずれかに記載された高集積化された半
導体記憶装置を歩留まりよく製造することができる。
いずれかに記載された発明によれば、それぞれ請求項１
乃至請求項８のいずれかに記載された高集積化された半
導体記憶装置を歩留まりよく製造することができる。
【図１】 本発明の第１の実施の形態にかかる半導体記
憶装置の配置を説明する平面図および断面図である。
憶装置の配置を説明する平面図および断面図である。
【図２】 本発明の第１の実施の形態にかかる半導体記
憶装置の製造工程段階を説明するチャンネル方向の断面
図である。
憶装置の製造工程段階を説明するチャンネル方向の断面
図である。
【図３】 本発明の第１の実施の形態にかかる半導体記
憶装置の製造工程段階を説明するフィールド酸化膜に直
交方向の断面図である。
憶装置の製造工程段階を説明するフィールド酸化膜に直
交方向の断面図である。
【図４】 本発明の第２の実施の形態にかかる半導体記
憶装置の製造工程段階を説明する断面図である。
憶装置の製造工程段階を説明する断面図である。
【図５】 従来のＮＡＮＤ型マスクＲＯＭの平面図であ
る。
る。
【図６】 従来のＮＡＮＤ型マスクＲＯＭの製造工程段
階を説明するチャンネル方向の断面図である。
階を説明するチャンネル方向の断面図である。
【図７】 従来のＮＡＮＤ型マスクＲＯＭの製造工程段
階を説明するフィールド酸化膜に直交方向の断面図であ
る。
階を説明するフィールド酸化膜に直交方向の断面図であ
る。
１…ｐ型シリコン基板、２…フィールド酸化膜、３…ゲ
ート酸化膜、４…ゲート電極、５…メモリセルトランジ
スタ、６…コンタクト部、７…デジット線、８…開孔
部、９…レトログレードｐウェル、１０…側壁酸化膜、
１１…ｎ- 層、１２…側壁、１３…ｎ+ 層、１４…ｎ
層、１５…ｐ+ 層、１６…貫通形成ｐ+ 層。
ート酸化膜、４…ゲート電極、５…メモリセルトランジ
スタ、６…コンタクト部、７…デジット線、８…開孔
部、９…レトログレードｐウェル、１０…側壁酸化膜、
１１…ｎ- 層、１２…側壁、１３…ｎ+ 層、１４…ｎ
層、１５…ｐ+ 層、１６…貫通形成ｐ+ 層。
Claims (16)
- 【請求項１】 半導体基板上において直列に接続された
複数のＭＯＳトランジスタ素子がメモリセル群を構成
し、 前記メモリセル群を前記ＭＯＳトランジスタのチャンネ
ル方向に沿って形成された素子分離領域を挟んで複数配
列することによってメモリアレイを構成した半導体記憶
装置において、 前記ＭＯＳトランジスタ素子のソース・ドレイン領域
は、 前記半導体基板と逆導電型の第１の不純物を拡散させた
第１の不純物ドープ領域と、 前記半導体基板と同一導電型の第２の不純物を前記第１
の不純物ドープ領域を囲むように前記第１の不純物ドー
プ領域よりも深く拡散させた第２の不純物ドープ領域
と、 前記半導体基板と逆導電型の第３の不純物を前記第１の
不純物ドープ領域より深くかつ前記第２の不純物ドープ
領域より浅く拡散させた第３の不純物ドープ領域と、 前記半導体基板と逆導電型の第４の不純物を前記第３の
不純物ドープ領域よりも浅く拡散させた第４の不純物ド
ープ領域とを有し、 前記第４の不純物ドープ領域が前記ＭＯＳトランジスタ
素子のゲート電極直下に存在しないように前記ゲート電
極と前記第４の不純物ドープ領域の間に前記第１の不純
物ドープ領域が存在し、 前記第３の不純物ドープ領域が前記第１および第４の不
純物ドープ領域と前記第２の不純物ドープ領域との間に
形成され、 前記第２の不純物ドープ領域が前記第１、第３および第
４の不純物ドープ領域で構成される前記半導体基板と逆
導電型の不純物ドープ領域を取り囲んでいることを特徴
とする半導体記憶装置。 - 【請求項２】 請求項１に記載された半導体記憶装置で
あって、 前記第２の不純物ドープ領域は前記素子分離領域直下で
貫通形成層を形成していることを特徴とする半導体記憶
装置。 - 【請求項３】 請求項１または請求項２に記載された半
導体記憶装置であって、 前記第４の不純物の濃度は前記第１の不純物の濃度より
高く、 前記第１の不純物の濃度は前記第３の不純物の濃度より
高く、 前記第３の不純物の濃度は前記第２の不純物の濃度より
高いかまたは同程度であることを特徴とする半導体記憶
装置。 - 【請求項４】 請求項１乃至請求項３のいずれかに記載
された半導体記憶装置であって、 前記半導体基板はｐ型の導電型であり、 前記第１および第４の不純物はヒ素であり、 前記第２の不純物はホウ素であり、 前記第３の不純物はリンであることを特徴とする半導体
記憶装置。 - 【請求項５】 請求項１乃至請求項４のいずれかに記載
された半導体記憶装置であって、 前記素子分離領域は選択酸化法によって形成されたシリ
コン熱酸化膜であることを特徴とする半導体記憶装置。 - 【請求項６】 請求項１乃至請求項５のいずれかに記載
された半導体記憶装置であって、 前記ＭＯＳトランジスタ素子のゲート電極はシリサイド
と多結晶シリコン膜からなるポリサイド構造を有するこ
とを特徴とする半導体記憶装置。 - 【請求項７】 請求項１乃至請求項６のいずれかに記載
された半導体記憶装置であって、 前記ＭＯＳトランジスタ素子のゲート電極の両側に絶縁
体による側壁を有し、前記側壁はＣＶＤ法によるシリコ
ン酸化膜であることを特徴とする半導体記憶装置。 - 【請求項８】 請求項１乃至請求項７のいずれかに記載
された半導体記憶装置はマスクＲＯＭであることを特徴
とする半導体記憶装置。 - 【請求項９】 半導体基板上において直列に接続された
複数のＭＯＳトランジスタ素子がメモリセル群を構成
し、前記メモリセル群を複数配列することによってメモ
リアレイを構成した半導体記憶装置の製造方法であっ
て、 前記メモリセル群を分離する素子分離領域を形成する工
程と、 前記素子分離領域の延長方向と直交する方向に並ぶ前記
ＭＯＳトランジスタ素子に共通のゲート電極を形成する
工程と、 前記素子分離領域および前記ゲート電極の表面を含む半
導体基板表面を第１の絶縁膜で覆う工程と、 前記素子分離領域および前記ゲート電極をマスクにして
前記半導体基板と逆導電型の第１の不純物をイオン注入
して第１の不純物ドープ領域を形成する工程と、 少なくとも前記ゲート電極をマスクにして前記半導体基
板と同一導電型の第２の不純物を前記第１の不純物ドー
プ領域よりも深くイオン注入して第２の不純物ドープ領
域を形成する工程と、 前記素子分離領域および前記ゲート電極をマスクにして
前記半導体基板と逆導電型の第３の不純物を前記第１の
不純物領域と前記第２の不純物領域の間にイオン注入し
て第３の不純物ドープ領域を形成する工程と、 前記ゲート電極の側部に第２の絶縁膜からなる側壁を形
成する工程と、 前記ゲート電極と前記素子分離領域および前記側壁をマ
スクにして前記半導体基板と逆導電型の第４の不純物を
前記第３の不純物ドープ領域よりも浅くイオン注入して
第４の不純物ドープ領域を形成する工程とを有すること
を特徴とする半導体記憶装置の製造方法。 - 【請求項１０】 請求項９に記載された半導体記憶装置
の製造方法であって、 前記第２の不純物ドープ領域を形成する工程は前記第２
の不純物を前記素子分離領域を貫通して注入し貫通形成
層を形成することを特徴とする半導体記憶装置の製造方
法。 - 【請求項１１】 請求項９または請求項１０のいずれか
に記載された半導体記憶装置の製造方法であって、 前記第４の不純物の濃度は前記第１の不純物の濃度より
高く、 前記第１の不純物の濃度は前記第３の不純物の濃度より
高く、 前記第３の不純物の濃度は前記第２の不純物の濃度より
高いかまたは同程度であることを特徴とする半導体記憶
装置の製造方法。 - 【請求項１２】 請求項９乃至請求項１１のいずれかに
記載された半導体記憶装置の製造方法であって、 ｐ型の導電型をもつ前記半導体基板に対し、 前記第１および第４の不純物ドープ領域はヒ素をイオン
注入して形成され、 前記第２の不純物ドープ領域はホウ素をイオン注入して
形成され、 前記第３の不純物ドープ領域はリンをイオン注入して形
成されることを特徴とする半導体記憶装置。 - 【請求項１３】 請求項９乃至請求項１２のいずれかに
記載された半導体記憶装置の製造方法であって、 前記メモリセル群を分離する素子分離領域を形成する工
程は、 選択酸化法を用いることを特徴とする半導体記憶装置の
製造方法。 - 【請求項１４】 請求項９乃至請求項１３のいずれかに
記載された半導体記憶装置の製造方法であって、 前記ＭＯＳトランジスタ素子の各々にゲート電極を形成
する工程は、 シリサイドと多結晶シリコン膜からなるポリサイド構造
を作ることを特徴とする半導体記憶装置の製造方法。 - 【請求項１５】 請求項９乃至請求項１４のいずれかに
記載された半導体記憶装置の製造方法であって、 前記第２の絶縁膜からなる側壁を形成する工程は、 ＣＶＤ法によることを特徴とする半導体記憶装置の製造
方法。 - 【請求項１６】 請求項９乃至請求項１５のいずれかに
記載された半導体記憶装置の製造方法はマスクＲＯＭを
製造することを特徴とする半導体記憶装置の製造方法。
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