JP2900889B2 - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

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JP2900889B2 JP8209791A JP20979196A JP2900889B2 JP 2900889 B2 JP2900889 B2 JP 2900889B2 JP 8209791 A JP8209791 A JP 8209791A JP 20979196 A JP20979196 A JP 20979196A JP 2900889 B2 JP2900889 B2 JP 2900889B2
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    • H10B20/38Doping programmed, e.g. mask ROM
    • H10B20/383Channel doping programmed
    • HELECTRICITY
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  • Non-Volatile Memory (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、詳しくはハーフミクロン以下のゲート長を有するM
OSトランジスタ素子からなる半導体メモリであって、
特にマスクROMの構造に関するものである。
【0002】
【従来の技術】近年では半導体メモリなどをはじめ、M
OSトランジスタを用いた半導体の大規模集積回路(L
SI)の高集積度化が進んでいる。しかし、MOSトラ
ンジスタやガリウム・ヒ素電界効果型トランジスタ(G
aAs FET)を用いたLSIの集積度を高めてチャ
ンネル長を短くしていった場合、ドレイン端に生じる空
乏層内の高電界によってホットエレクトロン効果に代表
される短チャンネル効果が生じ、トランジスタの動作が
不安定になるという問題がある。従来より、このような
問題に対処してLSIの集積度を高めるために、ドレイ
ン端にn- 領域を設けてドレイン端部の空乏層内の電界
を弱めるDD構造(Double Drain Structure)やLDD
構造(Lightly Doped Drain Structure)が広く採用さ
れている。
【0003】上述のような従来の半導体装置の構造と製
造方法を、LDD構造を持ったNAND型マスクROM
を例に説明する。マスクROMは、その記憶内容、すな
わちメモリセルアレイの内容をその製造段階で決めて作
られたLSIメモリである。マスクROMに「1」(オ
ン)、「0」(オフ)で表された情報を記憶させる場
合、一般的にはイオン注入によってMOSトランジスタ
をエンハンスメント型からディプリーション型に変えて
情報「1」を記録している。
【0004】従来のマスクROMの構造および製造方法
をNAND型マスクROMを例に図5〜図7を用いて説
明する。図5はNAND型マスクROMの平面図であ
る。NAND型マスクROMにおいては、複数のメモリ
セルトランジスタ5が図5において上下方向に直列に接
続されており、これらはフィールド酸化膜2によって分
離され、メモリセル群を構成している。ワード線として
作用するゲート電極4は、メモリセル群を分離するフィ
ールド酸化膜2と直交する形で図5においては左右方向
に形成されている。このようなNAND型マスクROM
に情報を記録するには、その製造工程においてデータ
「1」に対応するメモリセルトランジスタの開孔部8か
らイオン注入を行い、エンハンスメント型からディプリ
ーション型に変えてこれを短絡している。
【0005】一方、デジット線7はフィールド酸化膜2
上に形成されており、このデジット線7の下に位置する
フィールド酸化膜2はデジット線7のコンタクト部6が
形成される位置で不連続となっている。そしてこのフィ
ールド酸化膜2が不連続となった位置に形成されたコン
タクト部6において、デジット線7はこのフィールド酸
化膜2によって分離されたメモリセル群の拡散領域と接
続される。図5に示したNAND型マスクROMにおい
ては、コンタクト部6において不連続となったフィール
ド酸化膜2によって分離された4つのメモリセル群が、
デジット線7のコンタクト部6を中心に‘H’の字をな
すように配置されてメモリセルブロックを形成してい
る。NAND型マスクROMは、このようなH型のメモ
リブロックを複数左右方向に配列してメモリアレイを形
成している。以上のような構成をとることによって、N
AND型マスクROMは通常のNOR型マスクROMに
比べてデジット線コンタクトが少なくて済み、したがっ
て高集積化が容易となる。
【0006】LDD構造を有する半導体装置を製造する
方法を上述のNAND型マスクROMを例に説明する。
図6および図7はLDD構造を有するメモリセルトラン
ジスタからなるNAND型マスクROMの製造工程を説
明する図である。なお、図6と図7はそれぞれ図5のA
AとBBにおける各工程段階毎の断面図であり、これら
の二つの図の(a)〜(e)はそれぞれ同一の工程段階
を表すものとする。
【0007】上述のNAND型マスクROMの製造にあ
たっては、まず選択酸化法を用いてp型シリコン基板1
の表面にフィールド酸化膜2を形成した後、p型シリコ
ン基板1の全面にホウ素(ボロン、B+ )を注入してレ
トログレードpウェル9を形成する(図6(a)、図7
(a))。次いで、フィールド酸化膜2によって分離さ
れた素子形成領域にゲート酸化膜3を形成した後、ゲー
ト電極4をフィールド酸化膜2およびゲート酸化膜3上
にこのフィールド酸化膜2の延長方向と直交する方向に
形成する。しかる後に全面に側面酸化膜10を形成する
(図6(a)、図7(b))。続いてリン(P+ )を注
入することによってn- 領域11を形成する(図6
(c)、図7(c))。その後、p型シリコン基板1の
全面に酸化膜を堆積し、これをエッチバックしてサイド
ウォール12を形成する(図6(d)、図7(d))。
次に、ゲート電極4およびサイドウォール12をマスク
にしてヒ素(As+ )を注入してn+ 領域13を形成す
る(図6(e)、図7(e))。
【0008】以上のような過程を経て完成したLDD構
造を持ったメモリセルトランジスタ5は、図6(e)に
示すようにn- 領域11がn+ 領域13を取り囲む構造
を有し、また図7(e)に示すようにフィールド酸化膜
2によってとなりのトランジスタと分離されている。
【0009】図示はしないが、この後層間膜を形成して
からコンタクト部6を形成するとマスクROMの下地が
出来上がる。この下地に対して顧客のデータをもとにオ
ンビット(「1」)を書き込みたいメモリセルトランジ
スタの真上にレジストを用いて開孔部8を形成し、そこ
にリンを注入することによりそのメモリセルトランジス
タをエンハンスメント型からディプリーション型に変え
る。そして、最後にデジット線7およびパッシベーショ
ン膜を形成してマスクROMが完成する。
【0010】
【発明が解決しようとする課題】しかし、上述のような
LDD構造をもった半導体記憶装置では、n- 領域11
のシート抵抗のためメモリセルトランジスタのオン電流
が少なく、製造ばらつきによっては最悪の場合読み出し
が不良となるなど、製品の歩留まりが低くなるという欠
点があった。また、大容量化・微細化に伴いメモリセル
トランジスタのゲート長が短くなると短チャンネル効果
が顕著となり、ソース−ドレイン耐圧(Lmin )が悪化
する問題も依然として存在する。加えて、微細化が進む
ことによって、分離領域を挟んでとなり合うメモリセル
の間でのリークも顕著となる。これは、微細化に伴い図
7(e)に示したフィールド酸化膜2を挟んでとなり合
うn+ 層13同士が近接する結果、レトログレードpウ
ェル9のみではn+ 層13の空乏層の伸びを抑えること
ができずにパンチスルーが起こるためである。本発明
は、チャンネル外抵抗を低減してメモリセルトランジス
タのオン電流を増やすとともに、ソース−ドレイン耐圧
および素子分離酸化膜の反転しきい値電圧を確保し、半
導体記憶装置の高集積化と信頼性の向上を図ることを目
的とする。
【0011】
【課題を解決するための手段】以上の課題を解決するた
めに請求項1記載の本発明は、半導体基板(1)上にお
いて直列に接続された複数のMOSトランジスタ素子
(5)がメモリセル群を構成し、前記メモリセル群を前
記MOSトランジスタのチャンネル方向に沿って形成さ
れた素子分離領域(2)を挟んで複数配列することによ
ってメモリアレイを構成した半導体記憶装置において、
前記MOSトランジスタ素子のソース・ドレイン領域
は、前記半導体基板と逆導電型の第1の不純物を拡散さ
せた第1の不純物ドープ領域(14)と、前記半導体基
板と同一導電型の第2の不純物を前記第1の不純物ドー
プ領域を囲むように前記第1の不純物ドープ領域よりも
深く拡散させた第2の不純物ドープ領域(15)と、前
記半導体基板と逆導電型の第3の不純物を前記第1の不
純物ドープ領域より深くかつ前記第2の不純物ドープ領
域より浅く拡散させた第3の不純物ドープ領域(11)
と、前記半導体基板と逆導電型の第4の不純物を前記第
3の不純物ドープ領域よりも浅く拡散させた第4の不純
物ドープ領域(13)とを有し、前記第4の不純物ドー
プ領域(13)は前記MOSトランジスタ素子のゲート
電極直下に存在しないように前記ゲート電極と前記第4
の不純物ドープ領域の間に前記第1の不純物ドープ領域
(14)が存在し、前記第3の不純物ドープ領域(1
1)が前記第1および第4の不純物ドープ領域と前記第
2の不純物ドープ領域との間に形成され、前記第2の不
純物ドープ領域(15)が前記第1、第3および第4の
不純物ドープ領域で構成される前記半導体基板と逆導電
型の不純物ドープ領域(14、11、13)を取り囲ん
でいることを特徴とする。このように、第2の不純物ド
ープ領域で第1、第3および第4の不純物ドープ領域を
覆うことで空乏層の伸びによるパンチスルーや短チャン
ネル効果を抑えることができ、その結果、チャンネル方
向ではソース−ドレイン耐圧Lmin を向上させ、また、
素子分離領域を挟んで隣接するメモリセル間においては
隣接メモリセルリークを阻止し、素子分離性を向上させ
ることができる。さらに、第3の不純物ドープ領域を第
1の不純物ドープ領域と第2の不純物ドープ領域との間
に位置させることによって、セルの接合容量を低く抑
え、高速動作を可能にする。なお、ここで拡散とは、熱
による不純物の拡散はもちろんのこと、イオン打ち込み
等による注入も含むものとする。
【0012】また請求項2に記載された発明は、前記第
2の不純物ドープ領域は前記素子分離領域直下で貫通形
成層(16)を形成していることを特徴とする。ここ
で、貫通形成層とは、前記第2の不純物ドープ領域とつ
ながるように素子分離領域直下に形成された前記第2の
不純物による不純物ドープ領域をいう。このように、第
2の不純物ドープ領域によって第1、第3および第4の
不純物ドープ領域を囲むのに加えて、このような貫通形
成層を設けることにより、素子分離領域を挟む隣接メモ
リセルリークの阻止性能をさらに向上させることがで
き、ひいては製品の歩留まりを向上させることができ
る。
【0013】また、本発明にかかる半導体記憶装置は、
上述のような構造において、前記第4の不純物の濃度は
前記第1の不純物の濃度より高く、前記第1の不純物の
濃度は前記第3の不純物の濃度より高く、前記第3の不
純物の濃度は前記第2の不純物の濃度より高いかまたは
同程度であることを特徴とする。このようにすることに
よって、第2の不純物ドープ領域によるソース−ドレイ
ン耐圧Lmin および隣接メモリセル間リークの阻止性が
さらに向上すると同時に、第1の不純物ドープ領域を高
ドーズとすることで寄生抵抗を低減し、メモリセルトラ
ンジスタのオン電流を増やすことができる。したがって
半導体記憶装置の動作が安定し、製品の歩留まりが向上
する。
【0014】また、上述の発明においては第1から第4
の不純物の導電型は用いられる半導体基板の導電型との
関係において定まるが、請求項4に記載された発明は、
前記半導体基板はp型の導電型であり、前記第1および
第4の不純物はヒ素であり、前記第2の不純物はホウ素
(ボロン)であり、前記第3の不純物はリンであること
を特徴とする。これによって、p型半導体基板中でp型
の導電型の第2の不純物ドープ領域がn型の導電型を持
つ第1、第3および第4の不純物ドープ領域を取り囲む
+ 拡散層となる。特に第1の不純物にヒ素を用いると
第1の不純物ドープ領域の接合深さを浅く形成できるた
め、メモリセルトランジスタのオン電流をより増やすこ
とができる。
【0015】また、本発明にかかる半導体記憶装置の素
子分離領域は、一般にシリコン基板に対してはフィール
ド酸化膜とよばれるシリコン酸化膜がもちいられるが、
請求項5に記載された発明は、前記素子分離領域が選択
酸化法によって形成されたシリコン熱酸化膜であること
を特徴とする。これによって、素子分離領域とメモリセ
ルトランジスタ領域との間の余裕距離が必要なく、しか
もコンタクトホールなどのセルフアライメント技術の併
用も可能であるので、半導体記憶装置の高集積化に寄与
することになる。
【0016】また、前記MOSトランジスタ素子のゲー
ト電極には多結晶シリコンを用いることも可能である
が、請求項7に記載された発明は、前記MOSトランジ
スタ素子のゲート電極はシリサイドと多結晶シリコン膜
からなるポリサイド構造を有することを特徴とする。こ
れによりシリサイドの低抵抗と多結晶シリコンの安定性
を合わせ持った微細な配線が可能となり、半導体記憶装
置の高速化と微細化を可能とする。
【0017】また、本発明は、前記MOSトランジスタ
素子のゲート電極の両側に絶縁体による側壁を有し、前
記側壁はCVD法によるシリコン酸化膜であることを特
徴とする。
【0018】また、本発明にかかる半導体記憶装置は、
RAMや、プログラマブルROM、EPROMなどにも
応用できるが、請求項8に記載された発明は特にマスク
ROMを対象としている。
【0019】また本発明は、上述のような半導体記憶装
置の製造方法であって、半導体基板上において直列に接
続された複数のMOSトランジスタ素子がメモリセル群
を構成し、前記メモリセル群を複数配列することによっ
てメモリアレイを構成した半導体記憶装置の製造方法で
あって、前記メモリセル群を分離する素子分離領域
(2)を形成する工程と、前記素子分離領域の延長方向
と直交する方向に並ぶ前記MOSトランジスタ素子に共
通のゲート電極(4)を形成する工程と、前記素子分離
領域および前記ゲート電極の表面を含む半導体基板表面
を第1の絶縁膜(10)で覆う工程と、前記素子分離領
域および前記ゲート電極をマスクにして前記半導体基板
と逆導電型の第1の不純物をイオン注入して第1の不純
物ドープ領域(14)を形成する工程と、少なくとも前
記ゲート電極をマスクにして前記半導体基板と同一導電
型の第2の不純物を前記第1の不純物ドープ領域よりも
深くイオン注入して第2の不純物ドープ領域(15)を
形成する工程と、前記素子分離領域および前記ゲート電
極をマスクにして前記半導体基板と逆導電型の第3の不
純物を前記第1の不純物領域と前記第2の不純物領域の
間にイオン注入して第3の不純物ドープ領域(11)を
形成する工程と、前記ゲート電極の側部に第2の絶縁膜
からなる側壁(12)を形成する工程と、前記ゲート電
極と前記素子分離領域および前記側壁をマスクにして前
記半導体基板と逆導電型の第4の不純物を前記第3の不
純物ドープ領域よりも浅くイオン注入して第4の不純物
ドープ領域(13)を形成する工程とを有することを特
徴とする。これにより、ソース−ドレイン領域からゲー
ト電極直下には第1の不純物ドープ領域が存在して前記
第4の不純物ドープ領域は前記MOSトランジスタ素子
のゲート電極直下に存在せず、また、前記第3の不純物
ドープ領域(11)が前記第1および第4の不純物ドー
プ領域と前記第2の不純物ドープ領域との間に形成さ
れ、かつ、前記第2の不純物ドープ領域が前記第1、第
2および第3の不純物ドープ領域で構成される前記半導
体基板と同一導電型の不純物ドープ領域を取り囲む構成
を作ることができる。ここで、不純物ドープ領域を形成
する際には、熱拡散法を用いてもよいが、素子の微細化
のためにはイオン打ち込みが適している。また、ゲート
電極の側部に形成された側壁をマスクにして第4の不純
物を注入し、第4の不純物ドープ領域(13)を形成す
ることができる。
【0020】また、請求項10に記載された発明は、前
記第2の不純物ドープ領域を形成する工程は前記第2の
不純物を前記素子分離領域を貫通して注入し貫通形成層
(16)を形成することを特徴とする半導体記憶装置の
製造方法である。
【0021】また、本発明にかかる半導体記憶装置の製
造方法は、注入する不純物のドーズを前記第4の不純物
の濃度は前記第1の不純物の濃度より高く、前記第1の
不純物の濃度は前記第3の不純物の濃度より高く、前記
第3の不純物の濃度は前記第2の不純物の濃度より高い
かまたは同程度であることを特徴とする。
【0022】注入する不純物の導電型は半導体基板の導
電型によって決まるが、請求項12に記載された発明
は、p型の導電型をもつ前記半導体基板に対し、前記第
1および第4の不純物ドープ領域はヒ素をイオン注入し
て形成され、前記第2の不純物ドープ領域はホウ素をイ
オン注入して形成され、前記第3の不純物ドープ領域は
リンをイオン注入して形成されることを特徴とする。特
に第1の不純物にヒ素を用いてイオン注入することによ
り第1の不純物ドープ領域の接合深さを浅く形成でき、
メモリセルトランジスタのオン電流をより増やすことが
できる。
【0023】また、本発明にかかる半導体記憶装置の製
造方法は、前記メモリセル群を分離する素子分離領域を
形成する工程は、選択酸化法を用いることを特徴とす
る。これによって、半導体記憶装置の高集積化に寄与す
ることができる。
【0024】また、本発明にかかる請求項14に記載さ
れた半導体記憶装置の製造方法は、前記MOSトランジ
スタ素子の各々にゲート電極を形成する工程が、シリサ
イドと多結晶シリコン膜からなるポリサイド構造を作る
ことを特徴とする。これにより、半導体記憶装置の高速
化と微細化に適した配線が可能となる。
【0025】また、本発明にかかる半導体記憶装置の製
造方法は、前記第2の絶縁膜からなる側壁を形成する工
程が、CVD法によることを特徴とする。これによって
微細な加工が可能となり、半導体記憶装置の高集積化に
寄与することができる。
【0026】また、本発明にかかる半導体記憶装置の製
造方法によれば、RAMや、プログラマブルROM、E
PROMなどを製造することもできるが、請求項16に
記載された半導体記憶装置の製造方法は、マスクROM
の製造方法であることを特徴とする。これによって信頼
性の高い高集積化されたマスクROMを製造することが
できる。
【0027】
【発明の実施の形態】以下、本発明の実施の形態につい
てNAND型マスクROMを例にとり、図面を参照して
説明する。図1は本発明の第1の実施の形態にかかるN
AND型マスクROMの構造を説明するための図であ
る。図1(a)はNAND型マスクROMの平面図であ
り、図1(b)および(c)はそれぞれ図1(a)のA
AおよびBBにおける断面図である。ここで、図1
(a)が示すNAND型マスクROMの平面的配置は、
先に図5を用いて説明した従来のNAND型マスクRO
Mと同一である。すなわち、複数のメモリセルトランジ
スタ5が図1(a)内おいて上下方向に直列に接続され
てメモリセル群を構成しており、それらメモリセル群を
素子分離領域として作用するフィールド酸化膜2が分離
している。そしてフィールド酸化膜2と直交する左右方
向にメモリセルトランジスタの各ゲート電極がのびて設
置されている。また、一部のフィールド酸化膜2の上に
はデジット線7が設置されており、フィールド酸化膜2
が不連続となる箇所に設けられたコンタクト部6におい
て、そのコンタクト部6を中心に4つのメモリセル群が
‘H’字状に集まって構成されるセルブロックの拡散領
域と接続されている。
【0028】図1(b)、(c)に第1の実施の形態に
かかるNAND型マスクROMのメモリセルトランジス
タの断面図を示す。ここで図1(b)は図1(a)のA
A、すなわちゲート電極およびソース−ドレイン領域の
チャンネル方向の断面図であり、図1(c)は図1
(a)のBB、すなわちソース−ドレイン領域および素
子分離領域であるフィールド酸化膜2の断面図である。
p型半導体基板1に形成されたソース−ドレイン領域
は、第1の不純物ドープ領域たるn層14、第2の不純
物ドープ領域たるp+ 層15、第3の不純物ドープ領域
たるn- 層11、および第4の不純物ドープ領域たるn
+ 層13からなっている。
【0029】ここで、図6(e)に示すような従来例と
比較すると、ゲート電極4直下において、ゲート電極4
とn+ 層13との間にはn- 層11の替わりにn層14
が存在している。また、これらの不純物ドープ領域のド
ーズ量はn+ 層13よりn層14が小さくなっている。
したがって、第1の不純物ドープ領域たるn層14とこ
れよりも深く注入された第4の不純物ドープ領域たるn
+ 層13がちょうどLDD構造を構成すると同時に、n
層14によってチャンネル外の寄生抵抗をn-層11単
独の場合と比べて低減することができる。その結果、メ
モリセルトランジスタのソース−ドレイン耐圧Lmin を
向上させることができると同時に、メモリセルトランジ
スタのオン電流を増大させることができる。
【0030】これに加えて注目すべきことは、半導体基
板と逆の導電型をもつ領域、すなわちn層14とn-
11およびn+ 層13は、これらよりも深く注入された
+層15によってチャンネル方向にもこれに直交する
方向にも取り囲まれていることである。言い換えると、
+ 層15が、n層14とn- 層11およびn+ 層13
を取り囲むp+ 拡散層となっていることである。これに
よって、ソース−ドレイン間電圧をかけた場合にn-
11のチャンネル方向の空乏層の伸びが抑えられ、パン
チスルーや短チャンネル効果を抑えることができ、した
がって、メモリセルトランジスタのソース−ドレイン耐
圧Lminが向上する。
【0031】また、同様にp+ 層15がフィールド酸化
膜2直下でn+ 層13およびn- 層11を覆うように形
成されているので、ゲート電極4が存在しないフィール
ド酸化膜2直下におけるパンチスルーを抑えることがで
き、隣接メモリセル間リークの阻止性能が向上する。特
に、情報をROMに書き込むために、図1(a)に示す
ように、開孔部8からリンイオンを注入して互いに隣接
するメモリセルトランジスタをエンハンスメント型から
デプレッション型に変えた場合には、隣接メモリセル間
リークが生じやすくなるが、上述のような構成によって
これを抑えることができる。また、n+ 層13およびn
層14とp+ 層15との間に注入されたn- 層11によ
ってその部分の空乏層が延びるので、セルの接合容量を
低く抑えることができる。
【0032】次に、本実施の形態にかかる半導体記憶装
置の製造方法について、図1に示したマスクROMを例
に図2と図3を参照して説明する。図2および図3は、
それぞれ図1(a)のAA(チャンネル方向)とBB
(フィールド酸化膜に直交)における工程段階ごとの断
面図である。ただし、これらの二つの図の間で(a)〜
(g)はそれぞれ同一の工程段階を表すものとする。な
お、半導体基板にはn型とp型のいずれを用いてもよい
が、ここではp型基板を用いた場合の実施の形態につい
て説明する。まず、p型半導体基板1上に素子分離領域
として0.2〜0.3μmの深さを持つフィールド酸化
膜2を選択酸化法によって形成する。このとき、フィー
ルド酸化膜2の幅および間隔はマスクを用いて0.3〜
0.4μm程度とする。その後、p型不純物であるホウ
素(ボロン、B+ )を100〜200keVの加速エネ
ルギーでイオン注入し、図2および図3の(a)に示す
ように、レトログレードpウェル9を形成する。このと
きのドーズ量は1〜5×1013cm-2とする。
【0033】次に、フィールド酸化膜2で分離された素
子形成領域に厚さ0.008〜0.02μmのゲート酸
化膜3を形成する。そして、フィールド酸化膜2および
ゲート酸化膜3の上にフィールド酸化膜2と直交する方
向にゲート電極4を形成する。このときゲート電極4の
幅および間隔は0.3〜0.4μm、その厚さは0.2
〜0.3μmとする。このゲート電極4は、シリサイド
の一種であるタングステン・シリサイドと多結晶シリコ
ン膜の2層構造、すなわちポリサイド構造を持つ(図2
(b))。なお、ゲート電極4は、多結晶シリコン膜の
単層で形成することもできるが、配線の抵抗を考える
と、配線を微細化する場合にはポリサイド構造を採用す
ることが望ましい。
【0034】ゲート配線4を形成した後、ポリサイド構
造を持つゲート電極4の層抵抗を低減するために、表面
を900℃のドライO2 雰囲気で処理することにより、
フィールド酸化膜2を除くp型半導体基板1の表面全面
に第1の酸化膜として側面酸化膜10を形成する(図2
(b)、図3(b))。このとき側面酸化膜10の厚さ
は0.01〜O.02μm程度とする。
【0035】次に、第1の不純物たるn型不純物として
ヒ素(As)をゲート電極4をマスクとしてイオン注入
し、第1の不純物ドープ領域たるn層14を形成する
(図2(c)、図3(c))。このとき、ヒ素のドーズ
量は5×1013〜1×1015cm-2、イオン打ち込みの
加速エネルギーは50〜70keVとする。このとき、
イオン打ち込み以外の拡散方法、たとえば熱拡散法など
でn層14を形成することも考えられるが、高ドーズ量
で接合深さxj を浅くするためには上述のイオン打ち込
みが適している。また、n型不純物としてヒ素(As)
のほかにリン(P)などを用いることも考えられるが、
高ドーズを浅い接合深さxj で注入し、かつ低い層抵抗
を得るにはヒ素を用いることが望ましい。
【0036】n層14を形成した後、ゲート電極4をマ
スクにして、今度は第2の不純物としてp型不純物のホ
ウ素(B+ )を用い、加速エネルギー30〜50keV
で注入する。このときのホウ素のドーズ量はn層14を
形成したときのヒ素(As)よりも少ない3〜7×10
13cm-2とする。これによって形成されるp+ 層15は
上述のn層14よりも深くかつこれを取り囲むようにな
る(図2(d)、図3(d))。
【0037】次に、第3の不純物としてn型不純物のリ
ン(P+ )を、上述のホウ素とほぼ同じドーズ量(3〜
7×1013cm-2)でゲート電極4をマスクとして加速
エネルギー30〜50keVで注入し、n- 層11をn
層14とp+ 層15の間に形成する(図2(e)、図3
(e))。このとき、p+ 層15がn層14とn- 層1
1を取り囲んでいることが重要である。
【0038】次に、化学蒸着法(CVD)を用いてp型
半導体基板1表面全面に厚さ0.05〜0.2μm程度
のCVD酸化膜を堆積し、さらにこれにエッチバックを
施すことにより、図2(f)に示すような側壁(サイド
ウォール)12を形成する。このとき側壁12のゲート
電極4からの厚さ(幅)は0.04〜0.19μm程度
とする。なお、ここでいうCVD法は、たとえば常圧C
VD法、低圧CVD法、プラズマCVD法などを含むも
のとする。
【0039】側壁12を形成した後、第4の不純物とし
てのヒ素(As+ )をゲート電極4および側壁12をマ
スクとして加速エネルギー50〜70keVで注入し、
第4の不純物ドープ領域であるn+ 層13を形成する
(図2(g)、図3(g))。このときのドーズ量は、
第1の不純物であるn層14のヒ素(As)よりも多い
1〜3×1015cm-2とする。このようにして形成され
たn+ 層13は、n層14よりは深く、n- 層11およ
びp+ 層15よりは浅くなっている。
【0040】その結果、ソース−ドレイン領域において
n層14、n+ 層13およびn- 層11がp+ 層15に
よって囲まれ、かつゲート電極4の近傍にはn層14が
位置することとなる。このような構成により、ゲート電
極近傍のn層14が、n- 層11のみの場合に比べてチ
ャンネル外の寄生抵抗を減らすため、セルトランジスタ
のオン電流を約1.5倍程度増やすことができる。ま
た、n層14、n+ 層13およびn- 層11を取り囲む
+ 層15によって空乏層の伸びが抑えられる。したが
って、チャンネル方向においては短チャンネル効果を抑
制してソース−ドレイン耐圧Lmin を向上させ、またフ
ィールド酸化膜2を挟んで隣接するメモリセルトランジ
スタとの間では空乏層の伸びによるパンチスルーを抑制
して隣接セル間リークの阻止性が向上する。さらにこの
構造をマスクROM、特にNAND型ROMに用いた場
合、図1に示すような開孔部8からフィールド酸化膜2
を挟んで隣合うメモリセルトランジスタにオンビットを
書き込むために、n型イオン、たとえばリンなどを注入
して形成されたリン注入層間のパンチスルーをp+ 層1
5によって抑えることができる。これによって、メモリ
の動作が安定するので、高集積化にともなう製品の歩留
まりの低下を防ぐことができる。また、p+ 層15とn
層14およびn+ 層13との間にn- 層11が挿入され
たことにより、その部分の空乏層が装置の深さ方向に伸
びる。したがって、メモリセルトランジスタの接合容量
を低く抑えることができ、マスクROMの高速動作が可
能となる。
【0041】この後、図示はしないが、層間膜を形成
し、続けてコンタクト部6を形成する。そして、顧客の
データ等をもとにオンビットを書き込みたいメモリセル
トランジスタの真上にレジストを用いて開孔部8を形成
し、そこにn型不純物、たとえばリンをイオン打ち込み
によって注入してそのメモリセルトランジスタをデプレ
ッション型にして情報を記録する。そして、デジット線
7とパッシベーション膜を順に形成して第1の実施の形
態にかかるマスクROMが完成する。
【0042】次に、本発明の第2の実施の形態について
図4を参照して説明する。図4は第2の実施の形態にか
かる半導体記憶装置の製造段階を表す図である。なお、
半導体基板の伝導型や注入する不純物およびその手順
は、上述の図2および図3で説明したのとほぼ同一であ
る。ただし、本実施の形態にかかる半導体記憶装置は、
図4(d)に示すように、p+ 層15を形成するために
ゲート電極4をマスクとしてホウ素(B+ )を注入する
際に、フィールド酸化膜2を貫通してその直下に貫通形
成p+ 層16を形成することに特徴がある。このような
貫通形成p+ 層16を形成することによって、隣接セル
間リークの阻止性がより向上し、製品の歩留まりを向上
させることができる。
【0043】
【発明の効果】本発明のうち請求項1乃至請求項8のい
ずれかに記載された発明によれば、第4の不純物ドープ
領域とチャンネル領域との間に形成された第1の不純物
ドープ領域によってチャンネル外の寄生抵抗を減らし、
セルトランジスタのオン電流を増やすことができる。そ
の結果、オン電流の低下による読み出し不良を少なくな
るので、製造ばらつきに対して強くなり、半導体記憶装
置の動作の信頼性および製品の歩留まりを向上させるこ
とができる。また、第1、第3および第4の不純物ドー
プ領域を取り囲む第2の不純物ドープ領域が、チャンネ
ル方向においてはドレイン端における空乏層の伸びを抑
えて短チャンネル効果を抑制するのでソース−ドレイン
耐圧Lmin を向上させることができ、またフィールド酸
化膜2を挟んで隣接するメモリセルトランジスタとの間
では空乏層の伸びによるパンチスルーを抑制して隣接セ
ル間リークの阻止性を向上させることができる。その結
果、半導体記憶装置の高集積化が可能となる。さらに第
2の不純物ドープ領域と第1および第4の不純物ドープ
領域との間にされた第3の不純物形成によってセル接合
容量を低減することができるので半導体記憶装置の高速
動作、ひいては高速化回路の設計が可能となる。
【0044】また、請求項2記載の発明は、素子分離領
域直下に設けられた貫通形成層によって隣接メモリセル
間リーク素子性をより向上させることができる。
【0045】また、請求項8記載の発明においては、前
記第2の不純物ドープ領域が、メモリセルトランジスタ
にオンビットを書き込むためにリンなどを注入して形成
されたリン注入層間のパンチスルーをも抑えることがで
きる。したがって、マスクROMの動作が安定する。
【0046】本発明のうち、請求項9乃至請求項16の
いずれかに記載された発明によれば、それぞれ請求項1
乃至請求項8のいずれかに記載された高集積化された半
導体記憶装置を歩留まりよく製造することができる。
【図面の簡単な説明】
【図1】 本発明の第1の実施の形態にかかる半導体記
憶装置の配置を説明する平面図および断面図である。
【図2】 本発明の第1の実施の形態にかかる半導体記
憶装置の製造工程段階を説明するチャンネル方向の断面
図である。
【図3】 本発明の第1の実施の形態にかかる半導体記
憶装置の製造工程段階を説明するフィールド酸化膜に直
交方向の断面図である。
【図4】 本発明の第2の実施の形態にかかる半導体記
憶装置の製造工程段階を説明する断面図である。
【図5】 従来のNAND型マスクROMの平面図であ
る。
【図6】 従来のNAND型マスクROMの製造工程段
階を説明するチャンネル方向の断面図である。
【図7】 従来のNAND型マスクROMの製造工程段
階を説明するフィールド酸化膜に直交方向の断面図であ
る。
【符号の説明】
1…p型シリコン基板、2…フィールド酸化膜、3…ゲ
ート酸化膜、4…ゲート電極、5…メモリセルトランジ
スタ、6…コンタクト部、7…デジット線、8…開孔
部、9…レトログレードpウェル、10…側壁酸化膜、
11…n- 層、12…側壁、13…n+ 層、14…n
層、15…p+ 層、16…貫通形成p+ 層。

Claims (16)

    (57)【特許請求の範囲】
  1. 【請求項1】 半導体基板上において直列に接続された
    複数のMOSトランジスタ素子がメモリセル群を構成
    し、 前記メモリセル群を前記MOSトランジスタのチャンネ
    ル方向に沿って形成された素子分離領域を挟んで複数配
    列することによってメモリアレイを構成した半導体記憶
    装置において、 前記MOSトランジスタ素子のソース・ドレイン領域
    は、 前記半導体基板と逆導電型の第1の不純物を拡散させた
    第1の不純物ドープ領域と、 前記半導体基板と同一導電型の第2の不純物を前記第1
    の不純物ドープ領域を囲むように前記第1の不純物ドー
    プ領域よりも深く拡散させた第2の不純物ドープ領域
    と、 前記半導体基板と逆導電型の第3の不純物を前記第1の
    不純物ドープ領域より深くかつ前記第2の不純物ドープ
    領域より浅く拡散させた第3の不純物ドープ領域と、 前記半導体基板と逆導電型の第4の不純物を前記第3の
    不純物ドープ領域よりも浅く拡散させた第4の不純物ド
    ープ領域とを有し、 前記第4の不純物ドープ領域が前記MOSトランジスタ
    素子のゲート電極直下に存在しないように前記ゲート電
    極と前記第4の不純物ドープ領域の間に前記第1の不純
    物ドープ領域が存在し、 前記第3の不純物ドープ領域が前記第1および第4の不
    純物ドープ領域と前記第2の不純物ドープ領域との間に
    形成され、 前記第2の不純物ドープ領域が前記第1、第3および第
    4の不純物ドープ領域で構成される前記半導体基板と逆
    導電型の不純物ドープ領域を取り囲んでいることを特徴
    とする半導体記憶装置。
  2. 【請求項2】 請求項1に記載された半導体記憶装置で
    あって、 前記第2の不純物ドープ領域は前記素子分離領域直下で
    貫通形成層を形成していることを特徴とする半導体記憶
    装置。
  3. 【請求項3】 請求項1または請求項2に記載された半
    導体記憶装置であって、 前記第4の不純物の濃度は前記第1の不純物の濃度より
    高く、 前記第1の不純物の濃度は前記第3の不純物の濃度より
    高く、 前記第3の不純物の濃度は前記第2の不純物の濃度より
    高いかまたは同程度であることを特徴とする半導体記憶
    装置。
  4. 【請求項4】 請求項1乃至請求項3のいずれかに記載
    された半導体記憶装置であって、 前記半導体基板はp型の導電型であり、 前記第1および第4の不純物はヒ素であり、 前記第2の不純物はホウ素であり、 前記第3の不純物はリンであることを特徴とする半導体
    記憶装置。
  5. 【請求項5】 請求項1乃至請求項4のいずれかに記載
    された半導体記憶装置であって、 前記素子分離領域は選択酸化法によって形成されたシリ
    コン熱酸化膜であることを特徴とする半導体記憶装置。
  6. 【請求項6】 請求項1乃至請求項5のいずれかに記載
    された半導体記憶装置であって、 前記MOSトランジスタ素子のゲート電極はシリサイド
    と多結晶シリコン膜からなるポリサイド構造を有するこ
    とを特徴とする半導体記憶装置。
  7. 【請求項7】 請求項1乃至請求項6のいずれかに記載
    された半導体記憶装置であって、 前記MOSトランジスタ素子のゲート電極の両側に絶縁
    体による側壁を有し、前記側壁はCVD法によるシリコ
    ン酸化膜であることを特徴とする半導体記憶装置。
  8. 【請求項8】 請求項1乃至請求項7のいずれかに記載
    された半導体記憶装置はマスクROMであることを特徴
    とする半導体記憶装置。
  9. 【請求項9】 半導体基板上において直列に接続された
    複数のMOSトランジスタ素子がメモリセル群を構成
    し、前記メモリセル群を複数配列することによってメモ
    リアレイを構成した半導体記憶装置の製造方法であっ
    て、 前記メモリセル群を分離する素子分離領域を形成する工
    程と、 前記素子分離領域の延長方向と直交する方向に並ぶ前記
    MOSトランジスタ素子に共通のゲート電極を形成する
    工程と、 前記素子分離領域および前記ゲート電極の表面を含む半
    導体基板表面を第1の絶縁膜で覆う工程と、 前記素子分離領域および前記ゲート電極をマスクにして
    前記半導体基板と逆導電型の第1の不純物をイオン注入
    して第1の不純物ドープ領域を形成する工程と、 少なくとも前記ゲート電極をマスクにして前記半導体基
    板と同一導電型の第2の不純物を前記第1の不純物ドー
    プ領域よりも深くイオン注入して第2の不純物ドープ領
    域を形成する工程と、 前記素子分離領域および前記ゲート電極をマスクにして
    前記半導体基板と逆導電型の第3の不純物を前記第1の
    不純物領域と前記第2の不純物領域の間にイオン注入し
    て第3の不純物ドープ領域を形成する工程と、 前記ゲート電極の側部に第2の絶縁膜からなる側壁を形
    成する工程と、 前記ゲート電極と前記素子分離領域および前記側壁をマ
    スクにして前記半導体基板と逆導電型の第4の不純物を
    前記第3の不純物ドープ領域よりも浅くイオン注入して
    第4の不純物ドープ領域を形成する工程とを有すること
    を特徴とする半導体記憶装置の製造方法。
  10. 【請求項10】 請求項9に記載された半導体記憶装置
    の製造方法であって、 前記第2の不純物ドープ領域を形成する工程は前記第2
    の不純物を前記素子分離領域を貫通して注入し貫通形成
    層を形成することを特徴とする半導体記憶装置の製造方
    法。
  11. 【請求項11】 請求項9または請求項10のいずれか
    に記載された半導体記憶装置の製造方法であって、 前記第4の不純物の濃度は前記第1の不純物の濃度より
    高く、 前記第1の不純物の濃度は前記第3の不純物の濃度より
    高く、 前記第3の不純物の濃度は前記第2の不純物の濃度より
    高いかまたは同程度であることを特徴とする半導体記憶
    装置の製造方法。
  12. 【請求項12】 請求項9乃至請求項11のいずれかに
    記載された半導体記憶装置の製造方法であって、 p型の導電型をもつ前記半導体基板に対し、 前記第1および第4の不純物ドープ領域はヒ素をイオン
    注入して形成され、 前記第2の不純物ドープ領域はホウ素をイオン注入して
    形成され、 前記第3の不純物ドープ領域はリンをイオン注入して形
    成されることを特徴とする半導体記憶装置。
  13. 【請求項13】 請求項9乃至請求項12のいずれかに
    記載された半導体記憶装置の製造方法であって、 前記メモリセル群を分離する素子分離領域を形成する工
    程は、 選択酸化法を用いることを特徴とする半導体記憶装置の
    製造方法。
  14. 【請求項14】 請求項9乃至請求項13のいずれかに
    記載された半導体記憶装置の製造方法であって、 前記MOSトランジスタ素子の各々にゲート電極を形成
    する工程は、 シリサイドと多結晶シリコン膜からなるポリサイド構造
    を作ることを特徴とする半導体記憶装置の製造方法。
  15. 【請求項15】 請求項9乃至請求項14のいずれかに
    記載された半導体記憶装置の製造方法であって、 前記第2の絶縁膜からなる側壁を形成する工程は、 CVD法によることを特徴とする半導体記憶装置の製造
    方法。
  16. 【請求項16】 請求項9乃至請求項15のいずれかに
    記載された半導体記憶装置の製造方法はマスクROMを
    製造することを特徴とする半導体記憶装置の製造方法。
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