JP2643815B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に関
し、特にマスクＲＯＭのディジット線のレイアウトに関
する。
し、特にマスクＲＯＭのディジット線のレイアウトに関
する。
【０００２】
【従来の技術】マイクロプロセッサで制御されるコンピ
ュータ応用機器が数多く開発され、それにつれてマスク
ＲＯＭの需要が増大し、また、その高集積化が進んでい
る。マスクＲＯＭは、一般に、１つのＭＯＳトランジス
タから成るメモリセル（メモリセルトランジスタ）が複
数個接続されてブロックを形成し、このブロックがアレ
イ状に配置されて構成される。
ュータ応用機器が数多く開発され、それにつれてマスク
ＲＯＭの需要が増大し、また、その高集積化が進んでい
る。マスクＲＯＭは、一般に、１つのＭＯＳトランジス
タから成るメモリセル（メモリセルトランジスタ）が複
数個接続されてブロックを形成し、このブロックがアレ
イ状に配置されて構成される。
【０００３】従来のマスクＲＯＭの構造および製造方法
について図５〜図７を参照して説明する。図５は、典型
的なイオン注入書き込み方式のＮＡＮＤ型マスクＲＯＭ
の平面図、図６（ａ）〜（ｄ）は夫々、図５のII−II線
に沿った工程段階毎の断面図である。ここで、ＮＡＮＤ
型と呼ばれる所以は、８〜１６個のメモリセルトランジ
スタが直列接続されてメモリセル群が形成されるためで
あり、このメモリセル群が、ディジット線のコンタクト
を中心にしてＨの字をなすように配置される。ＮＡＮＤ
型マスクＲＯＭは、かかる構成により、通常のＮＯＲ型
マスクＲＯＭに比してディジット線コンタクトが少なく
て済むため、高集積化が容易である。
について図５〜図７を参照して説明する。図５は、典型
的なイオン注入書き込み方式のＮＡＮＤ型マスクＲＯＭ
の平面図、図６（ａ）〜（ｄ）は夫々、図５のII−II線
に沿った工程段階毎の断面図である。ここで、ＮＡＮＤ
型と呼ばれる所以は、８〜１６個のメモリセルトランジ
スタが直列接続されてメモリセル群が形成されるためで
あり、このメモリセル群が、ディジット線のコンタクト
を中心にしてＨの字をなすように配置される。ＮＡＮＤ
型マスクＲＯＭは、かかる構成により、通常のＮＯＲ型
マスクＲＯＭに比してディジット線コンタクトが少なく
て済むため、高集積化が容易である。
【０００４】図５に示すように、メモリセル群を分離す
るフィールド酸化膜２が図面上で上下方向に延びて形成
され、これに直交して図面上で左右方向に延びるゲート
電極４が形成される。フィールド酸化膜２は、コンタク
ト部６が形成される位置で不連続となり、この不連続と
なるフィールド酸化膜２で分離されるメモリセル群は、
コンタクト部６を中心として配置される。コンタクト部
６は、Ｈの字に配置された４個のメモリセル群（以下、
Ｈ型セルと呼ぶ）の拡散層と、当該ブロックに対応する
ディジット線７とを接続する。
るフィールド酸化膜２が図面上で上下方向に延びて形成
され、これに直交して図面上で左右方向に延びるゲート
電極４が形成される。フィールド酸化膜２は、コンタク
ト部６が形成される位置で不連続となり、この不連続と
なるフィールド酸化膜２で分離されるメモリセル群は、
コンタクト部６を中心として配置される。コンタクト部
６は、Ｈの字に配置された４個のメモリセル群（以下、
Ｈ型セルと呼ぶ）の拡散層と、当該ブロックに対応する
ディジット線７とを接続する。
【０００５】各コンタクト部６は、図示のごとく、ブロ
ック中央のフィールド酸化膜２に整列して配置される。
マスクＲＯＭでは、一般に、イオン注入によってエンハ
ンスメント型トランジスタをディプリーション型トラン
ジスタに変えることにより例えば情報”ＯＮ”の書込み
が行なわれる構成であるので、このイオン注入のための
開口部９が、当該メモリセルトランジスタに書き込まれ
るデータに応じて形成される。
ック中央のフィールド酸化膜２に整列して配置される。
マスクＲＯＭでは、一般に、イオン注入によってエンハ
ンスメント型トランジスタをディプリーション型トラン
ジスタに変えることにより例えば情報”ＯＮ”の書込み
が行なわれる構成であるので、このイオン注入のための
開口部９が、当該メモリセルトランジスタに書き込まれ
るデータに応じて形成される。
【０００６】上記マスクＲＯＭの製造にあたっては、ま
ず、図６（ａ）に示すように、Ｐ型シリコン基板１の表
面に選択酸化法を用いてフィールド酸化膜２を形成す
る。次に、フィールド酸化膜２で分離された素子形成領
域に夫々ゲート酸化膜３を形成し、その上及びフィール
ド酸化膜２上にフィールド酸化膜２の延長方向に直交す
る方向に延びるゲート電極４を形成する。次いで、同図
（ｂ）に示すように、層間絶縁膜５を形成した後に所望
の位置にディジット線７を、例えばアルミで形成する。
ず、図６（ａ）に示すように、Ｐ型シリコン基板１の表
面に選択酸化法を用いてフィールド酸化膜２を形成す
る。次に、フィールド酸化膜２で分離された素子形成領
域に夫々ゲート酸化膜３を形成し、その上及びフィール
ド酸化膜２上にフィールド酸化膜２の延長方向に直交す
る方向に延びるゲート電極４を形成する。次いで、同図
（ｂ）に示すように、層間絶縁膜５を形成した後に所望
の位置にディジット線７を、例えばアルミで形成する。
【０００７】次いで、図６（ｃ）に示すように、フォト
レジスト膜８を形成し、公知のフォトリソグラフィ技術
により、情報”ＯＮ”の書込みを行うべきメモリセルト
ランジスタのゲート４の真上にのみ開孔部９を設ける。
次いで、フォトレジスト膜８及びディジット線７をマス
クとして、層間絶縁膜５、ゲート電極４及びゲート酸化
膜３を貫いてＰ型シリコン基板１内にｎ型不純物をイオ
ン注入する。このイオン注入により、ｎ型不純物領域１
０が形成され、当該領域１０をチャネルとするメモリセ
ルトランジスタがディプリーション型トランジスタに形
成されて情報”ＯＮ”が書き込まれる。次に、図６
（ｄ）に示すように、フォトレジスト膜８を除去した後
に、全面にパッシベーション膜１１を形成し、従来のマ
スクＲＯＭが得られる。
レジスト膜８を形成し、公知のフォトリソグラフィ技術
により、情報”ＯＮ”の書込みを行うべきメモリセルト
ランジスタのゲート４の真上にのみ開孔部９を設ける。
次いで、フォトレジスト膜８及びディジット線７をマス
クとして、層間絶縁膜５、ゲート電極４及びゲート酸化
膜３を貫いてＰ型シリコン基板１内にｎ型不純物をイオ
ン注入する。このイオン注入により、ｎ型不純物領域１
０が形成され、当該領域１０をチャネルとするメモリセ
ルトランジスタがディプリーション型トランジスタに形
成されて情報”ＯＮ”が書き込まれる。次に、図６
（ｄ）に示すように、フォトレジスト膜８を除去した後
に、全面にパッシベーション膜１１を形成し、従来のマ
スクＲＯＭが得られる。
【０００８】
【発明が解決しようとする課題】上記従来の技術では、
情報書き込みマスクと下地とのマスク合わせの際に、図
７に示すようなマスク合わせずれ分１２が存在すること
は避けられない。このずれ分１２のために、イオン注入
されたｎ型不純物がフィールド酸化膜２を透過し、その
後の拡散工程によりｎ型不純物領域のフィールド酸化膜
２下への回り込み１３が生じる。この回り込み１３は、
相互に隣接するメモリセル群間に形成される寄生ＭＯＳ
トランジスタでのリーク電流の原因となり、半導体記憶
装置の歩留りを低下させるという問題があった。
情報書き込みマスクと下地とのマスク合わせの際に、図
７に示すようなマスク合わせずれ分１２が存在すること
は避けられない。このずれ分１２のために、イオン注入
されたｎ型不純物がフィールド酸化膜２を透過し、その
後の拡散工程によりｎ型不純物領域のフィールド酸化膜
２下への回り込み１３が生じる。この回り込み１３は、
相互に隣接するメモリセル群間に形成される寄生ＭＯＳ
トランジスタでのリーク電流の原因となり、半導体記憶
装置の歩留りを低下させるという問題があった。
【０００９】本発明は、上記に鑑み、情報書込みマスク
と下地とのマスク合わせのずれが生じても、これによっ
て寄生ＭＯＳトランジスタにリーク電流が生ずることを
防止できることから、特に工程数を追加することなく歩
留りが高く製造される半導体記憶装置及びその製造方法
を提供することを目的とする。
と下地とのマスク合わせのずれが生じても、これによっ
て寄生ＭＯＳトランジスタにリーク電流が生ずることを
防止できることから、特に工程数を追加することなく歩
留りが高く製造される半導体記憶装置及びその製造方法
を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体記憶装置は、夫々が複数個のメモリ
セルトランジスタから成る複数のメモリセル群が集合し
てセルブロックを形成し、該セルブロックが集合してメ
モリセルアレイを構成する半導体記憶装置において、前
記メモリセル群間を分離する素子分離領域上を少なくと
も覆い、かつ該分離酸化膜により分離されたメモリセル
群の前記各メモリセルトランジスタのゲートの少なくと
も一部を覆わないように配置されたディジット線を有す
ることを特徴とする。
め、本発明の半導体記憶装置は、夫々が複数個のメモリ
セルトランジスタから成る複数のメモリセル群が集合し
てセルブロックを形成し、該セルブロックが集合してメ
モリセルアレイを構成する半導体記憶装置において、前
記メモリセル群間を分離する素子分離領域上を少なくと
も覆い、かつ該分離酸化膜により分離されたメモリセル
群の前記各メモリセルトランジスタのゲートの少なくと
も一部を覆わないように配置されたディジット線を有す
ることを特徴とする。
【００１１】本発明の半導体記憶装置は、好ましくは、
メモリセル群が夫々半導体基板内で直列接続された複数
のＭＯＳトランジスタから成り、該メモリセル群の４つ
が１つのコンタクトを中心にＨ型に配置されてＨ型セル
ブロックを形成するマスクＲＯＭとして構成される。
メモリセル群が夫々半導体基板内で直列接続された複数
のＭＯＳトランジスタから成り、該メモリセル群の４つ
が１つのコンタクトを中心にＨ型に配置されてＨ型セル
ブロックを形成するマスクＲＯＭとして構成される。
【００１２】前記ディジット線は、メモリセル群の形状
に合致した形状を採用することが好ましく、例えば、セ
ル群がＨ型セルとして構成される場合には、該Ｈ型セル
の形状に対応してＨ型又は梯子型形状に形成することが
好ましい。
に合致した形状を採用することが好ましく、例えば、セ
ル群がＨ型セルとして構成される場合には、該Ｈ型セル
の形状に対応してＨ型又は梯子型形状に形成することが
好ましい。
【００１３】また、本発明の半導体記憶装置の製造方法
は、半導体基板内で複数個のＭＯＳトランジスタセルが
直列接続されて成るメモリセル群を備え、該メモリセル
群の４つが１つのコンタクトホールの回りにＨ型に配置
されてブロックを形成し、該ブロックが集合してメモリ
セルアレイを構成するＲＯＭから成る半導体記憶装置を
製造する方法において、前記メモリセル群相互を分離す
る素子分離領域を形成する工程と、前記素子分離領域の
延長方向と直交方向に並ぶ複数のＭＯＳトランジスタセ
ルの夫々のゲートを構成するゲート電極を形成する工程
と、前記分離領域及びゲート電極の表面を含む全面を絶
縁膜で覆う工程と、前記絶縁膜上に形成され、前記コン
タクトホールを介して対応する前記ブロックのメモリセ
ル群に接続されると共に、前記素子分離領域上を少なく
とも覆い、かつ、前記各ＭＯＳトランジスタセルのゲー
トの少なくとも一部は覆わないディジット線を形成する
工程と、前記ディジット線上にレジスト膜を形成する工
程と、情報を書き込むべき前記ＭＯＳトランジスタセル
の前記ゲートに対応して前記レジスト膜に開口を形成す
る工程とを有することを特徴とする。
は、半導体基板内で複数個のＭＯＳトランジスタセルが
直列接続されて成るメモリセル群を備え、該メモリセル
群の４つが１つのコンタクトホールの回りにＨ型に配置
されてブロックを形成し、該ブロックが集合してメモリ
セルアレイを構成するＲＯＭから成る半導体記憶装置を
製造する方法において、前記メモリセル群相互を分離す
る素子分離領域を形成する工程と、前記素子分離領域の
延長方向と直交方向に並ぶ複数のＭＯＳトランジスタセ
ルの夫々のゲートを構成するゲート電極を形成する工程
と、前記分離領域及びゲート電極の表面を含む全面を絶
縁膜で覆う工程と、前記絶縁膜上に形成され、前記コン
タクトホールを介して対応する前記ブロックのメモリセ
ル群に接続されると共に、前記素子分離領域上を少なく
とも覆い、かつ、前記各ＭＯＳトランジスタセルのゲー
トの少なくとも一部は覆わないディジット線を形成する
工程と、前記ディジット線上にレジスト膜を形成する工
程と、情報を書き込むべき前記ＭＯＳトランジスタセル
の前記ゲートに対応して前記レジスト膜に開口を形成す
る工程とを有することを特徴とする。
【００１４】
【作用】本発明の半導体記憶装置及び本発明方法により
製造された半導体記憶装置では、レジスト膜と下地との
間でマス合わせにずれが生じても、素子分離領域上を覆
うディジット線がイオン注入の際のマスクとして作用し
て、該素子分離領域へイオンが注入されることを防止す
るので、素子分離領域への不純物領域の回り込みを回避
することが出来る。
製造された半導体記憶装置では、レジスト膜と下地との
間でマス合わせにずれが生じても、素子分離領域上を覆
うディジット線がイオン注入の際のマスクとして作用し
て、該素子分離領域へイオンが注入されることを防止す
るので、素子分離領域への不純物領域の回り込みを回避
することが出来る。
【００１５】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図１は本発明の第１の実施例の半導体記憶
装置を成すマスクＲＯＭの模式的平面図、図２（ａ）〜
（ｄ）は夫々、その製造方法を説明するための、図１の
I−I線に沿う工程段階毎の断面図である。なお、図１に
示したマスクＲＯＭは、図２（ｃ）に示した工程段階に
おける平面図である。
て説明する。図１は本発明の第１の実施例の半導体記憶
装置を成すマスクＲＯＭの模式的平面図、図２（ａ）〜
（ｄ）は夫々、その製造方法を説明するための、図１の
I−I線に沿う工程段階毎の断面図である。なお、図１に
示したマスクＲＯＭは、図２（ｃ）に示した工程段階に
おける平面図である。
【００１６】図１に示すように、本実施例のマスクＲＯ
Ｍでは、メモリセルを分離するための多数のフィールド
酸化膜２が図面上で上下方向に延びて左右方向に多数配
列され、このフィールド酸化膜２の延長方向に対して直
交方向に延びる多数のゲート電極４が上下方向に多数配
列される。各ゲート電極４は、左右方向に１列に並んで
配置された複数のメモリセルトランジスタの夫々のゲー
トを構成する。コンタクト部６は、Ｈ型セルの拡散層に
１つが設けられ、フィールド酸化膜２の区画により形成
されるＨ型拡散層の周期をほぼ半周期分ずらすような位
置に形成されるディジット線１４を、対応するＨ型セル
の拡散層と接続する。ディジット線１４はＨ型をなし、
このＨ型ディジット線１４は、フィールド酸化膜２の幅
よりも僅かに広く形成され、且つフィールド酸化膜２を
覆うように配置される。この実施例のマスクＲＯＭは以
下のように製造される。
Ｍでは、メモリセルを分離するための多数のフィールド
酸化膜２が図面上で上下方向に延びて左右方向に多数配
列され、このフィールド酸化膜２の延長方向に対して直
交方向に延びる多数のゲート電極４が上下方向に多数配
列される。各ゲート電極４は、左右方向に１列に並んで
配置された複数のメモリセルトランジスタの夫々のゲー
トを構成する。コンタクト部６は、Ｈ型セルの拡散層に
１つが設けられ、フィールド酸化膜２の区画により形成
されるＨ型拡散層の周期をほぼ半周期分ずらすような位
置に形成されるディジット線１４を、対応するＨ型セル
の拡散層と接続する。ディジット線１４はＨ型をなし、
このＨ型ディジット線１４は、フィールド酸化膜２の幅
よりも僅かに広く形成され、且つフィールド酸化膜２を
覆うように配置される。この実施例のマスクＲＯＭは以
下のように製造される。
【００１７】まず、図２（ａ）に示すように、Ｐ型シリ
コン基板１上に選択酸化法を用いてフィールド酸化膜２
を幅０．４〜１．０μｍ、厚さ０．２５〜０．４μｍに
形成する。次いで、フィールド酸化膜２により分離され
た拡散層（幅０．５〜１．０μｍ）上にゲート酸化膜３
を厚さ１０〜３０ｎｍに形成し、その上にゲート電極４
を厚さ０．２〜０．４μｍ程度形成する。このゲート電
極の構造としては、多結晶シリコン膜の単層でもよく、
或いは、タングステンシリサイド膜と多結晶シリコン膜
との２層構造でも構わない。
コン基板１上に選択酸化法を用いてフィールド酸化膜２
を幅０．４〜１．０μｍ、厚さ０．２５〜０．４μｍに
形成する。次いで、フィールド酸化膜２により分離され
た拡散層（幅０．５〜１．０μｍ）上にゲート酸化膜３
を厚さ１０〜３０ｎｍに形成し、その上にゲート電極４
を厚さ０．２〜０．４μｍ程度形成する。このゲート電
極の構造としては、多結晶シリコン膜の単層でもよく、
或いは、タングステンシリサイド膜と多結晶シリコン膜
との２層構造でも構わない。
【００１８】次に、図２（ｂ）に示すように、基板上部
の全面を厚さ０．６〜０．８μｍ程度の層間絶縁膜５、
例えばＢＰＳＧ膜で覆う。その後、Ｈ型ディジット線１
４を、例えばアルミなどを用いて厚さ０．８〜１．１μ
ｍに形成する。この際、重要な点は、拡散層のＨ型の周
期を半周期分ずらすようにＨ型ディジット線１４を配置
し、Ｈ型ディジット線によりフィールド酸化膜２上を完
全に覆うことである。Ｈ型ディジット線１４の配線幅と
しては、フィールド酸化膜２の幅と、フィールド酸化膜
２とＨ型ディジット線１４とのマスク合わせずれ分とを
加えた幅に選定する。
の全面を厚さ０．６〜０．８μｍ程度の層間絶縁膜５、
例えばＢＰＳＧ膜で覆う。その後、Ｈ型ディジット線１
４を、例えばアルミなどを用いて厚さ０．８〜１．１μ
ｍに形成する。この際、重要な点は、拡散層のＨ型の周
期を半周期分ずらすようにＨ型ディジット線１４を配置
し、Ｈ型ディジット線によりフィールド酸化膜２上を完
全に覆うことである。Ｈ型ディジット線１４の配線幅と
しては、フィールド酸化膜２の幅と、フィールド酸化膜
２とＨ型ディジット線１４とのマスク合わせずれ分とを
加えた幅に選定する。
【００１９】引き続き、図２（ｃ）に示すように、全面
にフォトレジスト膜８を形成し、情報”ＯＮ”を書き込
むべきメモリセルトランジスタの真上にのみ、フォトレ
ジスト膜８に開口部９を設ける。開口部９は、ディジッ
ト線１４の間隙中心に中心を有し、開口部９の両端が夫
々Ｈ型ディジット線１４にかかるような幅を有する。そ
の後、ｎ型不純物、例えばリン（31Ｐ+ ）を５００ｋｅ
Ｖ〜１．２ＭｅＶの加速エネルギーで、且つ、２〜４Ｅ
13cm-2のドース量でイオン注入する。このイオン注入
は、層間絶縁膜５、ゲート電極４及びゲート酸化膜３を
貫いてＰ型シリコン基板１に到達し、ｎ型不純物領域１
０を形成する。このイオン注入により、メモリセルトラ
ンジスタがエンハンス型ＭＯＳトランジスタからディプ
リーション型ＭＯＳトランジスタに変わる。
にフォトレジスト膜８を形成し、情報”ＯＮ”を書き込
むべきメモリセルトランジスタの真上にのみ、フォトレ
ジスト膜８に開口部９を設ける。開口部９は、ディジッ
ト線１４の間隙中心に中心を有し、開口部９の両端が夫
々Ｈ型ディジット線１４にかかるような幅を有する。そ
の後、ｎ型不純物、例えばリン（31Ｐ+ ）を５００ｋｅ
Ｖ〜１．２ＭｅＶの加速エネルギーで、且つ、２〜４Ｅ
13cm-2のドース量でイオン注入する。このイオン注入
は、層間絶縁膜５、ゲート電極４及びゲート酸化膜３を
貫いてＰ型シリコン基板１に到達し、ｎ型不純物領域１
０を形成する。このイオン注入により、メモリセルトラ
ンジスタがエンハンス型ＭＯＳトランジスタからディプ
リーション型ＭＯＳトランジスタに変わる。
【００２０】図３に示すように、上記イオン注入におい
て、フィールド酸化膜２と開口部９との間でマスク合わ
せずれ１２が生じた場合には、レジスト膜８の代りにＨ
型ディジット線１４がイオン注入のためのマスクとな
る。このため、フィールド酸化膜２の下へのｎ型不純物
の突き抜けが防止され、相互に隣接するセル群間に形成
される寄生ＭＯＳトランジスタでのリーク電流が回避さ
れる。次いで、図２（ｄ）に示すように、フォトレジス
ト膜８を除去した後に、パッシベーション膜１１、例え
ば膜厚が０．５〜０．８μｍのＰＳＧ膜を、基板上部の
全面に堆積することにより、本実施例のＮＡＮＤ型マス
クＲＯＭが完成する。
て、フィールド酸化膜２と開口部９との間でマスク合わ
せずれ１２が生じた場合には、レジスト膜８の代りにＨ
型ディジット線１４がイオン注入のためのマスクとな
る。このため、フィールド酸化膜２の下へのｎ型不純物
の突き抜けが防止され、相互に隣接するセル群間に形成
される寄生ＭＯＳトランジスタでのリーク電流が回避さ
れる。次いで、図２（ｄ）に示すように、フォトレジス
ト膜８を除去した後に、パッシベーション膜１１、例え
ば膜厚が０．５〜０．８μｍのＰＳＧ膜を、基板上部の
全面に堆積することにより、本実施例のＮＡＮＤ型マス
クＲＯＭが完成する。
【００２１】図４は、本発明の第２の実施例のマスクＲ
ＯＭを示し、図２（ｃ）に示した工程段階に対応する模
式的平面図である。本実施例のマスクＲＯＭにおける第
１の実施例との相違点は、ディジット線１５の平面形状
が梯子型に形成されたことである。この梯子型ディジッ
ト線１５は、全体として略長方形状を成す例えばＡl膜
からなり、その長方形内に多数の孔が１列に配列された
構造を有する。各孔は、分離酸化膜で分離されたメモリ
セルトランジスタの拡散層の幅よりも狭い幅を有し、各
メモリセルトランジスタのゲートの真上に形成されてい
る。
ＯＭを示し、図２（ｃ）に示した工程段階に対応する模
式的平面図である。本実施例のマスクＲＯＭにおける第
１の実施例との相違点は、ディジット線１５の平面形状
が梯子型に形成されたことである。この梯子型ディジッ
ト線１５は、全体として略長方形状を成す例えばＡl膜
からなり、その長方形内に多数の孔が１列に配列された
構造を有する。各孔は、分離酸化膜で分離されたメモリ
セルトランジスタの拡散層の幅よりも狭い幅を有し、各
メモリセルトランジスタのゲートの真上に形成されてい
る。
【００２２】情報書込みのためのフォトレジスト膜の開
口部９は、梯子型ディジット線１５の孔の位置に形成さ
れ、先の実施例と同様にイオン注入が行なわれる。本実
施例では、第１の実施例と同様にマスク合わせでずれが
生じてもディジット線がマスクとなる効果を有すると共
に、メモリセルトランジスタのゲートの真上にのみディ
ジット線のパターンを開孔しているため、第１の実施例
におけるＨ型ディジット線１４に比して、ディジット線
の配線抵抗を小さくすることが出来る。
口部９は、梯子型ディジット線１５の孔の位置に形成さ
れ、先の実施例と同様にイオン注入が行なわれる。本実
施例では、第１の実施例と同様にマスク合わせでずれが
生じてもディジット線がマスクとなる効果を有すると共
に、メモリセルトランジスタのゲートの真上にのみディ
ジット線のパターンを開孔しているため、第１の実施例
におけるＨ型ディジット線１４に比して、ディジット線
の配線抵抗を小さくすることが出来る。
【００２３】なお、上記各実施例では、情報”ＯＮ”を
書き込むべきセルトランジスタのゲート電極の真上にの
み開口部９を設ける例を示したが、逆に情報”ＯＮ”を
書き込まないセルトランジスタのゲート電極の真上のみ
をレジスト膜８を用いて覆うことも可能である。この際
レジストパターンは島状に形成されても良い。
書き込むべきセルトランジスタのゲート電極の真上にの
み開口部９を設ける例を示したが、逆に情報”ＯＮ”を
書き込まないセルトランジスタのゲート電極の真上のみ
をレジスト膜８を用いて覆うことも可能である。この際
レジストパターンは島状に形成されても良い。
【００２４】以上の各実施例では、分離酸化膜の上部に
配置され、且つ各ＭＯＳトランジスタのゲートの真上に
配置されないディジット線を採用することにより、情報
書込みためのマスクにおけるマスク合わせずれによるフ
ィールド酸化膜下へのｎ型不純物（リンなど）の透過及
びその後の拡散による回り込みをディジット線で阻止す
る。このため、分離酸化膜下の寄生ＭＯＳトランジスタ
におけるリーク電流の発生を防ぎ、製品の歩留りが向上
する。また、Ｈ型セルをそのまま利用できるので、コン
タクト数が少なくて済み、高集積化が可能となる。
配置され、且つ各ＭＯＳトランジスタのゲートの真上に
配置されないディジット線を採用することにより、情報
書込みためのマスクにおけるマスク合わせずれによるフ
ィールド酸化膜下へのｎ型不純物（リンなど）の透過及
びその後の拡散による回り込みをディジット線で阻止す
る。このため、分離酸化膜下の寄生ＭＯＳトランジスタ
におけるリーク電流の発生を防ぎ、製品の歩留りが向上
する。また、Ｈ型セルをそのまま利用できるので、コン
タクト数が少なくて済み、高集積化が可能となる。
【００２５】
【発明の効果】以上説明したように、本発明の半導体装
置及び本発明方法により製造された半導体装置による
と、情報書込みのためのイオン注入で使用されるマスク
とその下地との間でマスク合わせずれが生じても、ディ
ジット線がマスクの役割を果たすため、不純物の回り込
みによるメモリセル間でのリーク電流が回避できること
から、本発明は、半導体記憶装置のメモリセルの性能を
維持しつつ、マスク合わせのマージンを減らすことで高
集積化を可能とした顕著な効果を奏する。
置及び本発明方法により製造された半導体装置による
と、情報書込みのためのイオン注入で使用されるマスク
とその下地との間でマスク合わせずれが生じても、ディ
ジット線がマスクの役割を果たすため、不純物の回り込
みによるメモリセル間でのリーク電流が回避できること
から、本発明は、半導体記憶装置のメモリセルの性能を
維持しつつ、マスク合わせのマージンを減らすことで高
集積化を可能とした顕著な効果を奏する。
【図１】本発明の第１の実施例の半導体記憶装置を成す
マスクＲＯＭの１工程段階の模式的平面図。
マスクＲＯＭの１工程段階の模式的平面図。
【図２】本発明の一実施例の半導体装置の製造方法を示
す工程段階毎の図で、図１のI−I線に沿う断面図。
す工程段階毎の図で、図１のI−I線に沿う断面図。
【図３】図１の実施例における情報書き込み工程での効
果を説明するための図で、図１のI−I線に沿う断面図。
果を説明するための図で、図１のI−I線に沿う断面図。
【図４】本発明の第２の実施例の半導体記憶装置の模式
的平面図。
的平面図。
【図５】従来の半導体記憶装置の模式的平面図。
【図６】従来の半導体記憶装置の製造方法を示す工程段
階毎の図で、図５のII−II線に沿う断面図。
階毎の図で、図５のII−II線に沿う断面図。
【図７】従来の半導体記憶装置の情報書き込み工程にお
いて、マスク合わせずれによる影響を説明するための、
図５のII−II線に沿う断面図。
いて、マスク合わせずれによる影響を説明するための、
図５のII−II線に沿う断面図。
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ 層間絶縁膜 ６ コンタクト部 ７ ディジット線 ８ フォトレジスト膜 ９ 開口部 １０ ｎ型不純物領域 １１ パッシベーション膜 １２ マスク合わせずれ分 １３ ｎ型不純物領域のフィールド酸化膜下への回り込
み １４ Ｈ型ディジット線 １５ 梯子型ディジット線
み １４ Ｈ型ディジット線 １５ 梯子型ディジット線
Claims (4)
- 【請求項１】 夫々が複数個のメモリセルトランジスタ
から成る複数のメモリセル群が集合してセルブロックを
形成し、該セルブロックが集合してメモリセルアレイを
構成する半導体記憶装置において、 前記メモリセル群が夫々半導体基板内で直列接続された
複数のＭＯＳトランジスタから成り、該メモリセル群の
４つが１つのコンタクトを中心にＨ型に配置されてＨ型
セルブロックを形成するマスクＲＯＭとして構成される
と共に、 前記メモリセル群間を分離する素子分離領域上を少なく
とも覆い、かつ該分離酸化膜により分離されたメモリセ
ル群の前記各メモリセルトランジスタのゲートの少なく
とも一部を覆わないように配置されたディジット線を有
することを特徴とする半導体記憶装置。 - 【請求項２】 前記ディジット線がＨ型形状に形成され
る、請求項１に記載の半導体記憶装置。 - 【請求項３】 前記ディジット線が梯子型形状に形成さ
れる、請求項１に記載の半導体記憶装置。 - 【請求項４】 半導体基板内で複数個のＭＯＳトランジ
スタセルが直列接続されて成るメモリセル群を備え、該
メモリセル群の４つが１つのコンタクトホールの回りに
Ｈ型に配置されてブロックを形成し、該ブロックが集合
してメモリセルアレイを構成するＲＯＭから成る半導体
記憶装置を製造する方法において、 前記メモリセル群相互を分離する素子分離領域を形成す
る工程と、 前記素子分離領域の延長方向と直交方向に並ぶ複数のＭ
ＯＳトランジスタセルの夫々のゲートを構成するゲート
電極を形成する工程と、 前記素子分離領域及びゲート電極の表面を含む全面を絶
縁膜で覆う工程と、 前記絶縁膜上に形成され、対応する前記ブロックのメモ
リセル群に前記コンタクトホールを介して接続されると
共に、前記素子分離領域上を少なくとも覆い、かつ、前
記各ＭＯＳトランジスタセルのゲートの少なくとも一部
は覆わないディジット線を形成する工程と、 前記ディジット線上にレジスト膜を形成する工程と、 情報を書き込むべき前記ＭＯＳトランジスタセルの前記
ゲートに対応して前記レジスト膜に開口を形成する工程
とを有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5327202A JP2643815B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体記憶装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5327202A JP2643815B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183404A JPH07183404A (ja) | 1995-07-21 |
| JP2643815B2 true JP2643815B2 (ja) | 1997-08-20 |
Family
ID=18196461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5327202A Expired - Fee Related JP2643815B2 (ja) | 1993-12-24 | 1993-12-24 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2643815B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2900889B2 (ja) * | 1996-08-08 | 1999-06-02 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| KR100504191B1 (ko) * | 1998-10-29 | 2005-09-26 | 매그나칩 반도체 유한회사 | 고집적 마스크롬의 단위셀구조_ |
| JP5017442B2 (ja) * | 2010-10-29 | 2012-09-05 | 株式会社東芝 | 半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05275655A (ja) * | 1992-03-27 | 1993-10-22 | Sony Corp | イオン注入プログラム方式の並列型マスクｒｏｍ |
-
1993
- 1993-12-24 JP JP5327202A patent/JP2643815B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07183404A (ja) | 1995-07-21 |
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