JP3845238B2 - 半導体装置の製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関する。更に詳しくは、本発明は、ＣＭＯＳ構造を有する半導体装置の製造方法に関し、特にマスク枚数の低減や工程の簡略化を図った低コストの製造方法に関するものである。
【０００２】
【従来の技術】
ＣＭＯＳ型半導体装置はその低消費電力性からＭＯＳ型集積回路の主流となっている。また、現在ではｎ型ＭＯＳトランジスタ領域とｐ型ＭＯＳトランジス領域の基板のイオン濃度を最適化できるツィンウェル構造が通常使われている。この構造を得るための製造工程では、各導電型トランジスタ形成工程のそれぞれでウェル形成工程、しきい値電圧制御工程、ソース／ドレイン形成工程が必要で、工程が長いといった問題があった。
【０００３】
このため、特開平７−２２１０４１号公報及び特開平８−４６０５８号公報には、ＣＭＯＳ型半導体装置の形成時に、ウェル領域形成用のマスクと、ウェル領域とは異なる導電型の高濃度注入が必要なソース／ドレイン領域形成用のマスクとを共用することで、工程削減を図る方法が記載されている。このような簡略手法を適用する上で、キーとなるのがウェル領域と同じ導電型の高濃度でのイオンの注入が必要なウェルコンタクト領域を形成する方法である。
【０００４】
特開平７−２２１０４１号公報では、このウェルコンタクト領域の形成方法として次の方法が記載されている。まず、ソース／ドレイン領域形成用の開口部とウェルコンタクト領域形成用のアスペクト比の大きな小開口部を有するマスクを形成する。ウェル領域形成のためのイオン注入はこの小開口部に注入されない角度の斜めイオン注入を用いて行う。ウェルコンタクト領域は、異なる導電型のウェル領域形成用のイオンを注入せずに、高濃度のイオンだけを注入することにより形成される。
【０００５】
この公報の半導体装置の概略平面図を図２１に示す。図中、４はゲート電極、６はＰ^-ウェル領域、７はＮ⁺ソース／ドレイン領域、９はＮ^-ウェル領域、１０はＰ⁺ソース／ドレイン領域、２０はＮウェルコンタクト領域、２１はＰウェルコンタクト領域、１００及び１０１は密集コンタクト部をそれぞれ意味している。また、図中、実線はロコス素子分離領域の境界、点線はＰ ^-ウェル領域形成用マスクパターンの境界、太線はＮ ^-ウェル領域形成用マスクパターンの境界をそれぞれ意味している。なお、図２１のＥ−Ｅ′断面図は、上記公報の図１〜図３に対応している。
【０００６】
また、特開平８−４６０５８号公報には、ウェルコンタクトを高濃度注入された基板でとらずに、ロコス素子分離領域の下のチャネルストップ層でコンタクトをとる方法が記載されている。
【０００７】
【発明が解決しようとする課題】
しかし、特開平７−２２１０４１号公報に示されている斜めイオン注入を利用した方法の場合、斜め注入は処理能力が低いため、スループットが低くなるという問題がある。また、ウェル領域形成用のイオンを斜に基板に注入するため、ある一定以上の開口領域が必要であり、回路レイアウトの自由度や微細化が制限されるといった問題もある。
【０００８】
また、特開平８−４６０５８号公報では、ロコス素子分離領域にコンタクト穴を開ける必要があり、コンタクトのエッチングを通常プロセスよりオーバーに行わなければならない。そのため、ロコス素子分離領域の薄い箇所では基板の掘れが大きくなり、シャロージャンクションを用いる微細プロセスでは接合リークが生じるといった問題がある。
【０００９】
【課題を解決するための手段】
かくして本発明によれば、（ｉ）第１導電型ソース／ドレイン領域形成領域、第２導電型ソース／ドレイン領域形成領域、第１導電型基板コンタクト領域形成領域及び第２導電型ウェルコンタクト領域形成領域をそれぞれ区画するロコス素子分離領域を第１導電型の半導体基板上に形成した後、ゲート絶縁膜を介して各ソース／ドレイン領域形成領域にゲート電極を形成し、かつゲート電極の形成と同時に第２導電型ウェルコンタクト領域形成領域の外周にダミーゲート電極パターンを形成する工程と、
（ｉｉ）第２導電型ソース／ドレイン領域形成のための開口部と、第１導電型基板コンタクト領域を形成するためのマスク部と、第２導電型ウェルコンタクト領域形成のための開口部とを有するマスクパターンを形成する工程と、
（ｉｉｉ）上記マスクパターンを用いて、７度以下の垂直イオン注入により、ゲート電極及びロコス素子分離領域を透過しない条件で第２導電型ソース／ドレイン領域及び第２導電型ウェルコンタクト領域を、ゲート電極及びロコス素子分離領域を透過する条件で第１導電型基板コンタクト領域を形成する工程と、
（ｉｖ）第２導電型ウェル領域形成かつ第１導電型ソース／ドレイン領域形成のための開口部と、第２導電型ウェルコンタクト領域を覆うマスク部とダミーゲート電極上に開口部の端部を有するマスクパターンを形成する工程と、
（ｖ）上記マスクパターンを用いて、７度以下の垂直イオン注入により、ゲート電極及びロコス素子分離領域を透過しない条件で第１導電型ソース／ドレイン領域を、ゲート電極及びロコス素子分離領域を透過する条件で第２導電型ウェル領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法が提供される。
【００１０】
【発明の実施の形態】
以下、工程順に本発明を説明する。
まず、第１導電型ソース／ドレイン領域形成領域、第２導電型ソース／ドレイン領域形成領域、第１導電型基板コンタクト領域形成領域及び第２導電型ウェルコンタクト領域形成領域をそれぞれ区画するロコス素子分離領域を第１導電型の半導体基板上に形成した後、ゲート絶縁膜を介して各ソース／ドレイン領域形成領域にゲート電極を形成する（工程（ｉ））。
【００１１】
本発明に使用できる半導体基板は、特に限定されないが、通常シリコン基板が使用される。半導体基板は第１導電型を有している。第１導電型とは、ｎ型又はｐ型を意味する。ｎ型を与えるイオンとしてはＰイオン、Ａｓイオンが、ｐ型を与えるイオンとしてはＢイオン等が挙げられる。
【００１２】
また、ロコス素子分離領域は、通常のロコス法により形成することができる。ゲート絶縁膜には、シリコン酸化膜、シリコン窒化膜又はそれらの積層膜を使用することができる。ゲート電極は、アルミニウム、銅等の金属膜、シリコン膜、シリサイド膜等の当該分野で公知の膜からなる。これらゲート絶縁膜及びゲート電極は、公知の方法により形成することができる。
【００１３】
なお、第１導電型ソース／ドレイン領域形成領域、第２導電型ソース／ドレイン領域形成領域、第１導電型基板コンタクト領域形成領域及び第２導電型ウェルコンタクト領域形成領域は、所望の特性が得られるように適切な大きさで区画される。なお、これら領域は通常四角形であるが、この形状に限定されず、丸形、楕円形等の他の形状であってもよい。なお、第２導電型とは、第１導電型がｎ型のときｐ型を、ｐ型のときｎ型を意味する。
【００１４】
次に、第２導電型ソース／ドレイン領域形成のための開口部と、第１導電型基板コンタクト領域を形成するためのマスク部と、第２導電型ウェルコンタクト領域形成のための開口部とを有するマスクパターンを形成する（工程（ｉｉ））。
【００１５】
マスクパターンは、公知の方法により形成することができる。例えば、全面にフォトレジスト膜をその材料を塗布することにより形成した後、所定のマスクパターンにフォトレジスト膜が残存するように露光及び現像することで形成することができる。
【００１６】
ここで、第２導電型ソース／ドレイン領域形成のための開口部は、第２導電型ウェルコンタクト領域形成のための開口部及び第１導電型基板コンタクト領域を形成するためのマスク部より例えば２〜３倍以上大きい幅を有することが好ましい。
【００１７】
次いで、工程（ｉｉ）のマスクパターンを用いて、７度以下の垂直イオン注入により、第２導電型ソース／ドレイン領域及び第２導電型ウェルコンタクト高濃度領域を形成する（工程（ｉｉｉ））。
【００１８】
各領域の形成のためのイオン注入は、基板面に対する垂線から７度以下、好ましくは０〜７度の範囲内で行われる。各領域は一度に形成され、また形成のためのイオン注入条件は、ゲート電極及びロコス素子分離領域を透過しないエネルギーで行われる。具体的には、１０〜４０ＫｅＶのエネルギー、１×１０¹⁵〜５×１０¹⁵／ｃｍ^-2のドーズ量で行うことが好ましい。
【００１９】
更に、第２導電型ウェル領域形成かつ第１導電型ソース／ドレイン領域形成のための開口部と、第２導電型ウェルコンタクト領域形成のためのマスク部とを有するマスクパターンを形成する（工程（ｉｖ））。
【００２０】
上記マスクパターンを形成する方法は、工程（ｉｉ）のマスクパターンを形成する方法と同じである。
【００２１】
ここで、第２導電型ウェル領域形成かつ第１導電型ソース／ドレイン領域形成のための開口部は、第２導電型ウェルコンタクト領域形成のためのマスク部より例えば２〜３倍以上大きい幅を有することが好ましい。
【００２２】
次いで、工程（ｉｖ）のマスクパターンを用いて、７度以下の垂直イオン注入により、第２導電型ウェル領域及び第１導電型ソース／ドレイン領域を形成する（工程（ｖ））。
【００２３】
各領域の形成のためのイオン注入は、基板面に対する垂線から７度以下、好ましくは０〜７度の範囲内で行われる。
【００２４】
ここで、第１導電型ソース／ドレイン領域と第２導電型ウェル領域とは、別々のイオン注入により形成される。これら両イオン注入工程は、どちらを先に行ってもよい。
【００２５】
また、第１導電型ソース／ドレイン領域形成のためのイオン注入条件は、ゲート電極及びロコス素子分離領域を透過しないエネルギーで行われる。具体的には、１０〜４０ＫｅＶのエネルギー、１×１０¹⁵〜５×１０¹⁵／ｃｍ^-2のドーズ量で行うことが好ましい。
【００２６】
一方、第２導電型ウェル領域形成のためのイオン注入条件は、ゲート電極及びロコス素子分離領域を透過するエネルギーで行われる。具体的には、３００〜７００ＫｅＶのエネルギー、１０¹²〜１０¹³／ｃｍ^-2のドーズ量で行うことが好ましい。
【００２７】
上記工程により半導体装置を製造することができる。
【００２８】
本発明の半導体装置の製造方法では、斜め注入を使わず通常の注入で各領域を形成できるため、従来よりもスループットが向上する。更に、製造工程を簡略できるので、低コストのプロセスを実現できる。また、より微細なルールのプロセスにおいても、微小スペース部でウェル領域形成のためのイオンが注入されない問題は生じない。また、基板のオーバーエッチングにより接合リークが問題となることも少ない。上記から、本発明は微細プロセスほど有効である。
【００２９】
上記第２導電型ソース／ドレイン領域は第１導電型ウェル領域内に形成されていてもよい。この第１導電型ウェル領域は工程（ｉｉ）のマスクパターンを用いて、７度以下の垂直イオン注入により形成することができる。また、この場合、第１導電型基板コンタクト領域は第１導電型ウェルコンタクト領域となる。
【００３０】
本発明の半導体装置の製造方法では、基板と同じ導電型の第１導電型基板コンタクト領域あるいはウェルコンタクト領域は高濃度にイオン注入を行なわず、基板と異なる第２導電型ウェルコンタクト領域のみに高濃度にイオン注入を行なう。この注入は、斜め注入ではないため、高濃度に注入を行なったウェルコンタクト領域にも逆導電型のイオンが入るが、逆導電型のウェル領域形成のためのイオン注入の深くすること及び注入面積を最小として注入されるイオンの絶対量を少なくすれば、その影響を小さくすることができる。
【００３１】
更に基板と逆導電型のウェル領域とウェルコンタクト領域の高濃度領域を確実につなぐため、ウェルコンタクト領域は、１つ１つ単独に周囲４方向中少なくとも３方向にロコス素子分離領域を持たせることが好ましい。ロコス素子分離領域のない活性領域では基板表面の導電型が反転しており、ロコス素子分子領域がなければウェル領域と高濃度領域が離れてしまうこととなる。従って、ロコス素子分離領域を通してイオン注入してウェル領域を形成することで、注入深さが浅くなるので、表面近傍の濃度が高くすることができる。その結果、ウェル領域と高濃度領域が離れるのを防ぐことができる。
【００３２】
これは通常ウェルプロセスでもツィンウェルプロセスでも同様である。
【００３３】
また、工程（ｉｉｉ）において、第１導電型ウェル領域を形成するための注入深さを、工程（ｖ）において、第２導電型ウェル領域を形成するための注入深さより深くすることが好ましい。これにより、ウェルコンタクト領域に入る逆導電型のイオン注入の影響を極力小さくすることができる。
【００３４】
更に、工程（ｉｉｉ）における第１導電型ウェル領域を形成するための注入深さを、工程（ｖ）における第２導電型ウェル領域を形成するための注入深さより深くしてもよい。前者の注入深さは、後者の注入深さに対して、１．２倍以上深いことが好ましい。
【００３５】
また、第２導電型ウェルコンタクト領域内に２又は３個以上の複数の第１ウェルコンタクト部が形成されていてもよく、第１導電型基板又はウェルコンタクト領域内に２又は３個以上の複数の第２ウェルコンタクト部が形成されていてもよい。この場合、、第１導電型基板又はウェルコンタクト領域及び第２導電型ウェルコンタクト領域がロコス素子分離領域で区画されていることが好ましい。これにより、従来の半導体装置より面積を小さくすることができる。
【００３６】
更に、ロコス素子分離領域で区画され、かつ第２導電型ウェル領域の端部に位置する第２導電型ウェルコンタクト領域を形成してもよい。この領域は、工程（ｉｉ）と（ｉｖ）において第２導電型ウェル領域の端部側に境界のないマスクパターンを用いて形成することができる。
【００３７】
また、工程（ｉ）において、ゲート電極と同時に第２導電型ウェルコンタクト領域形成領域の外周にダミーゲート電極パターンを形成し、工程（ｉｖ）において、マスクパターンがダミーゲート電極パターン上にも開口部を有し、工程（ｖ）において、上記マスクパターンを用いて第２導電型ウェルコンタクト領域形成のための注入を行ってもよい。この工程により、他の領域より浅いウェル領域を形成することができる。
【００３８】
更に、ゲート電極を２層構造とし、下層のゲート電極を上記ダミーゲート電極パターンと同様に用いてもよい。これにより、ゲート電極下に適切な表面濃度のイオン領域を形成することができる。なお、ゲート電極を２層構造とすることで、フラッシュ（不揮発性）メモリーを製造することも可能である。
【００３９】
【実施例】
以下、本発明を実施例に基づいて詳述する。なお、これらの実施例によって本発明は限定を受けるものではない。
（実施例１）
図１及び図２に本発明の半導体装置の製造方法の概略工程断面図を示す。この実施例では、Ｐ型の半導体基板を用いたＣＭＯＳ半導体装置の製造工程の一例を説明する。
【００４０】
図中左から、ＮＭＯＳトランジスタ領域、Ｐウェルコンタクト領域、ＰＭＯＳトランジスタ領域、Ｎウェルコンタクト領域を示す。図３は、得られるＣＭＯＳ半導体装置の概略平面図である。図１と２は図３のＤ−Ｄ’での製造工程断面図である。また、図４〜６は特にウェルコンタクト領域のみの製造工程を説明するための図であり、図４〜６は図３のＡ−Ａ’での製造工程断面図である。図中左（Ａ側）からＮ^-ウェル領域の中央部のウェルコンタクト領域、Ｎ^-ウェル領域端部のウェルコンタクト領域、Ｐ^-ウェル領域の中央部のウェルコンタクト領域、Ｐ^-ウェル領域端部のウェルコンタクト領域を示す。
【００４１】
この装置の製造方法を、工程順に説明する。
【００４２】
まず、図１、図４に示すように公知のロコス素子分離領域形成工程により、半導体基板１上に膜厚４００ｎｍのロコス素子分離領域２を形成する。次に膜厚１０ｎｍのシリコン酸化膜からなるゲート絶縁膜３を介してゲート電極４を形成する。この後、Ｐ^-ウェル領域、Ｎ⁺ソース／ドレイン領域及びＮウェルコンタクト領域形成のための注入を同時に行うために使用されるレジストマスクパターン５をフォトリソグラフィにより形成する。
【００４３】
更に、Ｎウェルコンタクト領域（図３の密集コンタクト領域１００）に形成された複数の第１ウェルコンタクト部２００、２０２、２０３と、Ｐウェルコンタクト領域（図３の密集コンタクト領域１０１）に形成された複数の第２ウェルコンタクト部２０１、２０４、２０５とを備える。
【００４４】
前記第１ウェルコンタクト部２００の周囲４方向中２方向の境界及び前記第２ウェルコンタクト部２０１の周囲４方向中２方向の境界には、ロコス素子分離領域の境界とレジストマスクパターン５の境界が存在する。
【００４５】
前記第１ウェルコンタクト部２０２、２０３の周囲４方向中３方向の境界及び前記第２ウェルコンタクト部２０４、２０５の周囲４方向中３方向の境界には、ロコス素子分離領域の境界とレジストマスクパターン５の境界が存在する。
【００４６】
次にＰ^-ウェル領域形成のための注入、Ｎチャネルストップ注入、トランジスタのＶｔｈを合わせるためのチャネル注入、Ｎ⁺ソース／ドレイン領域及びＮウェルコンタクト領域形成のための注入を、注入角度０度〜７度で行なう。
【００４７】
注入条件は、Ｐ^-ウェル領域形成のための注入が、イオン種がＢ⁺イオン、エネルギーが４００ｋｅＶ、ドーズ量が１Ｅ１３ｃｍ^-2で、Ｎチャネルストップ注入が、イオン種がＢ⁺イオン、エネルギーが１８０ｋｅＶ、ドーズ量が１Ｅ１３ｃｍ^-2で、チャネル注入が、イオン種がＢ⁺イオン、エネルギーが２０ｋｅＶ、ドーズ量が１０¹²ｃｍ^-2台で、Ｎ⁺ソース／ドレイン領域及びＮウェルコンタクト領域形成のための注入が、イオン種がＡｓ⁺イオン、エネルギーが４０ｋｅＶ、ドーズ量が３Ｅ１５ｃｍ^-2である。
【００４８】
Ｎウェルコンタクト領域も開口しているので、高濃度Ｎ型イオン（以下、Ｎ ⁺ イオンと称する）、低濃度Ｐ型イオン（以下、Ｐ ^- イオンと称する）等がこの領域にも同様に入るが、図３に示すようにＰ^-ウェル領域形成のためのイオンが注入されるのは微小領域のみであり、Ｐ^-濃度は比較的低い。また、Ｐウェルコンタクト領域はマスクしているので、Ｎ⁺イオンは注入されない。また、図１、図３及び図４に示すように、Ｐウェルコンタクト領域でのＰ^-ウェル領域形成用のイオン注入等はロコス素子分離領域の境界の周囲４方向、３方向又は２方向からの拡散によるもののみであるが、それでもＰ^-濃度を比較的高くできる。
【００４９】
次に図２、図５に示すように、Ｎ^-ウェル領域及びＰ⁺ソース／ドレイン領域形成のための注入を同時に行うために使用されるレジストマスクパターン８をフォトリソグラフィにより形成する。
【００５０】
更に、前記第１ウェルコンタクト部２００の周囲４方向中２方向の境界には、前記ロコス素子分離領域の境界とレジストマスクパターン８の境界が存在する。
【００５１】
前記第１ウェルコンタクト部２０２、２０３の周囲４方向中３方向の境界には、前記ロコス素子分離領域の境界とレジストマスクパターン８の境界が存在する。
【００５２】
次にＮ^-ウェル領域形成のための注入、Ｐチャネルストップ注入、トランジスタのＶｔｈを合わせるためのチャネル注入、Ｐ⁺ソース／ドレイン領域形成のための注入を、注入角度０度〜７度で行なう。
【００５３】
注入条件は、Ｎ^-ウェル領域形成のための注入が、イオン種がＰイオン、エネルギーが６００ｋｅＶ、ドーズ量が１×１０¹³ｃｍ^-2で、Ｐチャネルストップ注入が、イオン種がＰイオン、エネルギーが３００ｋｅＶ、ドーズ量が１×１０¹³ｃｍ^-2で、チャネル注入が、イオン種がＢイオン、エネルギーが２０ｋｅＶ、ドーズ量が１０¹²ｃｍ^-2台で、Ｐ⁺ソース／ドレイン領域形成のための注入が、イオン種がＢＦ₂イオン、エネルギーが３０ｋｅＶ、ドーズ量が２×１０¹⁵ｃｍ^-2である。
【００５４】
Ｎウェルコンタクト領域及びＰウェルコンタクト領域は共にマスクしているので、Ｐ⁺イオンは注入されず、ＰＭＯＳトランジスタ領域のみに注入される。
【００５５】
また、図３に示すようにＮウェルコンタクト領域は周囲２方向以上がロコス素子分離領域越しにＮ^-ウェル領域形成のためのイオンが注入される構造になっているので、図５に示すようにＮウェルコンタクト領域のＮ⁺領域と周囲のＮ^-ウェル領域９は確実に接するようにできる。
【００５６】
次に、図６に示すように、公知の方法で、層間膜１１形成、コンタクトホール１２形成、金属配線１３形成、保護膜１４形成等をへて、半導体装置の前半工程（ウェハー工程）が完了する。
【００５７】
最後に、後半工程のアセンブリ工程を公知の方法により行って、半導体装置が完了する。
（実施例２）
図７、図８に本発明の半導体装置の製造方法の他の一例を示す。この実施例でも、Ｐ型の半導体基板を用いたＣＭＯＳ半導体装置の製造工程の一例を説明する。なお、実施例２ではＰ^-ウェル領域を形成しない通常ウェルのプロセスに本発明を適用した例である。図中左から、ＮＭＯＳトランジスタ領域、Ｐ基板コンタクト領域、ＰＭＯＳトランジスタ領域、Ｎウェルコンタクト領域を示す。この装置の製造方法を、工程順に説明する。
【００５８】
まず、図７に示すように公知のロコス素子分離領域形成工程により、半導体基板１上に膜厚４００ｎｍのロコス素子分離領域２を形成する。次に膜厚１０ｎｍのシリコン酸化膜からなるゲート絶縁膜３を介してゲート電極４を形成する。この後、Ｎ⁺ソース／ドレイン領域とＮウェルコンタクト領域を形成するためのＮ⁺イオンの注入を同時に行うために使用されるレジストマスクパターン５をフォトリソグラフィにより形成する。
【００５９】
次にＮチャネルストップ注入、トランジスタのＶｔｈを合わせるためのチャネル注入工程、Ｎ⁺ソース／ドレイン領域形成のための注入を注入角度０度〜７度で行なう。
【００６０】
注入条件は、Ｎチャネルストップ注入が、イオン種がＢ⁺イオン、エネルギーが１８０ｋｅＶ、ドーズ量が１Ｅ１３ｃｍ^-2で、チャネル注入が、イオン種がＢ⁺イオン、エネルギーが２０ｋｅＶ、ドーズ量が１０¹²ｃｍ^-2台で、Ｎ⁺ソース／ドレイン領域形成のための注入が、イオン種がＡｓ⁺イオン、エネルギーが４０ｋｅＶ、ドーズ量が３Ｅ１５ｃｍ^-2である。
【００６１】
ここでは、Ｎウェルコンタクト領域も開口しているので、Ｎ⁺イオン、Ｎチャネルストップ注入用のイオン等が同様に注入される。Ｐ基板コンタクト領域はマスクしているので、Ｎ⁺イオンは注入されない。
【００６２】
次に、図８に示すように、Ｎ^-ウェル領域及びＰ⁺ソース／ドレイン領域形成のための注入を同時に行うために使用されるレジストマスクパターン８をフォトリソグラフィにより形成する。
【００６３】
次にＮ−ウェル領域形成のための注入、Ｐチャネルストップ注入、トランジスタのＶｔｈを合わせるためのチャネル注入、Ｐ⁺ソース／ドレイン領域形成のための注入を注入角度０度〜７度で行なう。
【００６４】
Ｎウェルコンタクト領域及びＰ基板コンタクト領域は共にマスクしているので、Ｐ⁺イオンは注入されず、ＰＭＯＳトランジスタ領域のみに注入される。
【００６５】
なお、レジストマスクパターン５及び８は、密集コンタクト領域（図示せず）において、実施例１と同様のパターンを有している。
【００６６】
次に、公知の方法で、層間膜形成、コンタクトホール形成、メタル配線形成、保護膜形成等をへて、半導体装置の前半工程（ウェハー工程）が完了する。
【００６７】
最後に、公知の方法で後半工程のアセンブリ工程を行って、半導体装置が完了する。
（実施例３）
図９〜１２は、実施例１の変形例であり、図３〜６に対応している。図１０〜１２は、特にウェルコンタクト領域のみに関して説明した図である。なお、図９は平面図、図１０〜１２は図９のＢ−Ｂ’での製造工程の概略断面図である。図中左（Ｂ側）からＮ^-ウェル領域の中央部のウェルコンタクト領域、Ｎ^-ウェル領域端部のウェルコンタクト領域、Ｐ^-ウェル領域の中央部のウェルコンタクト領域、Ｐ^-ウェル領域端部のウェルコンタクト領域を示す。
【００６８】
この装置の製造方法を、工程順に説明する。
【００６９】
まず、図１０に示すように公知のロコス素子分離領域形成工程により、半導体基板１上に膜厚４００ｎｍのロコス素子分離領域２を形成する。次に膜厚１０ｎｍのシリコン酸化膜からなるゲート絶縁膜３を介してゲート電極４を形成する。
【００７０】
このゲート電極４ａの形成と同時に、図９に示すようにＮウェルコンタクト領域の周囲をダミーゲート電極４ａで囲むようにする。図には示してないが、ロコス素子分離領域上を連続してダミーゲート電極パターン４ａで覆ってもよい。
【００７１】
次に、Ｐ^-ウェル領域及びＮ⁺ソース／ドレイン領域形成のための注入を同時に行うためのレジストマスクパターン５をフォトリソグラフィにより形成する。更にＰ^-ウェル領域形成のための注入、Ｎチャネルストップ注入、トランジスタのＶｔｈを合わせるためのチャネル注入、Ｎ⁺ソース／ドレイン領域形成のための注入を注入角度０度〜７度で行なう。注入条件は、Ｐ^-ウェル領域形成のための注入が、イオン種がＢ⁺イオン、エネルギーが４００ｋｅＶ、ドーズ量が１Ｅ１３ｃｍ^-2で、Ｎチャネルストップ注入が、イオン種がＢ⁺イオン、エネルギーが１８０ｋｅＶ、ドーズ量が１Ｅ１３ｃｍ^-2で、チャネル注入が、イオン種がＢ⁺イオン。エネルギーが２０ｋｅＶ、ドーズ量が１０¹²ｃｍ^-2台で、Ｎ⁺ソース／ドレイン領域形成のための注入が、イオン種がＡｓ⁺イオン、エネルギーが４０ｋｅＶ、ドーズ量が３Ｅ１５ｃｍ^-2である。
【００７２】
Ｎウェルコンタクト領域も開口しているので、Ｎ⁺イオン、Ｐ^-ウェル領域形成用のイオン等が同様に注入される。しかし、図９に示すようにＰ^-ウェル領域形成用のイオンが注入されるのは微小領域のみであり、Ｐ^-濃度を比較的低くすることができる。また、Ｐウェルコンタクト領域はマスクしているので、Ｎ⁺イオンは注入されず、Ｐ^-ウェル領域形成用のイオン注入等は周囲４方向もしくは３方向からの拡散によるもののみであるが、それでもＰ^-濃度を比較的高くできる。
【００７３】
次に図１１に示すように、Ｎ^-ウェル領域及びＰ⁺ソース／ドレイン領域形成のための注入を同時に行うためのレジストマスクパターン８をフォトリソグラフィにより形成する。次にＮ^-ウェル領域形成のための注入、Ｐチャネルストップ注入、トランジスタのＶｔｈを合わせるためのチャネル注入、Ｐ⁺ソース／ドレイン領域形成のための注入を注入角度０度〜７度で行なう。
【００７４】
Ｎウェルコンタクト領域及びＰウェルコンタクト領域は共にマスクしているので、Ｐ⁺イオンは注入されず、ＰＭＯＳトランジスタ領域のみに注入される。
【００７５】
ここで、先ほどダミーゲート電極パターン４ａを配置したＮウェルコンタクト領域の周囲では、イオンがダミーゲート電極パターンを通して注入されるので基板内に注入されるイオンの深さが浅く、表面での濃度を比較的高く設定できる。よって、Ｎウェルコンタクト領域のＮ⁺領域７と周囲のＮ^-ウェル領域９は更に低抵抗に接続することができる。
【００７６】
なお、レジストマスクパターン５及び８は、密集コンタクト領域１００及び１０１において、実施例１と同様のパターンを有している。
【００７７】
次に、図１２に示すように層間膜１１形成、コンタクトホール１２形成、金属配線１３形成、保護膜１４形成等をへて、半導体装置の前半工程（ウェハー工程）が完了する。
【００７８】
最後に、公知の方法で、後半工程のアセンブリ工程を行って、半導体装置が完了する。
（実施例４）
この実施例は、ゲート電極を２層構造とし、下層のゲート電極を注入プロファイル制御のためのダミーとして兼用した例である。
【００７９】
図１３〜１６は、実施例３の図９〜１２にそれぞれ対応した図である。特に、図１４〜１６は、ウェルコンタクト領域のみに関して説明した図である。図１３は平面図、図１４〜１６は図１３のＣ−Ｃ’での製造工程断面図である。図中左（Ｃ側）からＮ^-ウェル領域の中央部のウェルコンタクト領域、Ｎ^-ウェル領域端部のウェルコンタクト領域、Ｐ^-ウェル領域の中央部のウェルコンタクト領域、Ｐ^-ウェル領域端部のウェルコンタクト領域を示す。
【００８０】
この装置の製造方法を、工程順に説明する。
【００８１】
まず、図１４に示すように公知のロコス素子分離領域形成工程により、半導体基板１上に膜厚４００ｎｍのロコス素子分離領域２を形成する。次に膜厚１０ｎｍのシリコン酸化膜からなるゲート絶縁膜３を介して、ゲート電極の下層１５を形成する。この下層１５の形成と同時に、図１３に示すようにＮウェルコンタクト領域の周囲をダミーゲート電極パターン１５ａで囲むようにすると共に、Ｐウェルコンタクト領域もダミーゲート電極パターン１５ａで覆う。このときロコス素子分離領域上を連続してダミーゲート電極パターン１５ａで覆ってもよい。
【００８２】
次に、Ｐ^-ウェル領域及びＮ⁺ソース／ドレイン領域形成のための注入を同時に行うためのレジストマスクパターン１６をフォトリソグラフィにより形成する。Ｐウェルコンタクト領域はダミーゲート電極パターン１５ａで覆っているので、レジストパターン１６を残さなくてよい。
【００８３】
更にＰ^-ウェル領域形成のための注入、Ｎチャネルストップ注入、トランジスタのＶｔｈを合わせるためのチャネル注入、Ｎ⁺ソース／ドレイン領域形成のための注入を注入角度０度〜７度で行なう。注入条件は、Ｐ^-ウェル領域形成のための注入が、イオン種がＢ⁺イオン、エネルギーが４００ｋｅＶ、ドーズ量が１Ｅ１３ｃｍ^-2で、Ｎチャネルストップ注入が、イオン種がＢ⁺イオン、エネルギーが１８０ｋｅＶ、ドーズ量が１Ｅ１３ｃｍ^-2で、チャネル注入が、イオン種がＢ⁺イオン、エネルギーが２０ｋｅＶ、ドーズ量が１０¹²ｃｍ^-2台で、Ｎ⁺ソース／ドレイン領域形成のための注入が、イオン種がＡｓ⁺イオン、エネルギーが４０ｋｅＶ、ドーズ量が３Ｅ１５ｃｍ^-2である。
【００８４】
更に、Ｎウェルコンタクト領域（図３の密集コンタクト領域１００）に形成された複数の第１ウェルコンタクト部２００、２０２、２０３と、Ｐウェルコンタクト領域（図３の密集コンタクト領域１０１）に形成された複数の第２ウェルコンタクト部２０１、２０４、２０５とを備える。
【００８５】
前記第１ウェルコンタクト部２００の周囲４方向中２方向の境界及び前記第２ウェルコンタクト部２０１の周囲４方向中２方向の境界には、ロコス素子分離領域の境界とレジストマスクパターン５の境界が存在する。
【００８６】
前記第１ウェルコンタクト部２０２、２０３の周囲４方向中３方向の境界及び前記第２ウェルコンタクト部２０４、２０５の周囲４方向中３方向の境界には、ロコス素子分離領域の境界とレジストマスクパターン５の境界が存在する。
【００８７】
Ｎウェルコンタクト領域も開口しているので、Ｎ⁺イオン、Ｐ^-ウェル領域形成用のイオン等が同様に注入されるが、図１３に示すようにＰ^-ウェル領域が形成用のイオンが注入されるのは微小領域のみであり、Ｐ^-濃度は比較的低い。また、Ｐウェルコンタクト領域は、図１４に示すように、ダミーゲート電極パターン１５ａで覆っているので、Ｎ⁺イオンは注入されず、Ｐ^-ウェル領域形成のための注入はダミーゲート電極パターン１５ａを通して注入される。よって、基板表面のＰ^-濃度を更に高く設定できる。よってＰウェルコンタクト領域の抵抗を更に下げることができる。
【００８８】
次に図１５に示すように、Ｎ^-ウェル領域及びＰ⁺ソース／ドレイン領域形成のための注入を同時に行うためのレジストマスクパターン１７をフォトリソグラフィにより形成する。
【００８９】
次にＮ^-ウェル領域形成のための注入、Ｐチャネルストップ注入、トランジスタのＶｔｈを合わせるためのチャネル注入、Ｐ⁺ソース／ドレイン領域形成のための注入を注入角度０度〜７度で行なう。Ｎウェルコンタクト領域及びＰウェルコンタクト領域は共にマスクしているので、Ｐ⁺イオンは注入されず、ＰＭＯＳトランジスタ領域のみに注入される。
【００９０】
ここで、先ほどダミーゲート電極パターン１５ａを配置したＮウェルコンタクト領域の周囲では、イオンがダミーゲート電極パターンを通して注入されるので、基板内に注入されるイオンの深さが浅く、表面での濃度を比較的高く設定できる。よって、Ｎウェルコンタクト領域のＮ⁺領域７と周囲のＮ^-ウェル領域９は更に低抵抗に接続することができる。
【００９１】
次に、図示してないが、上層のゲート電極形成のための材料層を堆積し、この材料層を下層と共に加工することで、ダミーゲート電極パターン１５ａは除去することができる。図１６にはダミーゲート電極パターン１５ａを除去した状態を示している。
【００９２】
次に、層間膜１１形成、コンタクトホール１２形成、金属配線１３形成、保護膜１４形成等をへて、半導体装置の前半工程（ウェハー工程）が完了する。
【００９３】
最後に、後半工程のアセンブリ工程を行って、半導体装置が完了する。
（実施例５）
この実施例は、フラッシュメモリーのようなゲート電極が２層構造のものについて、下層のゲート電極を注入プロファイル制御のためのダミーゲート電極パターンとして用いた例である。
【００９４】
図１７〜２０は、実施例４の図１３〜１６にそれぞれ対応した図である。特に、図１８〜２０は、ウェルコンタクト領域のみに関して説明した図である。図１７は平面図、図１８〜２０は図１７のＦ−Ｆ’での製造工程断面図である。図中左（Ｆ側）からＮ^-ウェル領域の中央部のウェルコンタクト領域、Ｎ^-ウェル領域端部のウェルコンタクト領域、Ｐ^-ウェル領域の中央部のウェルコンタクト領域、Ｐ^-ウェル領域端部のウェルコンタクト領域を示す。
【００９５】
この装置の製造方法を、工程順に説明する。
【００９６】
まず、図１８に示すように公知のロコス素子分離領域形成工程により、半導体基板１上に膜厚４００ｎｍのロコス素子分離領域２を形成する。次に膜厚１０ｎｍのシリコン酸化膜からなるゲート絶縁膜３を介して、ゲート電極の下層を形成する。この下層の形成と同時に、図１７に示すようにＮウェルコンタクト領域の周囲をダミーゲート電極パターン１８ａで囲むようにすると共に、Ｐウェルコンタクト領域もダミーゲート電極パターン１８ａで覆う。このときロコス素子分離領域上を連続してダミーゲート電極パターン１８ａで覆ってもよい。
【００９７】
次に、Ｐ^-ウェル領域及びＮ⁺ソース／ドレイン領域形成のための注入を同時に行うためのレジストマスクパターン１６をフォトリソグラフィにより形成する。Ｐウェルコンタクト領域はダミーゲート電極パターン１８ａで覆っているので、レジストパターン１６を残さなくてよい。
【００９８】
更にＰ^-ウェル領域形成のための注入、Ｎチャネルストップ注入、トランジスタのＶｔｈを合わせるためのチャネル注入、Ｎ⁺ソース／ドレイン領域形成のための注入を注入角度０度〜７度で行なう。注入条件は、Ｐ^-ウェル領域形成のための注入が、イオン種がＢ⁺イオン、エネルギーが４００ｋｅＶ、ドーズ量が１Ｅ１３ｃｍ^-2で、Ｎチャネルストップ注入が、イオン種がＢ⁺イオン、エネルギーが１８０ｋｅＶ、ドーズ量が１Ｅ１３ｃｍ^-2で、チャネル注入が、イオン種がＢ⁺イオン、エネルギーが２０ｋｅＶ、ドーズ量が１０¹²ｃｍ^-2台で、Ｎ⁺ソース／ドレイン領域形成のための注入が、イオン種がＡｓ⁺イオン、エネルギーが４０ｋｅＶ、ドーズ量が３Ｅ１５ｃｍ^-2である。
【００９９】
更に、Ｎウェルコンタクト領域（図１７の密集コンタクト領域１００）に形成された複数の第１ウェルコンタクト部２００、２０２、２０３と、Ｐウェルコンタクト領域（図１７の密集コンタクト領域１０１）に形成された複数の第２ウェルコンタクト部２０１、２０４、２０５とを備える。
【０１００】
前記第１ウェルコンタクト部２００の周囲４方向中２方向の境界及び前記第２ウェルコンタクト部２０１の周囲４方向中２方向の境界には、ロコス素子分離領域の境界とレジストマスクパターン５の境界が存在する。
【０１０１】
前記第１ウェルコンタクト部２０２、２０３の周囲４方向中３方向の境界及び前記第２ウェルコンタクト部２０４、２０５の周囲４方向中３方向の境界には、ロコス素子分離領域の境界とレジストマスクパターン５の境界が存在する。
【０１０２】
Ｎウェルコンタクト領域も開口しているので、Ｎ⁺イオン、Ｐ^-ウェル領域形成用のイオン等が同様に注入されるが、図１７に示すようにＰ^-ウェル領域形成用のイオンが注入されるのは微小領域のみであり、Ｐ^-濃度は比較的低い。また、Ｐウェルコンタクト領域は、図１８に示すように、ダミーゲート電極パターン１８ａで覆っているので、Ｎ⁺イオンは注入されず、Ｐ^-ウェル領域形成のための注入はダミーゲート電極パターン１８ａを通して注入される。よって、基板表面のＰ^-濃度を更に高く設定できる。よってＰウェルコンタクト領域の抵抗を更に下げることができる。
【０１０３】
次に図１９に示すように、Ｎ^-ウェル領域及びＰ⁺ソース／ドレイン領域形成のための注入を同時に行うためのレジストマスクパターン１７をフォトリソグラフィにより形成する。
【０１０４】
次にＮ^-ウェル領域形成のための注入、Ｐチャネルストップ注入、トランジスタのＶｔｈを合わせるためのチャネル注入、Ｐ⁺ソース／ドレイン領域形成のための注入を注入角度０度〜７度で行なう。Ｎウェルコンタクト領域及びＰウェルコンタクト領域は共にマスクしているので、Ｐ⁺イオンは注入されず、ＰＭＯＳトランジスタ領域のみに注入される。
【０１０５】
ここで、先ほどダミーゲート電極パターン１８ａを配置したＮウェルコンタクト領域の周囲では、イオンがダミーゲート電極パターンを通して注入されるので、基板内に注入されるイオンの深さが浅く、表面での濃度を比較的高く設定できる。よって、Ｎウェルコンタクト領域のＮ⁺領域７と周囲のＮ^-ウェル領域９は更に低抵抗に接続することができる。
【０１０６】
次に、図示してないが、上層のゲート電極形成のための材料層を堆積し、この材料層を下層と共に加工することで、ダミーゲート電極パターン１８ａは除去することができる。図２０にはダミーゲート電極パターン１８ａを除去した状態を示している。
【０１０７】
次に、層間膜１１形成、コンタクトホール１２形成、金属配線１３形成、保護膜１４形成等をへて、半導体装置の前半工程（ウェハー工程）が完了する。
【０１０８】
最後に、後半工程のアセンブリ工程を行って、半導体装置が完了する。
【０１０９】
【発明の効果】
本発明によれば、ＣＭＯＳ構造を用いた半導体装置において、ウェル領域形成とソース／ドレイン領域形成のためのマスクを共用させることで、イオン拡散形成に伴うマスク工程を削減でき、半導体プロセスを簡略化できる効果がある。コスト低減はもちろん、同時に製造工程が短くなるのでターンアラウンドタイム（ＴＡＴ）が向上し、短納期化にも効果がある。
【図面の簡単な説明】
【図１】本発明の実施例１の半導体装置の製造工程断面図である。
【図２】本発明の実施例１の半導体装置の製造工程断面図である。
【図３】本発明の実施例１の半導体装置の概略平面図である。
【図４】本発明の実施例１の半導体装置の概略平面図である。
【図５】本発明の実施例１の半導体装置の要部の製造工程断面図である。
【図６】本発明の実施例１の半導体装置の要部の製造工程断面図である。
【図７】本発明の実施例２の半導体装置の要部の製造工程断面図である。
【図８】本発明の実施例２の半導体装置の要部の製造工程断面図である。
【図９】本発明の実施例３の半導体装置の概略平面図である。
【図１０】本発明の実施例３の半導体装置の要部の製造工程断面図である。
【図１１】本発明の実施例３の半導体装置の要部の製造工程断面図である。
【図１２】本発明の実施例３の半導体装置の要部の製造工程断面図である。
【図１３】本発明の実施例４の半導体装置の概略平面図である。
【図１４】本発明の実施例４の半導体装置の要部の製造工程断面図である。
【図１５】本発明の実施例４の半導体装置の要部の製造工程断面図である。
【図１６】本発明の実施例４の半導体装置の要部の製造工程断面図である。
【図１７】本発明の実施例５の半導体装置の概略平面図である。
【図１８】本発明の実施例５の半導体装置の要部の製造工程断面図である。
【図１９】本発明の実施例５の半導体装置の要部の製造工程断面図である。
【図２０】本発明の実施例５の半導体装置の要部の製造工程断面図である。
【図２１】従来の半導体装置の概略平面図である。
【符号の説明】
１ 半導体基板
２ ロコス素子分離領域
３ ゲート絶縁膜
４ ゲート電極
５、８、１６、１７ レジストマスクパターン
６ Ｐ^-ウェル領域
７ Ｎ⁺ソース／ドレイン領域
９ Ｎ^-ウェル領域
１０ Ｐ⁺ソース／ドレイン領域
１１ 層間絶縁膜
１２ コンタクトホール
２００、２０２、２０３ 第１ウェルコンタクト部
２０１、２０４、２０５ 第２ウェルコンタクト部
１３ 金属配線
１４ 保護膜
４ａ、１８ａ ダミーゲート電極パターン
２０ Ｎウェルコンタクト領域
２１ Ｐウェルコンタクト領域
１００、１０１ 密集コンタクト部

Claims (10)

1. （ｉ）第１導電型ソース／ドレイン領域形成領域、第２導電型ソース／ドレイン領域形成領域、第１導電型基板コンタクト領域形成領域及び第２導電型ウェルコンタクト領域形成領域をそれぞれ区画するロコス素子分離領域を第１導電型の半導体基板上に形成した後、ゲート絶縁膜を介して各ソース／ドレイン領域形成領域にゲート電極を形成し、かつゲート電極の形成と同時に第２導電型ウェルコンタクト領域形成領域の外周にダミーゲート電極パターンを形成する工程と、
   （ｉｉ）第２導電型ソース／ドレイン領域形成のための開口部と、第１導電型基板コンタクト領域を形成するためのマスク部と、第２導電型ウェルコンタクト領域形成のための開口部とを有するマスクパターンを形成する工程と、
   （ｉｉｉ）上記マスクパターンを用いて、７度以下の垂直イオン注入により、ゲート電極及びロコス素子分離領域を透過しない条件で第２導電型ソース／ドレイン領域及び第２導電型ウェルコンタクト領域を、ゲート電極及びロコス素子分離領域を透過する条件で第１導電型基板コンタクト領域を形成する工程と、
   （ｉｖ）第２導電型ウェル領域形成かつ第１導電型ソース／ドレイン領域形成のための開口部と、第２導電型ウェルコンタクト領域を覆うマスク部とダミーゲート電極上に開口部の端部を有するマスクパターンを形成する工程と、
   （ｖ）上記マスクパターンを用いて、７度以下の垂直イオン注入により、ゲート電極及びロコス素子分離領域を透過しない条件で第１導電型ソース／ドレイン領域を、ゲート電極及びロコス素子分離領域を透過する条件で第２導電型ウェル領域を形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 第２導電型ソース／ドレイン領域が第１導電型ウェル領域内に形成され、第１導電型ウェル領域が工程（ｉｉ)のマスクパターンを用いて７度以下のイオン注入によりゲート電極及びロコス素子分離領域を透過する条件で形成され、第１導電型基板コンタクト領域内に複数の第２ウェルコンタクト部を備え、第1導電型基板又はウェルコンタクト領域及び第２導電型ウェルコンタクト領域がロコス素子分離領域で区画されてなる請求項１に記載の製造方法。
3. 第２導電型ウェルコンタクト領域内に複数の第１ウェルコンタクト部を備え、第１導電型基板又はウェルコンタクト領域内に複数の第２ウェルコンタクト部を備え、第１導電型基板又はウェルコンタクト領域及び第２導電型ウェルコンタクト領域がロコス素子分離領域で区画されてなる請求１又は２に記載の製造方法。
4. 第１及び第２ウェルコンタクト部が、２又は３個以上形成される請求項３に記載の製造方法。
5. 第１導電型基板又はウェルコンタクト領域が、その周りの４方向の内、ロコス素子分離領域で３方向が区画され、残りの１方向がロコス素子分離領域で区画されていない領域を含む請求項１又は２に記載の製造方法。
6. 工程（ｉｉｉ）において、第２導電型ソース／ドレイン領域かつ第２導電型ウェルコンタクト領域を形成するための注入深さが、第１導電型ウェル領域を形成するための注入深さより浅く、
   工程（ｖ）において、第１導電型ソース／ドレイン領域を形成するための注入深さが、第２導電型ウェル領域を形成するための注入深さより浅い請求項２に記載の製造方法。
7. 工程（ｉｉｉ）における第１導電型ウェル領域を形成するための注入深さが、工程（ｖ）における第２導電型ウェル領域を形成するための注入深さより深い請求項２に記載の製造方法。
8. 工程（ｉ）のゲート電極を下層ゲート電極とし、工程（ｖ）の後、電極材層を積層し、次いでパターニングすることにより、下層ゲート電極上に上層ゲート電極を形成すると共にダミーゲート電極パターンを除去する請求項１に記載の製造方法。
9. （ｉ）第１導電型ソース／ドレイン領域形成領域、第２導電型ソース／ドレイン領域形成領域、第１導電型基板コンタクト領域形成領域及び第２導電型ウェルコンタクト領域形成領域をそれぞれ区画するロコス素子分離領域を第１導電型の半導体基板上に形成した後、ゲート絶縁膜を介して各ソース／ドレイン領域形成領域にゲート電極を形成し、かつゲート電極の形成と同時に第２導電型ウェルコンタクト領域形成領域の外周及び第１導電型基板コンタクト領域形成領域を覆うようにダミーゲート電極パターンを形成する工程と、
   （ｉｉ）第２導電型ソース／ドレイン領域形成のための開口部と、第１導電型基板コンタクト領域を形成するためのマスク部と、第２導電型ウェルコンタクト領域形成のための開口部とを有するマスクパターンを形成する工程と、
   （ｉｉｉ）上記マスクパターンを用いて、７度以下の垂直イオン注入により、ゲート電極及びロコス素子分離領域を透過しない条件で第２導電型ソース／ドレイン領域及び第２導電型ウェルコンタクト領域を、ゲート電極及びロコス素子分離領域を透過する条件で第１導電型基板コンタクト領域を形成する工程と、
   （ｉｖ）第２導電型ウェル領域形成かつ第１導電型ソース／ドレイン領域形成のための開口部と、第２導電型ウェルコンタクト領域を覆うマスク部とダミーゲート電極上に開口部の端部を有するマスクパターンを形成する工程と、
   （ｖ）上記マスクパターンを用いて、７度以下の垂直イオン注入により、ゲート電極及びロコス素子分離領域を透過しない条件で第１導電型ソース／ドレイン領域を、ゲート電極及びロコス素子分離領域を透過する条件で第２導電型ウェル領域を形成する工程と、
   を含むことを特徴とする半導体装置の製造方法。
10. 第１導電型基板コンタクト領域形成領域を覆うダミーゲート電極パターンが、ロコス素子分離領域も覆う請求項９に記載の製造方法。

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