JP2001168207A

JP2001168207A - 半導体装置の製造方法

Info

Publication number: JP2001168207A
Application number: JP34804599A
Authority: JP
Inventors: Hitoshi Aoki; 仁志青木
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1999-12-07
Filing date: 1999-12-07
Publication date: 2001-06-22
Anticipated expiration: 2019-12-07
Also published as: JP3845238B2

Abstract

(57)【要約】【課題】ＣＭＯＳ構造を用いた半導体装置の製造を簡
略化することを課題とする。【解決手段】ＣＭＯＳ構造を用いた半導体装置の製造
方法において、ウェル領域形成とソース／ドレイン領域
形成のためのマスクを共用し、それぞれの領域形成のた
めのイオンを垂直に注入する工程を含む半導体装置の製
造方法により上記課題を解決する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関する。更に詳しくは、本発明は、ＣＭＯＳ構造
を有する半導体装置の製造方法に関し、特にマスク枚数
の低減や工程の簡略化を図った低コストの製造方法に関
するものである。

【０００２】

【従来の技術】ＣＭＯＳ型半導体装置はその低消費電力
性からＭＯＳ型集積回路の主流となっている。また、現
在ではｎ型ＭＯＳトランジスタ領域とｐ型ＭＯＳトラン
ジス領域の基板のイオン濃度を最適化できるツィンウェ
ル構造が通常使われている。この構造を得るための製造
工程では、各導電型トランジスタ形成工程のそれぞれで
ウェル形成工程、しきい値電圧制御工程、ソース／ドレ
イン形成工程が必要で、工程が長いといった問題があっ
た。

【０００３】このため、特開平７−２２１０４１号公報
及び特開平８−４６０５８号公報には、ＣＭＯＳ型半導
体装置の形成時に、ウェル領域形成用のマスクと、ウェ
ル領域とは異なる導電型の高濃度注入が必要なソース／
ドレイン領域形成用のマスクとを共用することで、工程
削減を図る方法が記載されている。このような簡略手法
を適用する上で、キーとなるのがウェル領域と同じ導電
型の高濃度でのイオンの注入が必要なウェルコンタクト
領域を形成する方法である。

【０００４】特開平７−２２１０４１号公報では、この
ウェルコンタクト領域の形成方法として次の方法が記載
されている。まず、ソース／ドレイン領域形成用の開口
部とウェルコンタクト領域形成用のアスペクト比の大き
な小開口部を有するマスクを形成する。ウェル領域形成
のためのイオン注入はこの小開口部に注入されない角度
の斜めイオン注入を用いて行う。ウェルコンタクト領域
は、異なる導電型のウェル領域形成用のイオンを注入せ
ずに、高濃度のイオンだけを注入することにより形成さ
れる。

【０００５】この公報の半導体装置の概略平面図を図２
１に示す。図中、４はゲート電極、６はＰ^-ウェル領
域、７はＮ⁺ソース／ドレイン領域、９はＮ^-ウェル領
域、１０はＰ⁺ソース／ドレイン領域、２０はＮウェル
コンタクト領域、２１はＰウェルコンタクト領域、１０
０及び１０１は密集コンタクト部をそれぞれ意味してい
る。また、図中、実線はロコス素子分離領域の境界、点
線はＮ^-ウェル領域形成用マスクパターンの境界、太線
はＰ^-ウェル領域形成用マスクパターンの境界をそれぞ
れ意味している。なお、図２１のＥ−Ｅ′断面図は、上
記公報の図１〜図３に対応している。

【０００６】また、特開平８−４６０５８号公報には、
ウェルコンタクトを高濃度注入された基板でとらずに、
ロコス素子分離領域の下のチャネルストップ層でコンタ
クトをとる方法が記載されている。

【０００７】

【発明が解決しようとする課題】しかし、特開平７−２
２１０４１号公報に示されている斜めイオン注入を利用
した方法の場合、斜め注入は処理能力が低いため、スル
ープットが低くなるという問題がある。また、ウェル領
域形成用のイオンを斜に基板に注入するため、ある一定
以上の開口領域が必要であり、回路レイアウトの自由度
や微細化が制限されるといった問題もある。

【０００８】また、特開平８−４６０５８号公報では、
ロコス素子分離領域にコンタクト穴を開ける必要があ
り、コンタクトのエッチングを通常プロセスよりオーバ
ーに行わなければならない。そのため、ロコス素子分離
領域の薄い箇所では基板の掘れが大きくなり、シャロー
ジャンクションを用いる微細プロセスでは接合リークが
生じるといった問題がある。

【０００９】

【課題を解決するための手段】かくして本発明によれ
ば、（ｉ）第１導電型ソース／ドレイン領域形成領域、
第２導電型ソース／ドレイン領域形成領域、第１導電型
基板コンタクト領域形成領域及び第２導電型ウェルコン
タクト領域形成領域をそれぞれ区画するロコス素子分離
領域を第１導電型の半導体基板上に形成した後、ゲート
絶縁膜を介して各ソース／ドレイン領域形成領域にゲー
ト電極を形成する工程と、（ｉｉ）第２導電型ソース／
ドレイン領域形成のための開口部と、第１導電型基板コ
ンタクト領域を形成するためのマスク部と、第２導電型
ウェルコンタクト領域形成のための開口部とを有するマ
スクパターンを形成する工程と、（ｉｉｉ）上記マスク
パターンを用いて、７度以下の垂直イオン注入により、
第１導電型基板コンタクト領域、第２導電型ソース／ド
レイン領域及び第２導電型ウェルコンタクト領域を形成
する工程と、（ｉｖ）第２導電型ウェル領域形成かつ第
１導電型ソース／ドレイン領域形成のための開口部と、
第２導電型ウェルコンタクト領域形成のためのマスク部
とを有するマスクパターンを形成する工程と、（ｖ）上
記マスクパターンを用いて、７度以下の垂直イオン注入
により、第２導電型ウェル領域及び第１導電型ソース／
ドレイン領域を形成する工程と、を含むことを特徴とす
る半導体装置の製造方法が提供される。

【００１０】

【発明の実施の形態】以下、工程順に本発明を説明す
る。まず、第１導電型ソース／ドレイン領域形成領域、
第２導電型ソース／ドレイン領域形成領域、第１導電型
基板コンタクト領域形成領域及び第２導電型ウェルコン
タクト領域形成領域をそれぞれ区画するロコス素子分離
領域を第１導電型の半導体基板上に形成した後、ゲート
絶縁膜を介して各ソース／ドレイン領域形成領域にゲー
ト電極を形成する（工程（ｉ））。

【００１１】本発明に使用できる半導体基板は、特に限
定されないが、通常シリコン基板が使用される。半導体
基板は第１導電型を有している。第１導電型とは、ｎ型
又はｐ型を意味する。ｎ型を与えるイオンとしてはＰイ
オン、Ａｓイオンが、ｐ型を与えるイオンとしてはＢイ
オン等が挙げられる。

【００１２】また、ロコス素子分離領域は、通常のロコ
ス法により形成することができる。ゲート絶縁膜には、
シリコン酸化膜、シリコン窒化膜又はそれらの積層膜を
使用することができる。ゲート電極は、アルミニウム、
銅等の金属膜、シリコン膜、シリサイド膜等の当該分野
で公知の膜からなる。これらゲート絶縁膜及びゲート電
極は、公知の方法により形成することができる。

【００１３】なお、第１導電型ソース／ドレイン領域形
成領域、第２導電型ソース／ドレイン領域形成領域、第
１導電型基板コンタクト領域形成領域及び第２導電型ウ
ェルコンタクト領域形成領域は、所望の特性が得られる
ように適切な大きさで区画される。なお、これら領域は
通常四角形であるが、この形状に限定されず、丸形、楕
円形等の他の形状であってもよい。なお、第２導電型と
は、第１導電型がｎ型のときｐ型を、ｐ型のときｎ型を
意味する。

【００１４】次に、第２導電型ソース／ドレイン領域形
成のための開口部と、第１導電型基板コンタクト領域を
形成するためのマスク部と、第２導電型ウェルコンタク
ト領域形成のための開口部とを有するマスクパターンを
形成する（工程（ｉｉ））。

【００１５】マスクパターンは、公知の方法により形成
することができる。例えば、全面にフォトレジスト膜を
その材料を塗布することにより形成した後、所定のマス
クパターンにフォトレジスト膜が残存するように露光及
び現像することで形成することができる。

【００１６】ここで、第２導電型ソース／ドレイン領域
形成のための開口部は、第２導電型ウェルコンタクト領
域形成のための開口部及び第１導電型基板コンタクト領
域を形成するためのマスク部より例えば２〜３倍以上大
きい幅を有することが好ましい。

【００１７】次いで、工程（ｉｉ）のマスクパターンを
用いて、７度以下の垂直イオン注入により、第２導電型
ソース／ドレイン領域及び第２導電型ウェルコンタクト
高濃度領域を形成する（工程（ｉｉｉ））。

【００１８】各領域の形成のためのイオン注入は、基板
面に対する垂線から７度以下、好ましくは０〜７度の範
囲内で行われる。各領域は一度に形成され、また形成の
ためのイオン注入条件は、ゲート電極及びロコス素子分
離領域を透過しないエネルギーで行われる。具体的に
は、１０〜４０ＫｅＶのエネルギー、１×１０¹⁵〜５×
１０¹⁵／ｃｍ^-2のドーズ量で行うことが好ましい。

【００１９】更に、第２導電型ウェル領域形成かつ第１
導電型ソース／ドレイン領域形成のための開口部と、第
２導電型ウェルコンタクト領域形成のためのマスク部と
を有するマスクパターンを形成する（工程（ｉｖ））。

【００２０】上記マスクパターンを形成する方法は、工
程（ｉｉ）のマスクパターンを形成する方法と同じであ
る。

【００２１】ここで、第２導電型ウェル領域形成かつ第
１導電型ソース／ドレイン領域形成のための開口部は、
第２導電型ウェルコンタクト領域形成のためのマスク部
より例えば２〜３倍以上大きい幅を有することが好まし
い。

【００２２】次いで、工程（ｉｖ）のマスクパターンを
用いて、７度以下の垂直イオン注入により、第２導電型
ウェル領域及び第１導電型ソース／ドレイン領域を形成
する（工程（ｖ））。

【００２３】各領域の形成のためのイオン注入は、基板
面に対する垂線から７度以下、好ましくは０〜７度の範
囲内で行われる。

【００２４】ここで、第１導電型ソース／ドレイン領域
と第２導電型ウェル領域とは、別々のイオン注入により
形成される。これら両イオン注入工程は、どちらを先に
行ってもよい。

【００２５】また、第１導電型ソース／ドレイン領域形
成のためのイオン注入条件は、ゲート電極及びロコス素
子分離領域を透過しないエネルギーで行われる。具体的
には、１０〜４０ＫｅＶのエネルギー、１×１０¹⁵〜５
×１０¹⁵／ｃｍ^-2のドーズ量で行うことが好ましい。

【００２６】一方、第２導電型ウェル領域形成のための
イオン注入条件は、ゲート電極及びロコス素子分離領域
を透過するエネルギーで行われる。具体的には、３００
〜７００ＫｅＶのエネルギー、１０¹²〜１０¹³／ｃｍ^-2
のドーズ量で行うことが好ましい。

【００２７】上記工程により半導体装置を製造すること
ができる。

【００２８】本発明の半導体装置の製造方法では、斜め
注入を使わず通常の注入で各領域を形成できるため、従
来よりもスループットが向上する。更に、製造工程を簡
略できるので、低コストのプロセスを実現できる。ま
た、より微細なルールのプロセスにおいても、微小スペ
ース部でウェル領域形成のためのイオンが注入されない
問題は生じない。また、基板のオーバーエッチングによ
り接合リークが問題となることも少ない。上記から、本
発明は微細プロセスほど有効である。

【００２９】上記第２導電型ソース／ドレイン領域は第
１導電型ウェル領域内に形成されていてもよい。この第
１導電型ウェル領域は工程（ｉｉ）のマスクパターンを
用いて、７度以下の垂直イオン注入により形成すること
ができる。また、この場合、第１導電型基板コンタクト
領域は第１導電型ウェルコンタクト領域となる。

【００３０】本発明の半導体装置の製造方法では、基板
と同じ導電型の第１導電型基板コンタクト領域あるいは
ウェルコンタクト領域は高濃度にイオン注入を行なわ
ず、基板と異なる第２導電型ウェルコンタクト領域のみ
に高濃度にイオン注入を行なう。この注入は、斜め注入
ではないため、高濃度に注入を行なったウェルコンタク
ト領域にも逆導電型のイオンが入るが、逆導電型のウェ
ル領域形成のためのイオン注入の深くすること及び注入
面積を最小として注入されるイオンの絶対量を少なくす
れば、その影響を小さくすることができる。

【００３１】更に基板と逆導電型のウェル領域とウェル
コンタクト領域の高濃度領域を確実につなぐため、ウェ
ルコンタクト領域は、１つ１つ単独に周囲４方向中少な
くとも３方向にロコス素子分離領域を持たせることが好
ましい。ロコス素子分離領域のない活性領域では基板表
面の導電型が反転しており、ロコス素子分子領域がなけ
ればウェル領域と高濃度領域が離れてしまうこととな
る。従って、ロコス素子分離領域を通してイオン注入し
てウェル領域を形成することで、注入深さが浅くなるの
で、表面近傍の濃度が高くすることができる。その結
果、ウェル領域と高濃度領域が離れるのを防ぐことがで
きる。

【００３２】これは通常ウェルプロセスでもツィンウェ
ルプロセスでも同様である。

【００３３】また、工程（ｉｉｉ）において、第１導電
型ウェル領域を形成するための注入深さを、工程（ｖ）
において、第２導電型ウェル領域を形成するための注入
深さより深くすることが好ましい。これにより、ウェル
コンタクト領域に入る逆導電型のイオン注入の影響を極
力小さくすることができる。

【００３４】更に、工程（ｉｉｉ）における第１導電型
ウェル領域を形成するための注入深さを、工程（ｖ）に
おける第２導電型ウェル領域を形成するための注入深さ
より深くしてもよい。前者の注入深さは、後者の注入深
さに対して、１．２倍以上深いことが好ましい。

【００３５】また、第２導電型ウェルコンタクト領域内
に２又は３個以上の複数の第１ウェルコンタクト部が形
成されていてもよく、第１導電型基板又はウェルコンタ
クト領域内に２又は３個以上の複数の第２ウェルコンタ
クト部が形成されていてもよい。この場合、、第１導電
型基板又はウェルコンタクト領域及び第２導電型ウェル
コンタクト領域がロコス素子分離領域で区画されている
ことが好ましい。これにより、従来の半導体装置より面
積を小さくすることができる。

【００３６】更に、ロコス素子分離領域で区画され、か
つ第２導電型ウェル領域の端部に位置する第２導電型ウ
ェルコンタクト領域を形成してもよい。この領域は、工
程（ｉｉ）と（ｉｖ）において第２導電型ウェル領域の
端部側に境界のないマスクパターンを用いて形成するこ
とができる。

【００３７】また、工程（ｉ）において、ゲート電極と
同時に第２導電型ウェルコンタクト領域形成領域の外周
にダミーゲート電極パターンを形成し、工程（ｉｖ）に
おいて、マスクパターンがダミーゲート電極パターン上
にも開口部を有し、工程（ｖ）において、上記マスクパ
ターンを用いて第２導電型ウェルコンタクト領域形成の
ための注入を行ってもよい。この工程により、他の領域
より浅いウェル領域を形成することができる。

【００３８】更に、ゲート電極を２層構造とし、下層の
ゲート電極を上記ダミーゲート電極パターンと同様に用
いてもよい。これにより、ゲート電極下に適切な表面濃
度のイオン領域を形成することができる。なお、ゲート
電極を２層構造とすることで、フラッシュ（不揮発性）
メモリーを製造することも可能である。

【００３９】

【実施例】以下、本発明を実施例に基づいて詳述する。
なお、これらの実施例によって本発明は限定を受けるも
のではない。（実施例１）図１及び図２に本発明の半導体装置の製造
方法の概略工程断面図を示す。この実施例では、Ｐ型の
半導体基板を用いたＣＭＯＳ半導体装置の製造工程の一
例を説明する。

【００４０】図中左から、ＮＭＯＳトランジスタ領域、
Ｐウェルコンタクト領域、ＰＭＯＳトランジスタ領域、
Ｎウェルコンタクト領域を示す。図３は、得られるＣＭ
ＯＳ半導体装置の概略平面図である。図１と２は図３の
Ｄ−Ｄ’での製造工程断面図である。また、図４〜６は
特にウェルコンタクト領域のみの製造工程を説明するた
めの図であり、図４〜６は図３のＡ−Ａ’での製造工程
断面図である。図中左（Ａ側）からＮ^-ウェル領域の中
央部のウェルコンタクト領域、Ｎ^-ウェル領域端部のウ
ェルコンタクト領域、Ｐ^-ウェル領域の中央部のウェル
コンタクト領域、Ｐ^-ウェル領域端部のウェルコンタク
ト領域を示す。

【００４１】この装置の製造方法を、工程順に説明す
る。

【００４２】まず、図１、図４に示すように公知のロコ
ス素子分離領域形成工程により、半導体基板１上に膜厚
４００ｎｍのロコス素子分離領域２を形成する。次に膜
厚１０ｎｍのシリコン酸化膜からなるゲート絶縁膜３を
介してゲート電極４を形成する。この後、Ｐ^-ウェル領
域、Ｎ⁺ソース／ドレイン領域及びＮウェルコンタクト
領域形成のための注入を同時に行うために使用されるレ
ジストマスクパターン５をフォトリソグラフィにより形
成する。

【００４３】更に、Ｎウェルコンタクト領域（図３の密
集コンタクト領域１００）に形成された複数の第１ウェ
ルコンタクト部２００、２０２、２０３と、Ｐウェルコ
ンタクト領域（図３の密集コンタクト領域１０１）に形
成された複数の第２ウェルコンタクト部２０１、２０
４、２０５とを備える。

【００４４】前記第１ウェルコンタクト部２００の周囲
４方向中２方向の境界及び前記第２ウェルコンタクト部
２０１の周囲４方向中２方向の境界には、ロコス素子分
離領域の境界とレジストマスクパターン５の境界が存在
する。

【００４５】前記第１ウェルコンタクト部２０２、２０
３の周囲４方向中３方向の境界及び前記第２ウェルコン
タクト部２０４、２０５の周囲４方向中３方向の境界に
は、ロコス素子分離領域の境界とレジストマスクパター
ン５の境界が存在する。

【００４６】次にＰ^-ウェル領域形成のための注入、Ｎ
チャネルストップ注入、トランジスタのＶｔｈを合わせ
るためのチャネル注入、Ｎ⁺ソース／ドレイン領域及び
Ｎウェルコンタクト領域形成のための注入を、注入角度
０度〜７度で行なう。

【００４７】注入条件は、Ｐ^-ウェル領域形成のための
注入が、イオン種がＢ⁺イオン、エネルギーが４００ｋ
ｅＶ、ドーズ量が１Ｅ１３ｃｍ^-2で、Ｎチャネルストッ
プ注入が、イオン種がＢ⁺イオン、エネルギーが１８０
ｋｅＶ、ドーズ量が１Ｅ１３ｃｍ^-2で、チャネル注入
が、イオン種がＢ⁺イオン、エネルギーが２０ｋｅＶ、
ドーズ量が１０¹²ｃｍ^-2台で、Ｎ⁺ソース／ドレイン領
域及びＮウェルコンタクト領域形成のための注入が、イ
オン種がＡｓ⁺イオン、エネルギーが４０ｋｅＶ、ドー
ズ量が３Ｅ１５ｃｍ^-2である。

【００４８】Ｎウェルコンタクト領域も開口しているの
で、Ｎ⁺イオン、Ｐ^-イオン等がこの領域にも同様に入る
が、図３に示すようにＰ^-ウェル領域形成のためのイオ
ンが注入されるのは微小領域のみであり、Ｐ^-濃度は比
較的低い。また、Ｐウェルコンタクト領域はマスクして
いるので、Ｎ⁺イオンは注入されない。また、図１、図
３及び図４に示すように、Ｐウェルコンタクト領域での
Ｐ^-ウェル領域形成用のイオン注入等はロコス素子分離
領域の境界の周囲４方向、３方向又は２方向からの拡散
によるもののみであるが、それでもＰ^-濃度を比較的高
くできる。

【００４９】次に図２、図５に示すように、Ｎ^-ウェル
領域及びＰ⁺ソース／ドレイン領域形成のための注入を
同時に行うために使用されるレジストマスクパターン８
をフォトリソグラフィにより形成する。

【００５０】更に、前記第１ウェルコンタクト部２００
の周囲４方向中２方向の境界には、前記ロコス素子分離
領域の境界とレジストマスクパターン８の境界が存在す
る。

【００５１】前記第１ウェルコンタクト部２０２、２０
３の周囲４方向中３方向の境界には、前記ロコス素子分
離領域の境界とレジストマスクパターン８の境界が存在
する。

【００５２】次にＮ^-ウェル領域形成のための注入、Ｐ
チャネルストップ注入、トランジスタのＶｔｈを合わせ
るためのチャネル注入、Ｐ⁺ソース／ドレイン領域形成
のための注入を、注入角度０度〜７度で行なう。

【００５３】注入条件は、Ｎ^-ウェル領域形成のための
注入が、イオン種がＰイオン、エネルギーが６００ｋｅ
Ｖ、ドーズ量が１×１０¹³ｃｍ^-2で、Ｐチャネルストッ
プ注入が、イオン種がＰイオン、エネルギーが３００ｋ
ｅＶ、ドーズ量が１×１０¹³ｃｍ^-2で、チャネル注入
が、イオン種がＢイオン、エネルギーが２０ｋｅＶ、ド
ーズ量が１０¹²ｃｍ^-2台で、Ｐ⁺ソース／ドレイン領域
形成のための注入が、イオン種がＢＦ₂イオン、エネル
ギーが３０ｋｅＶ、ドーズ量が２×１０¹⁵ｃｍ^-2であ
る。

【００５４】Ｎウェルコンタクト領域及びＰウェルコン
タクト領域は共にマスクしているので、Ｐ⁺イオンは注
入されず、ＰＭＯＳトランジスタ領域のみに注入され
る。

【００５５】また、図３に示すようにＮウェルコンタク
ト領域は周囲２方向以上がロコス素子分離領域越しにＮ
^-ウェル領域形成のためのイオンが注入される構造にな
っているので、図５に示すようにＮウェルコンタクト領
域のＮ⁺領域と周囲のＮ^-ウェル領域９は確実に接するよ
うにできる。

【００５６】次に、図６に示すように、公知の方法で、
層間膜１１形成、コンタクトホール１２形成、金属配線
１３形成、保護膜１４形成等をへて、半導体装置の前半
工程（ウェハー工程）が完了する。

【００５７】最後に、後半工程のアセンブリ工程を公知
の方法により行って、半導体装置が完了する。（実施例２）図７、図８に本発明の半導体装置の製造方
法の他の一例を示す。この実施例でも、Ｐ型の半導体基
板を用いたＣＭＯＳ半導体装置の製造工程の一例を説明
する。なお、実施例２ではＰ^-ウェル領域を形成しない
通常ウェルのプロセスに本発明を適用した例である。図
中左から、ＮＭＯＳトランジスタ領域、Ｐ基板コンタク
ト領域、ＰＭＯＳトランジスタ領域、Ｎウェルコンタク
ト領域を示す。この装置の製造方法を、工程順に説明す
る。

【００５８】まず、図７に示すように公知のロコス素子
分離領域形成工程により、半導体基板１上に膜厚４００
ｎｍのロコス素子分離領域２を形成する。次に膜厚１０
ｎｍのシリコン酸化膜からなるゲート絶縁膜３を介して
ゲート電極４を形成する。この後、Ｎ⁺ソース／ドレイ
ン領域とＮウェルコンタクト領域を形成するためのＮ⁺
イオンの注入を同時に行うために使用されるレジストマ
スクパターン５をフォトリソグラフィにより形成する。

【００５９】次にＮチャネルストップ注入、トランジス
タのＶｔｈを合わせるためのチャネル注入工程、Ｎ⁺ソ
ース／ドレイン領域形成のための注入を注入角度０度〜
７度で行なう。

【００６０】注入条件は、Ｎチャネルストップ注入が、
イオン種がＢ⁺イオン、エネルギーが１８０ｋｅＶ、ド
ーズ量が１Ｅ１３ｃｍ^-2で、チャネル注入が、イオン種
がＢ ⁺イオン、エネルギーが２０ｋｅＶ、ドーズ量が１
０¹²ｃｍ^-2台で、Ｎ⁺ソース／ドレイン領域形成のため
の注入が、イオン種がＡｓ⁺イオン、エネルギーが４０
ｋｅＶ、ドーズ量が３Ｅ１５ｃｍ^-2である。

【００６１】ここでは、Ｎウェルコンタクト領域も開口
しているので、Ｎ⁺イオン、Ｎチャネルストップ注入用
のイオン等が同様に注入される。Ｐ基板コンタクト領域
はマスクしているので、Ｎ⁺イオンは注入されない。

【００６２】次に、図８に示すように、Ｎ^-ウェル領域
及びＰ⁺ソース／ドレイン領域形成のための注入を同時
に行うために使用されるレジストマスクパターン８をフ
ォトリソグラフィにより形成する。

【００６３】次にＮ−ウェル領域形成のための注入、Ｐ
チャネルストップ注入、トランジスタのＶｔｈを合わせ
るためのチャネル注入、Ｐ⁺ソース／ドレイン領域形成
のための注入を注入角度０度〜７度で行なう。

【００６４】Ｎウェルコンタクト領域及びＰ基板コンタ
クト領域は共にマスクしているので、Ｐ⁺イオンは注入
されず、ＰＭＯＳトランジスタ領域のみに注入される。

【００６５】なお、レジストマスクパターン５及び８
は、密集コンタクト領域（図示せず）において、実施例
１と同様のパターンを有している。

【００６６】次に、公知の方法で、層間膜形成、コンタ
クトホール形成、メタル配線形成、保護膜形成等をへ
て、半導体装置の前半工程（ウェハー工程）が完了す
る。

【００６７】最後に、公知の方法で後半工程のアセンブ
リ工程を行って、半導体装置が完了する。（実施例３）図９〜１２は、実施例１の変形例であり、
図３〜６に対応している。図１０〜１２は、特にウェル
コンタクト領域のみに関して説明した図である。なお、
図９は平面図、図１０〜１２は図９のＢ−Ｂ’での製造
工程の概略断面図である。図中左（Ｂ側）からＮ^-ウェ
ル領域の中央部のウェルコンタクト領域、Ｎ^-ウェル領
域端部のウェルコンタクト領域、Ｐ^-ウェル領域の中央
部のウェルコンタクト領域、Ｐ^-ウェル領域端部のウェ
ルコンタクト領域を示す。

【００６８】この装置の製造方法を、工程順に説明す
る。

【００６９】まず、図１０に示すように公知のロコス素
子分離領域形成工程により、半導体基板１上に膜厚４０
０ｎｍのロコス素子分離領域２を形成する。次に膜厚１
０ｎｍのシリコン酸化膜からなるゲート絶縁膜３を介し
てゲート電極４を形成する。

【００７０】このゲート電極４の形成と同時に、図９に
示すようにＮウェルコンタクト領域の周囲をダミーゲー
ト電極４で囲むようにする。図には示してないが、ロコ
ス素子分離領域上を連続してダミーゲート電極パターン
４ａで覆ってもよい。

【００７１】次に、Ｐ^-ウェル領域及びＮ⁺ソース／ドレ
イン領域形成のための注入を同時に行うためのレジスト
マスクパターン５をフォトリソグラフィにより形成す
る。更にＰ^-ウェル領域形成のための注入、Ｎチャネル
ストップ注入、トランジスタのＶｔｈを合わせるための
チャネル注入、Ｎ⁺ソース／ドレイン領域形成のための
注入を注入角度０度〜７度で行なう。注入条件は、Ｐ^-
ウェル領域形成のための注入が、イオン種がＢ⁺イオ
ン、エネルギーが４００ｋｅＶ、ドーズ量が１Ｅ１３ｃ
ｍ^-2で、Ｎチャネルストップ注入が、イオン種がＢ⁺イ
オン、エネルギーが１８０ｋｅＶ、ドーズ量が１Ｅ１３
ｃｍ^-2で、チャネル注入が、イオン種がＢ⁺イオン。エ
ネルギーが２０ｋｅＶ、ドーズ量が１０¹²ｃｍ^-2台で、
Ｎ⁺ソース／ドレイン領域形成のための注入が、イオン
種がＡｓ⁺イオン、エネルギーが４０ｋｅＶ、ドーズ量
が３Ｅ１５ｃｍ^-2である。

【００７２】Ｎウェルコンタクト領域も開口しているの
で、Ｎ⁺イオン、Ｐ^-ウェル領域形成用のイオン等が同様
に注入される。しかし、図９に示すようにＰ^-ウェル領
域形成用のイオンが注入されるのは微小領域のみであ
り、Ｐ^-濃度を比較的低くすることができる。また、Ｐ
ウェルコンタクト領域はマスクしているので、Ｎ⁺イオ
ンは注入されず、Ｐ^-ウェル領域形成用のイオン注入等
は周囲４方向もしくは３方向からの拡散によるもののみ
であるが、それでもＰ^-濃度を比較的高くできる。

【００７３】次に図１１に示すように、Ｎ^-ウェル領域
及びＰ⁺ソース／ドレイン領域形成のための注入を同時
に行うためのレジストマスクパターン８をフォトリソグ
ラフィにより形成する。次にＮ^-ウェル領域形成のため
の注入、Ｐチャネルストップ注入、トランジスタのＶｔ
ｈを合わせるためのチャネル注入、Ｐ⁺ソース／ドレイ
ン領域形成のための注入を注入角度０度〜７度で行な
う。

【００７４】Ｎウェルコンタクト領域及びＰウェルコン
タクト領域は共にマスクしているので、Ｐ⁺イオンは注
入されず、ＰＭＯＳトランジスタ領域のみに注入され
る。

【００７５】ここで、先ほどダミーゲート電極パターン
４ａを配置したＮウェルコンタクト領域の周囲では、イ
オンがダミーゲート電極パターンを通して注入されるの
で基板内に注入されるイオンの深さが浅く、表面での濃
度を比較的高く設定できる。よって、Ｎウェルコンタク
ト領域のＮ⁺領域７と周囲のＮ^-ウェル領域９は更に低抵
抗に接続することができる。

【００７６】なお、レジストマスクパターン５及び８
は、密集コンタクト領域１００及び１０１において、実
施例１と同様のパターンを有している。

【００７７】次に、図１２に示すように層間膜１１形
成、コンタクトホール１２形成、金属配線１３形成、保
護膜１４形成等をへて、半導体装置の前半工程（ウェハ
ー工程）が完了する。

【００７８】最後に、公知の方法で、後半工程のアセン
ブリ工程を行って、半導体装置が完了する。（実施例４）この実施例は、ゲート電極を２層構造と
し、下層のゲート電極を注入プロファイル制御のための
ダミーとして兼用した例である。

【００７９】図１３〜１６は、実施例３の図９〜１２に
それぞれ対応した図である。特に、図１４〜１６は、ウ
ェルコンタクト領域のみに関して説明した図である。図
１３は平面図、図１４〜１６は図１３のＣ−Ｃ’での製
造工程断面図である。図中左（Ｃ側）からＮ^-ウェル領
域の中央部のウェルコンタクト領域、Ｎ^-ウェル領域端
部のウェルコンタクト領域、Ｐ^-ウェル領域の中央部の
ウェルコンタクト領域、Ｐ^-ウェル領域端部のウェルコ
ンタクト領域を示す。

【００８０】この装置の製造方法を、工程順に説明す
る。

【００８１】まず、図１４に示すように公知のロコス素
子分離領域形成工程により、半導体基板１上に膜厚４０
０ｎｍのロコス素子分離領域２を形成する。次に膜厚１
０ｎｍのシリコン酸化膜からなるゲート絶縁膜３を介し
て、ゲート電極の下層１５を形成する。この下層１５の
形成と同時に、図１３に示すようにＮウェルコンタクト
領域の周囲をダミーゲート電極パターン１５ａで囲むよ
うにすると共に、Ｐウェルコンタクト領域もダミーゲー
ト電極パターン１５ａで覆う。このときロコス素子分離
領域上を連続してダミーゲート電極パターン１５ａで覆
ってもよい。

【００８２】次に、Ｐ^-ウェル領域及びＮ⁺ソース／ドレ
イン領域形成のための注入を同時に行うためのレジスト
マスクパターン１６をフォトリソグラフィにより形成す
る。Ｐウェルコンタクト領域はダミーゲート電極パター
ン１５ａで覆っているので、レジストパターン１６を残
さなくてよい。

【００８３】更にＰ^-ウェル領域形成のための注入、Ｎ
チャネルストップ注入、トランジスタのＶｔｈを合わせ
るためのチャネル注入、Ｎ⁺ソース／ドレイン領域形成
のための注入を注入角度０度〜７度で行なう。注入条件
は、Ｐ^-ウェル領域形成のための注入が、イオン種がＢ⁺
イオン、エネルギーが４００ｋｅＶ、ドーズ量が１Ｅ１
３ｃｍ^-2で、Ｎチャネルストップ注入が、イオン種がＢ
⁺イオン、エネルギーが１８０ｋｅＶ、ドーズ量が１Ｅ
１３ｃｍ^-2で、チャネル注入が、イオン種がＢ⁺イオ
ン、エネルギーが２０ｋｅＶ、ドーズ量が１０¹²ｃｍ^-2
台で、Ｎ⁺ソース／ドレイン領域形成のための注入が、
イオン種がＡｓ⁺イオン、エネルギーが４０ｋｅＶ、ド
ーズ量が３Ｅ１５ｃｍ^-2である。

【００８４】更に、Ｎウェルコンタクト領域（図３の密
集コンタクト領域１００）に形成された複数の第１ウェ
ルコンタクト部２００、２０２、２０３と、Ｐウェルコ
ンタクト領域（図３の密集コンタクト領域１０１）に形
成された複数の第２ウェルコンタクト部２０１、２０
４、２０５とを備える。

【００８５】前記第１ウェルコンタクト部２００の周囲
４方向中２方向の境界及び前記第２ウェルコンタクト部
２０１の周囲４方向中２方向の境界には、ロコス素子分
離領域の境界とレジストマスクパターン５の境界が存在
する。

【００８６】前記第１ウェルコンタクト部２０２、２０
３の周囲４方向中３方向の境界及び前記第２ウェルコン
タクト部２０４、２０５の周囲４方向中３方向の境界に
は、ロコス素子分離領域の境界とレジストマスクパター
ン５の境界が存在する。

【００８７】Ｎウェルコンタクト領域も開口しているの
で、Ｎ⁺イオン、Ｐ^-ウェル領域形成用のイオン等が同様
に注入されるが、図１３に示すようにＰ^-ウェル領域が
形成用のイオンが注入されるのは微小領域のみであり、
Ｐ^-濃度は比較的低い。また、Ｐウェルコンタクト領域
は、図１４に示すように、ダミーゲート電極パターン１
５ａで覆っているので、Ｎ⁺イオンは注入されず、Ｐ^-ウ
ェル領域形成のための注入はダミーゲート電極パターン
１５ａを通して注入される。よって、基板表面のＰ^-濃
度を更に高く設定できる。よってＰウェルコンタクト領
域の抵抗を更に下げることができる。

【００８８】次に図１５に示すように、Ｎ^-ウェル領域
及びＰ⁺ソース／ドレイン領域形成のための注入を同時
に行うためのレジストマスクパターン１７をフォトリソ
グラフィにより形成する。

【００８９】次にＮ^-ウェル領域形成のための注入、Ｐ
チャネルストップ注入、トランジスタのＶｔｈを合わせ
るためのチャネル注入、Ｐ⁺ソース／ドレイン領域形成
のための注入を注入角度０度〜７度で行なう。Ｎウェル
コンタクト領域及びＰウェルコンタクト領域は共にマス
クしているので、Ｐ⁺イオンは注入されず、ＰＭＯＳト
ランジスタ領域のみに注入される。

【００９０】ここで、先ほどダミーゲート電極パターン
１５ａを配置したＮウェルコンタクト領域の周囲では、
イオンがダミーゲート電極パターンを通して注入される
ので、基板内に注入されるイオンの深さが浅く、表面で
の濃度を比較的高く設定できる。よって、Ｎウェルコン
タクト領域のＮ⁺領域７と周囲のＮ^-ウェル領域９は更に
低抵抗に接続することができる。

【００９１】次に、図示してないが、上層のゲート電極
形成のための材料層を堆積し、この材料層を下層と共に
加工することで、ダミーゲート電極パターン１５ａは除
去することができる。図１６にはダミーゲート電極パタ
ーン１５ａを除去した状態を示している。

【００９２】次に、層間膜１１形成、コンタクトホール
１２形成、金属配線１３形成、保護膜１４形成等をへ
て、半導体装置の前半工程（ウェハー工程）が完了す
る。

【００９３】最後に、後半工程のアセンブリ工程を行っ
て、半導体装置が完了する。（実施例５）この実施例は、フラッシュメモリーのよう
なゲート電極が２層構造のものについて、下層のゲート
電極を注入プロファイル制御のためのダミーゲート電極
パターンとして用いた例である。

【００９４】図１７〜２０は、実施例４の図１３〜１６
にそれぞれ対応した図である。特に、図１８〜２０は、
ウェルコンタクト領域のみに関して説明した図である。
図１７は平面図、図１８〜２０は図１７のＦ−Ｆ’での
製造工程断面図である。図中左（Ｆ側）からＮ^-ウェル
領域の中央部のウェルコンタクト領域、Ｎ^-ウェル領域
端部のウェルコンタクト領域、Ｐ^-ウェル領域の中央部
のウェルコンタクト領域、Ｐ^-ウェル領域端部のウェル
コンタクト領域を示す。

【００９５】この装置の製造方法を、工程順に説明す
る。

【００９６】まず、図１８に示すように公知のロコス素
子分離領域形成工程により、半導体基板１上に膜厚４０
０ｎｍのロコス素子分離領域２を形成する。次に膜厚１
０ｎｍのシリコン酸化膜からなるゲート絶縁膜３を介し
て、ゲート電極の下層１８を形成する。この下層１８の
形成と同時に、図１７に示すようにＮウェルコンタクト
領域の周囲をダミーゲート電極パターン１８ａで囲むよ
うにすると共に、Ｐウェルコンタクト領域もダミーゲー
ト電極パターン１８ａで覆う。このときロコス素子分離
領域上を連続してダミーゲート電極パターン１８ａで覆
ってもよい。

【００９７】次に、Ｐ^-ウェル領域及びＮ⁺ソース／ドレ
イン領域形成のための注入を同時に行うためのレジスト
マスクパターン１６をフォトリソグラフィにより形成す
る。Ｐウェルコンタクト領域はダミーゲート電極パター
ン１８ａで覆っているので、レジストパターン１６を残
さなくてよい。

【００９８】更にＰ^-ウェル領域形成のための注入、Ｎ
チャネルストップ注入、トランジスタのＶｔｈを合わせ
るためのチャネル注入、Ｎ⁺ソース／ドレイン領域形成
のための注入を注入角度０度〜７度で行なう。注入条件
は、Ｐ^-ウェル領域形成のための注入が、イオン種がＢ⁺
イオン、エネルギーが４００ｋｅＶ、ドーズ量が１Ｅ１
３ｃｍ^-2で、Ｎチャネルストップ注入が、イオン種がＢ
⁺イオン、エネルギーが１８０ｋｅＶ、ドーズ量が１Ｅ
１３ｃｍ^-2で、チャネル注入が、イオン種がＢ⁺イオ
ン、エネルギーが２０ｋｅＶ、ドーズ量が１０¹²ｃｍ^-2
台で、Ｎ⁺ソース／ドレイン領域形成のための注入が、
イオン種がＡｓ⁺イオン、エネルギーが４０ｋｅＶ、ド
ーズ量が３Ｅ１５ｃｍ^-2である。

【００９９】更に、Ｎウェルコンタクト領域（図１７の
密集コンタクト領域１００）に形成された複数の第１ウ
ェルコンタクト部２００、２０２、２０３と、Ｐウェル
コンタクト領域（図１７の密集コンタクト領域１０１）
に形成された複数の第２ウェルコンタクト部２０１、２
０４、２０５とを備える。

【０１００】前記第１ウェルコンタクト部２００の周囲
４方向中２方向の境界及び前記第２ウェルコンタクト部
２０１の周囲４方向中２方向の境界には、ロコス素子分
離領域の境界とレジストマスクパターン５の境界が存在
する。

【０１０１】前記第１ウェルコンタクト部２０２、２０
３の周囲４方向中３方向の境界及び前記第２ウェルコン
タクト部２０４、２０５の周囲４方向中３方向の境界に
は、ロコス素子分離領域の境界とレジストマスクパター
ン５の境界が存在する。

【０１０２】Ｎウェルコンタクト領域も開口しているの
で、Ｎ⁺イオン、Ｐ^-ウェル領域形成用のイオン等が同様
に注入されるが、図１７に示すようにＰ^-ウェル領域形
成用のイオンが注入されるのは微小領域のみであり、Ｐ
^-濃度は比較的低い。また、Ｐウェルコンタクト領域
は、図１８に示すように、ダミーゲート電極パターン１
８ａで覆っているので、Ｎ⁺イオンは注入されず、Ｐ^-ウ
ェル領域形成のための注入はダミーゲート電極パターン
１８ａを通して注入される。よって、基板表面のＰ^-濃
度を更に高く設定できる。よってＰウェルコンタクト領
域の抵抗を更に下げることができる。

【０１０３】次に図１９に示すように、Ｎ^-ウェル領域
及びＰ⁺ソース／ドレイン領域形成のための注入を同時
に行うためのレジストマスクパターン１７をフォトリソ
グラフィにより形成する。

【０１０４】次にＮ^-ウェル領域形成のための注入、Ｐ
チャネルストップ注入、トランジスタのＶｔｈを合わせ
るためのチャネル注入、Ｐ⁺ソース／ドレイン領域形成
のための注入を注入角度０度〜７度で行なう。Ｎウェル
コンタクト領域及びＰウェルコンタクト領域は共にマス
クしているので、Ｐ⁺イオンは注入されず、ＰＭＯＳト
ランジスタ領域のみに注入される。

【０１０５】ここで、先ほどダミーゲート電極パターン
１８ａを配置したＮウェルコンタクト領域の周囲では、
イオンがダミーゲート電極パターンを通して注入される
ので、基板内に注入されるイオンの深さが浅く、表面で
の濃度を比較的高く設定できる。よって、Ｎウェルコン
タクト領域のＮ⁺領域７と周囲のＮ^-ウェル領域９は更に
低抵抗に接続することができる。

【０１０６】次に、図示してないが、上層のゲート電極
形成のための材料層を堆積し、この材料層を下層と共に
加工することで、ダミーゲート電極パターン１８ａは除
去することができる。図２０にはダミーゲート電極パタ
ーン１８ａを除去した状態を示している。

【０１０７】次に、層間膜１１形成、コンタクトホール
１２形成、金属配線１３形成、保護膜１４形成等をへ
て、半導体装置の前半工程（ウェハー工程）が完了す
る。

【０１０８】最後に、後半工程のアセンブリ工程を行っ
て、半導体装置が完了する。

【０１０９】

【発明の効果】本発明によれば、ＣＭＯＳ構造を用いた
半導体装置において、ウェル領域形成とソース／ドレイ
ン領域形成のためのマスクを共用させることで、イオン
拡散形成に伴うマスク工程を削減でき、半導体プロセス
を簡略化できる効果がある。コスト低減はもちろん、同
時に製造工程が短くなるのでターンアラウンドタイム
（ＴＡＴ）が向上し、短納期化にも効果がある。

【図面の簡単な説明】

【図１】本発明の実施例１の半導体装置の製造工程断面
図である。

【図２】本発明の実施例１の半導体装置の製造工程断面
図である。

【図３】本発明の実施例１の半導体装置の概略平面図で
ある。

【図４】本発明の実施例１の半導体装置の概略平面図で
ある。

【図５】本発明の実施例１の半導体装置の要部の製造工
程断面図である。

【図６】本発明の実施例１の半導体装置の要部の製造工
程断面図である。

【図７】本発明の実施例２の半導体装置の要部の製造工
程断面図である。

【図８】本発明の実施例２の半導体装置の要部の製造工
程断面図である。

【図９】本発明の実施例３の半導体装置の概略平面図で
ある。

【図１０】本発明の実施例３の半導体装置の要部の製造
工程断面図である。

【図１１】本発明の実施例３の半導体装置の要部の製造
工程断面図である。

【図１２】本発明の実施例３の半導体装置の要部の製造
工程断面図である。

【図１３】本発明の実施例４の半導体装置の概略平面図
である。

【図１４】本発明の実施例４の半導体装置の要部の製造
工程断面図である。

【図１５】本発明の実施例４の半導体装置の要部の製造
工程断面図である。

【図１６】本発明の実施例４の半導体装置の要部の製造
工程断面図である。

【図１７】本発明の実施例５の半導体装置の概略平面図
である。

【図１８】本発明の実施例５の半導体装置の要部の製造
工程断面図である。

【図１９】本発明の実施例５の半導体装置の要部の製造
工程断面図である。

【図２０】本発明の実施例５の半導体装置の要部の製造
工程断面図である。

【図２１】従来の半導体装置の概略平面図である。

【符号の説明】

１半導体基板２ロコス素子分離領域３ゲート絶縁膜４ゲート電極５、８、１６、１７レジストマスクパターン６Ｐ^-ウェル領域７Ｎ⁺ソース／ドレイン領域９Ｎ^-ウェル領域１０Ｐ⁺ソース／ドレイン領域１１層間絶縁膜１２コンタクトホール２００、２０２、２０３第１ウェルコンタクト部２０１、２０４、２０５第２ウェルコンタクト部１３金属配線１４保護膜４ａ、１８ａダミーゲート電極パターン２０Ｎウェルコンタクト領域２１Ｐウェルコンタクト領域１００、１０１密集コンタクト部

Claims

【特許請求の範囲】

【請求項１】（ｉ）第１導電型ソース／ドレイン領域
形成領域、第２導電型ソース／ドレイン領域形成領域、
第１導電型基板コンタクト領域形成領域及び第２導電型
ウェルコンタクト領域形成領域をそれぞれ区画するロコ
ス素子分離領域を第１導電型の半導体基板上に形成した
後、ゲート絶縁膜を介して各ソース／ドレイン領域形成
領域にゲート電極を形成する工程と、（ｉｉ）第２導電
型ソース／ドレイン領域形成のための開口部と、第１導
電型基板コンタクト領域を形成するためのマスク部と、
第２導電型ウェルコンタクト領域形成のための開口部と
を有するマスクパターンを形成する工程と、（ｉｉｉ）
上記マスクパターンを用いて、７度以下の垂直イオン注
入により、第１導電型基板コンタクト領域、第２導電型
ソース／ドレイン領域及び第２導電型ウェルコンタクト
領域を形成する工程と、（ｉｖ）第２導電型ウェル領域
形成かつ第１導電型ソース／ドレイン領域形成のための
開口部と、第２導電型ウェルコンタクト領域形成のため
のマスク部とを有するマスクパターンを形成する工程
と、（ｖ）上記マスクパターンを用いて、７度以下の垂
直イオン注入により、第２導電型ウェル領域及び第１導
電型ソース／ドレイン領域を形成する工程と、を含むこ
とを特徴とする半導体装置の製造方法。
【請求項２】第２導電型ソース／ドレイン領域が第１
導電型ウェル領域内に形成され、第１導電型ウェル領域
が工程（ｉｉ）のマスクパターンを用いて、７度以下の
垂直イオン注入により形成され、第１導電型基板コンタ
クト領域が第１導電型ウェルコンタクト領域である請求
項１に記載の製造方法。
【請求項３】第２導電型ウェルコンタクト領域内に複
数の第１ウェルコンタクト部を備え、第１導電型基板又
はウェルコンタクト領域内に複数の第２ウェルコンタク
ト部を備え、第１導電型基板又はウェルコンタクト領域
及び第２導電型ウェルコンタクト領域がロコス素子分離
領域で区画されてなる請求１又は２に記載の製造方法。
【請求項４】第１及び第２ウェルコンタクト部が、２
又は３個以上形成される請求項３に記載の製造方法。
【請求項５】第２導電型ウェルコンタクト領域が、ロ
コス素子分離領域で区画され、かつ第２導電型ウェル領
域の端部に位置し、工程（ｉｉ）と（ｉｖ）において第
２導電型ウェル領域の端部側に境界のないマスクパター
ンを用いて形成される請求項１又は２に記載の製造方
法。
【請求項６】工程（ｉｉｉ）において、第２導電型ソ
ース／ドレイン領域かつ第２導電型ウェルコンタクト領
域を形成するための注入深さが、第１導電型ウェル領域
を形成するための注入深さより浅く、工程（ｖ）において、第１導電型ソース／ドレイン領域
を形成するための注入深さが、第２導電型ウェル領域を
形成するための注入深さより浅い請求項２に記載の製造
方法。
【請求項７】工程（ｉｉｉ）における第１導電型ウェ
ル領域を形成するための注入深さが、工程（ｖ）におけ
る第２導電型ウェル領域を形成するための注入深さより
深い請求項２に記載の製造方法。
【請求項８】工程（ｉ）において、ゲート電極と同時
に第２導電型ウェルコンタクト領域形成領域の外周にダ
ミーゲート電極パターンを形成し、工程（ｉｖ）において、マスクパターンがダミーゲート
電極パターン上にも開口部を有し、工程（ｖ）において、上記マスクパターンを用いて第２
導電型ウェルコンタクト領域形成のための注入が行われ
る請求項１〜７のいずれか１つに記載の製造方法。
【請求項９】工程（ｉ）のゲート電極を下層ゲート電
極とし、工程（ｖ）の後、電極材層を積層し、次いでパ
ターニングすることにより、下層ゲート電極上に上層ゲ
ート電極を形成すると共にダミーゲート電極パターンを
除去する請求項８に記載の製造方法。