JPH11186405A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11186405A JPH11186405A JP9350862A JP35086297A JPH11186405A JP H11186405 A JPH11186405 A JP H11186405A JP 9350862 A JP9350862 A JP 9350862A JP 35086297 A JP35086297 A JP 35086297A JP H11186405 A JPH11186405 A JP H11186405A
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract
(57)【要約】
【課題】 トリプルウェル構造を有する半導体装置及び
その製造方法に関し、より少ないリソグラフィー工程数
でトリプルウェル構造を製造しうる半導体装置の構造及
びその製造方法を提供する。 【解決手段】 第１導電型の半導体基板１０と、半導体
基板１０の領域２０を囲う領域１８に形成された第１導
電型と異なる第２導電型のウェル２８と、領域２０の半
導体基板１０内部に埋め込んで形成され、側部において
ウェル２８と接続された第２導電型の拡散層４２と、領
域２０の半導体基板１０の表面側に形成され、ウェル２
８及び拡散層４２により半導体基板１０の他の領域から
電気的に分離された第１導電型のウェル４４とにより半
導体装置を構成する。
その製造方法に関し、より少ないリソグラフィー工程数
でトリプルウェル構造を製造しうる半導体装置の構造及
びその製造方法を提供する。 【解決手段】 第１導電型の半導体基板１０と、半導体
基板１０の領域２０を囲う領域１８に形成された第１導
電型と異なる第２導電型のウェル２８と、領域２０の半
導体基板１０内部に埋め込んで形成され、側部において
ウェル２８と接続された第２導電型の拡散層４２と、領
域２０の半導体基板１０の表面側に形成され、ウェル２
８及び拡散層４２により半導体基板１０の他の領域から
電気的に分離された第１導電型のウェル４４とにより半
導体装置を構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、特に、トリプルウェル構造を有する
半導体装置及びその製造方法に関する。
の製造方法に係り、特に、トリプルウェル構造を有する
半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、ＤＲＡＭや不揮発性メモリなどの
あらゆる半導体装置において複数のウェルに各々特定の
電位を与えることが要求されており、通常のＮウェルと
Ｐウェルの他に、Ｐウェル又はＮウェルの中に導電型の
異なるウェルを形成した第三のウェルを設けるウェル構
造、いわゆるトリプルウェル構造が注目されている。中
でも、高エネルギーイオン注入技術を用いてトリプルウ
ェルを形成する方法は、スループットの観点から特に優
れており、今後の展開が有望視されている。
あらゆる半導体装置において複数のウェルに各々特定の
電位を与えることが要求されており、通常のＮウェルと
Ｐウェルの他に、Ｐウェル又はＮウェルの中に導電型の
異なるウェルを形成した第三のウェルを設けるウェル構
造、いわゆるトリプルウェル構造が注目されている。中
でも、高エネルギーイオン注入技術を用いてトリプルウ
ェルを形成する方法は、スループットの観点から特に優
れており、今後の展開が有望視されている。
【０００３】高エネルギーイオン注入技術を用いてトリ
プルウェル構造を形成する従来の半導体装置の製造方法
について、図１４乃至図１６を用いて説明する。図１４
乃至図１６は従来の半導体装置の製造方法を示す工程断
面図である。なお、以下の説明では、通常のＣＭＯＳウ
ェルと、Ｎウェル中に形成された周辺回路用の異電位Ｐ
ウェルと、Ｎウェル中に形成されたメモリセル用の異電
位Ｐウェルとを有するＤＲＡＭに適用する例を示す。
プルウェル構造を形成する従来の半導体装置の製造方法
について、図１４乃至図１６を用いて説明する。図１４
乃至図１６は従来の半導体装置の製造方法を示す工程断
面図である。なお、以下の説明では、通常のＣＭＯＳウ
ェルと、Ｎウェル中に形成された周辺回路用の異電位Ｐ
ウェルと、Ｎウェル中に形成されたメモリセル用の異電
位Ｐウェルとを有するＤＲＡＭに適用する例を示す。
【０００４】まず、Ｐ形シリコン基板１００上に、例え
ば通常のＬＯＣＯＳ（LOCal Oxidation of Silicon）法
によりフィールド酸化膜１０２を形成する。図１４
（ａ）において、フィールド酸化膜１０２により画定さ
れた素子領域は、図面左側からそれぞれ、周辺回路のＰ
ＭＯＳ領域１０４、周辺回路のＮＭＯＳ領域１０６、異
電位ウェル中に形成する周辺回路のＮＭＯＳ領域１０
８、メモリセル領域１１０に相当するものとする。
ば通常のＬＯＣＯＳ（LOCal Oxidation of Silicon）法
によりフィールド酸化膜１０２を形成する。図１４
（ａ）において、フィールド酸化膜１０２により画定さ
れた素子領域は、図面左側からそれぞれ、周辺回路のＰ
ＭＯＳ領域１０４、周辺回路のＮＭＯＳ領域１０６、異
電位ウェル中に形成する周辺回路のＮＭＯＳ領域１０
８、メモリセル領域１１０に相当するものとする。
【０００５】次いで、例えば９００℃の乾燥酸化法によ
りシリコン基板を熱酸化し、素子領域に膜厚約１０ｎｍ
のシリコン酸化膜１１２を形成する（図１４（ａ））。
続いて、通常のリソグラフィー技術により、ＰＭＯＳ領
域１０４、ＮＭＯＳ領域１０８、メモリセル領域１１０
を露出するフォトレジスト１１４を形成する。この後、
フォトレジスト１１４をマスクとして燐イオンをイオン
注入し、シリコン基板１００内部の領域にＮ形拡散層１
１６、１１８を形成する（図１４（ｂ））。例えば、燐
イオンを、加速エネルギー１ＭｅＶ、ドーズ量３×１０
13ｃｍ -2としてイオン注入する。
りシリコン基板を熱酸化し、素子領域に膜厚約１０ｎｍ
のシリコン酸化膜１１２を形成する（図１４（ａ））。
続いて、通常のリソグラフィー技術により、ＰＭＯＳ領
域１０４、ＮＭＯＳ領域１０８、メモリセル領域１１０
を露出するフォトレジスト１１４を形成する。この後、
フォトレジスト１１４をマスクとして燐イオンをイオン
注入し、シリコン基板１００内部の領域にＮ形拡散層１
１６、１１８を形成する（図１４（ｂ））。例えば、燐
イオンを、加速エネルギー１ＭｅＶ、ドーズ量３×１０
13ｃｍ -2としてイオン注入する。
【０００６】Ｎ形拡散層１１６、１１８はウェル底部に
濃度の高い部分を形成するためのものであり、イオン注
入の条件は、Ｎウェル内のＰウェルとシリコン基板１０
０との間のパンチスルー耐性、ラッチアップ耐性により
律則される。次いで、フォトレジスト１１４を除去した
後、通常のリソグラフィー技術により、ＰＭＯＳ領域１
０４、ＮＭＯＳ領域１０８を露出するフォトレジスト１
２０を形成する。
濃度の高い部分を形成するためのものであり、イオン注
入の条件は、Ｎウェル内のＰウェルとシリコン基板１０
０との間のパンチスルー耐性、ラッチアップ耐性により
律則される。次いで、フォトレジスト１１４を除去した
後、通常のリソグラフィー技術により、ＰＭＯＳ領域１
０４、ＮＭＯＳ領域１０８を露出するフォトレジスト１
２０を形成する。
【０００７】続いて、フォトレジスト１２０をマスクと
して燐イオンをイオン注入し、底部においてＮ形拡散層
１１６、１１８に接続されたＮウェル１２２、１２４を
形成する（図１４（ｃ））。例えば、加速エネルギー２
００ｋｅＶ、ドーズ量４×１０12ｃｍ-2として、及び、
加速エネルギー８０ｋｅＶ、ドーズ量１×１０12ｃｍ-2
としてイオン注入する。エネルギーの高いイオン注入は
フィールドトランジスタの閾値電圧を十分高く保つため
のチャネルストップイオン注入に相当し、エネルギーの
低いイオン注入はＰＭＯＳ領域１０４のＰＭＯＳトラン
ジスタの閾値電圧制御用のイオン注入に相当する。
して燐イオンをイオン注入し、底部においてＮ形拡散層
１１６、１１８に接続されたＮウェル１２２、１２４を
形成する（図１４（ｃ））。例えば、加速エネルギー２
００ｋｅＶ、ドーズ量４×１０12ｃｍ-2として、及び、
加速エネルギー８０ｋｅＶ、ドーズ量１×１０12ｃｍ-2
としてイオン注入する。エネルギーの高いイオン注入は
フィールドトランジスタの閾値電圧を十分高く保つため
のチャネルストップイオン注入に相当し、エネルギーの
低いイオン注入はＰＭＯＳ領域１０４のＰＭＯＳトラン
ジスタの閾値電圧制御用のイオン注入に相当する。
【０００８】ここで、このようにして形成するＮウェル
１２４は、最終的には異電位Ｐウェルとシリコン基板１
００とを電気的に分離する役割を果たすものであり、メ
モリセル領域１１０を囲う環状の領域に形成する。次い
で、フォトレジスト１２０を除去した後、通常のリソグ
ラフィー技術により、ＮＭＯＳ領域１０６、ＮＭＯＳ領
域１０８内のＰウェル形成予定領域１２６を露出するフ
ォトレジスト１２８を形成する。ここで、Ｐウェル形成
予定領域１２６は、Ｎウェル１２４の内縁側に位置する
ように配置し、Ｎウェル１２４の外縁側はフォトレジス
ト１２８により覆われるようにする。
１２４は、最終的には異電位Ｐウェルとシリコン基板１
００とを電気的に分離する役割を果たすものであり、メ
モリセル領域１１０を囲う環状の領域に形成する。次い
で、フォトレジスト１２０を除去した後、通常のリソグ
ラフィー技術により、ＮＭＯＳ領域１０６、ＮＭＯＳ領
域１０８内のＰウェル形成予定領域１２６を露出するフ
ォトレジスト１２８を形成する。ここで、Ｐウェル形成
予定領域１２６は、Ｎウェル１２４の内縁側に位置する
ように配置し、Ｎウェル１２４の外縁側はフォトレジス
ト１２８により覆われるようにする。
【０００９】続いて、フォトレジスト１２８をマスクと
してボロンイオンをイオン注入し、ＮＭＯＳ領域１０６
のシリコン基板１００内にＰウェル１３０を、Ｐウェル
形成予定領域１２６のシリコン基板１００内にＰウェル
１３２を形成する（図１５（ａ））。ここで、Ｐウェル
１３２は、Ｐウェル１３２下に位置するＮ形拡散層１１
８によってシリコン基板１００と電気的に分離するの
で、Ｎ形拡散層１１８よりも浅くなるように形成する。
してボロンイオンをイオン注入し、ＮＭＯＳ領域１０６
のシリコン基板１００内にＰウェル１３０を、Ｐウェル
形成予定領域１２６のシリコン基板１００内にＰウェル
１３２を形成する（図１５（ａ））。ここで、Ｐウェル
１３２は、Ｐウェル１３２下に位置するＮ形拡散層１１
８によってシリコン基板１００と電気的に分離するの
で、Ｎ形拡散層１１８よりも浅くなるように形成する。
【００１０】Ｐウェル１３０、１３２を形成するための
イオン注入は、例えば、ボロンイオンを、加速エネルギ
ー１８０ｋｅＶ、ドーズ量１．５×１０13ｃｍ-2とし
て、加速エネルギー１００ｋｅＶ、ドーズ量４×１０12
ｃｍ-2として、及び加速エネルギー５０ｋｅＶ、ドーズ
量１×１０12ｃｍ-2として、３回注入する。ここで、高
いエネルギー（１８０ｋｅＶ）で行うイオン注入は、Ｐ
ウェル１３０、１３２底部に濃度の高い部分を形成する
ためのイオン注入であり、ＮＭＯＳ領域１０８に形成さ
れるＮＭＯＳのＮ形ソースドレインとＮ形拡散層１１８
との間のパンチスルー耐性及びラッチアップ耐性により
律則される。
イオン注入は、例えば、ボロンイオンを、加速エネルギ
ー１８０ｋｅＶ、ドーズ量１．５×１０13ｃｍ-2とし
て、加速エネルギー１００ｋｅＶ、ドーズ量４×１０12
ｃｍ-2として、及び加速エネルギー５０ｋｅＶ、ドーズ
量１×１０12ｃｍ-2として、３回注入する。ここで、高
いエネルギー（１８０ｋｅＶ）で行うイオン注入は、Ｐ
ウェル１３０、１３２底部に濃度の高い部分を形成する
ためのイオン注入であり、ＮＭＯＳ領域１０８に形成さ
れるＮＭＯＳのＮ形ソースドレインとＮ形拡散層１１８
との間のパンチスルー耐性及びラッチアップ耐性により
律則される。
【００１１】中間のエネルギー（１００ｋｅＶ）で行う
イオン注入は、フィールドトランジスタの閾値電圧を十
分高く保つためのチャネルストップイオン注入である。
低いエネルギー（５０ｋｅＶ）で行うイオン注入は、Ｎ
ＭＯＳ領域１０６、１０８のＮＭＯＳの閾値電圧を制御
するためのイオン注入である。この後、フォトレジスト
１２８を除去し、シリコン基板１００の全面にボロンイ
オンを、例えば、加速エネルギー１８ｋｅＶ、ドーズ量
２×１０12ｃｍ-2としてイオン注入する。これにより、
Ｎウェル１２２中に形成されるＰＭＯＳの閾値電圧、Ｐ
ウェル１３０、１３２中に形成されるＮＭＯＳの閾値電
圧が所望の値に調整される。
イオン注入は、フィールドトランジスタの閾値電圧を十
分高く保つためのチャネルストップイオン注入である。
低いエネルギー（５０ｋｅＶ）で行うイオン注入は、Ｎ
ＭＯＳ領域１０６、１０８のＮＭＯＳの閾値電圧を制御
するためのイオン注入である。この後、フォトレジスト
１２８を除去し、シリコン基板１００の全面にボロンイ
オンを、例えば、加速エネルギー１８ｋｅＶ、ドーズ量
２×１０12ｃｍ-2としてイオン注入する。これにより、
Ｎウェル１２２中に形成されるＰＭＯＳの閾値電圧、Ｐ
ウェル１３０、１３２中に形成されるＮＭＯＳの閾値電
圧が所望の値に調整される。
【００１２】次いで、通常のリソグラフィー技術によ
り、メモリセル領域１１０を露出するフォトレジスト１
３４を形成する。続いて、フォトレジスト１３４をマス
クとしてボロンイオンをイオン注入し、メモリセル領域
１１０のシリコン基板１００の表面側に、Ｐウェル１３
６を形成する（図１５（ｂ））。
り、メモリセル領域１１０を露出するフォトレジスト１
３４を形成する。続いて、フォトレジスト１３４をマス
クとしてボロンイオンをイオン注入し、メモリセル領域
１１０のシリコン基板１００の表面側に、Ｐウェル１３
６を形成する（図１５（ｂ））。
【００１３】例えば、ボロンイオンを、加速エネルギー
１８０ｋｅＶ、ドーズ量５×１０12ｃｍ-2として、加速
エネルギー１００ｋｅＶ、ドーズ量２×１０12ｃｍ-2と
して、加速エネルギー５０ｋｅＶ、ドーズ量１×１０12
ｃｍ-2として、及び加速エネルギー１８ｋｅＶ、ドーズ
量５×１０12ｃｍ-2として、４回注入する。ここで、高
いエネルギー（１８０ｋｅＶ）で行うイオン注入は、Ｐ
ウェル１３６底部に濃度の高い部分を形成するためのイ
オン注入であり、メモリセル領域１１０に形成されるＮ
ＭＯＳのＮ形ソースドレインとＮ形拡散層１１８との間
のパンチスルー耐性及びラッチアップ耐性により律則さ
れる。
１８０ｋｅＶ、ドーズ量５×１０12ｃｍ-2として、加速
エネルギー１００ｋｅＶ、ドーズ量２×１０12ｃｍ-2と
して、加速エネルギー５０ｋｅＶ、ドーズ量１×１０12
ｃｍ-2として、及び加速エネルギー１８ｋｅＶ、ドーズ
量５×１０12ｃｍ-2として、４回注入する。ここで、高
いエネルギー（１８０ｋｅＶ）で行うイオン注入は、Ｐ
ウェル１３６底部に濃度の高い部分を形成するためのイ
オン注入であり、メモリセル領域１１０に形成されるＮ
ＭＯＳのＮ形ソースドレインとＮ形拡散層１１８との間
のパンチスルー耐性及びラッチアップ耐性により律則さ
れる。
【００１４】中間のエネルギー（１００ｋｅＶ）で行う
イオン注入は、フィールドトランジスタの閾値電圧を十
分高く保つためのチャネルストップイオン注入である。
低いエネルギー（５０ｋｅＶ、１８ｋｅＶ）で行うイオ
ン注入は、メモリセル領域１１０のＮＭＯＳの閾値電圧
を制御するためのイオン注入である。このようにして、
従来の半導体装置の製造方法では、４回のリソグラフィ
ー工程を経ることによって、Ｎウェル１２２、１２４、
Ｐウェル１３０、異電位Ｐウェル１３２、１３６よりな
るトリプルウェル構造が形成されいた（図１５
（ｃ））。
イオン注入は、フィールドトランジスタの閾値電圧を十
分高く保つためのチャネルストップイオン注入である。
低いエネルギー（５０ｋｅＶ、１８ｋｅＶ）で行うイオ
ン注入は、メモリセル領域１１０のＮＭＯＳの閾値電圧
を制御するためのイオン注入である。このようにして、
従来の半導体装置の製造方法では、４回のリソグラフィ
ー工程を経ることによって、Ｎウェル１２２、１２４、
Ｐウェル１３０、異電位Ｐウェル１３２、１３６よりな
るトリプルウェル構造が形成されいた（図１５
（ｃ））。
【００１５】また、図１５（ａ）の工程において、図１
６（ａ）に示すようなフォトレジスト１２８ａを用いる
ことにより、Ｐウェル１３０、１３２、１３６を同時に
形成することも行われている。しかしながら、この場合
にはメモリセル領域１１０のＮＭＯＳの閾値電圧を調整
するためのイオン注入工程を別途設ける必要があり、メ
モリセル領域１１０を露出するフォトレジスト１３４ａ
を形成する工程を経る必要があるため（図１６
（ｂ））、結果としてはリソグラフィー工程数に増減は
なかった。
６（ａ）に示すようなフォトレジスト１２８ａを用いる
ことにより、Ｐウェル１３０、１３２、１３６を同時に
形成することも行われている。しかしながら、この場合
にはメモリセル領域１１０のＮＭＯＳの閾値電圧を調整
するためのイオン注入工程を別途設ける必要があり、メ
モリセル領域１１０を露出するフォトレジスト１３４ａ
を形成する工程を経る必要があるため（図１６
（ｂ））、結果としてはリソグラフィー工程数に増減は
なかった。
【００１６】
【発明が解決しようとする課題】このように、上記従来
の半導体装置の製造方法では、Ｐウェル１３２、１３６
をシリコン基板１００から電気的に分離するためのＮウ
ェル１２２、１２４、Ｎ形拡散層１１６、１１８を形成
する際に２回のリソグラフィー工程を必要とし、すなわ
ち、トリプルウェル構造を形成するために計４回のリソ
グラフィー工程を必要とするため、通常のＣＭＯＳツイ
ンウェルを形成するプロセスと比較してリソグラフィー
工程数が１工程増加していた。
の半導体装置の製造方法では、Ｐウェル１３２、１３６
をシリコン基板１００から電気的に分離するためのＮウ
ェル１２２、１２４、Ｎ形拡散層１１６、１１８を形成
する際に２回のリソグラフィー工程を必要とし、すなわ
ち、トリプルウェル構造を形成するために計４回のリソ
グラフィー工程を必要とするため、通常のＣＭＯＳツイ
ンウェルを形成するプロセスと比較してリソグラフィー
工程数が１工程増加していた。
【００１７】本発明の目的は、より少ないリソグラフィ
ー工程数でトリプルウェル構造を形成しうる半導体装置
の構造及びその製造方法を提供することにある。
ー工程数でトリプルウェル構造を形成しうる半導体装置
の構造及びその製造方法を提供することにある。
【００１８】
【課題を解決するための手段】上記目的は、第１導電型
の半導体基板と、前記半導体基板の第１の領域を囲う第
２の領域に形成された前記第１導電型と異なる第２導電
型の第１のウェルと、前記第１の領域の前記半導体基板
内部に埋め込んで形成され、側部において前記第１のウ
ェルと接続された前記第２導電型の第１の拡散層と、前
記第１の領域の前記半導体基板の表面側に形成され、前
記第１のウェル及び前記第１の拡散層により前記半導体
基板の他の領域から電気的に分離された前記第１導電型
の第２のウェルとを有することを特徴とする半導体装置
によって達成される。このようにして半導体装置を構成
することにより、第１の拡散層と第２のウェルとを同一
のマスク材を用いて形成することができるので、第１の
ウェル及び第１の拡散層とにより第２のウェルを半導体
基板から電気的に分離する場合にもリソグラフィー工程
が増加することなくトリプルウェルを形成することがで
きる。これにより、４回のリソグラフィー工程でトリプ
ルウェル構造を形成する従来の方法と比較して、スルー
プットを向上し、且つ、製造コストを低減することがで
きる。
の半導体基板と、前記半導体基板の第１の領域を囲う第
２の領域に形成された前記第１導電型と異なる第２導電
型の第１のウェルと、前記第１の領域の前記半導体基板
内部に埋め込んで形成され、側部において前記第１のウ
ェルと接続された前記第２導電型の第１の拡散層と、前
記第１の領域の前記半導体基板の表面側に形成され、前
記第１のウェル及び前記第１の拡散層により前記半導体
基板の他の領域から電気的に分離された前記第１導電型
の第２のウェルとを有することを特徴とする半導体装置
によって達成される。このようにして半導体装置を構成
することにより、第１の拡散層と第２のウェルとを同一
のマスク材を用いて形成することができるので、第１の
ウェル及び第１の拡散層とにより第２のウェルを半導体
基板から電気的に分離する場合にもリソグラフィー工程
が増加することなくトリプルウェルを形成することがで
きる。これにより、４回のリソグラフィー工程でトリプ
ルウェル構造を形成する従来の方法と比較して、スルー
プットを向上し、且つ、製造コストを低減することがで
きる。
【００１９】また、上記の半導体装置において、前記第
２の領域の前記半導体基板の表面側に形成され、前記第
１のウェル及び前記第１の拡散層により前記半導体基板
の他の領域から電気的に分離された前記第１導電型の第
３のウェルを更に有することが望ましい。第２導電型の
第１のウェル中の不純物を補償して第１導電型の第３の
ウェルを構成すれば、第３のウェルの実効的なキャリア
濃度を低下することができるので、例えばＤＲＡＭのセ
ンスアンプ回路など、閾値電圧の低いトランジスタを設
ける領域として用いることができる。
２の領域の前記半導体基板の表面側に形成され、前記第
１のウェル及び前記第１の拡散層により前記半導体基板
の他の領域から電気的に分離された前記第１導電型の第
３のウェルを更に有することが望ましい。第２導電型の
第１のウェル中の不純物を補償して第１導電型の第３の
ウェルを構成すれば、第３のウェルの実効的なキャリア
濃度を低下することができるので、例えばＤＲＡＭのセ
ンスアンプ回路など、閾値電圧の低いトランジスタを設
ける領域として用いることができる。
【００２０】また、上記の半導体装置において、前記半
導体基板の第３の領域の前記半導体基板内部に埋め込ん
で形成された前記第２導電型の第２の拡散層と、前記第
３の領域の前記半導体基板の表面側に形成され、前記半
導体基板の他の領域と電気的に接続された前記第１導電
型の第４のウェルとを更に有することが望ましい。この
ように半導体装置を構成することにより、半導体基板と
電気的に接続された第４のウェルと第２のウェルとを同
時に形成することができるので、トリプルウェル構造を
形成する際のリソグラフィー工程を更に少なくすること
ができる。これにより、４回のリソグラフィー工程でト
リプルウェル構造を形成する従来の方法と比較して、ス
ループットを向上し、且つ、製造コストを低減すること
ができる。
導体基板の第３の領域の前記半導体基板内部に埋め込ん
で形成された前記第２導電型の第２の拡散層と、前記第
３の領域の前記半導体基板の表面側に形成され、前記半
導体基板の他の領域と電気的に接続された前記第１導電
型の第４のウェルとを更に有することが望ましい。この
ように半導体装置を構成することにより、半導体基板と
電気的に接続された第４のウェルと第２のウェルとを同
時に形成することができるので、トリプルウェル構造を
形成する際のリソグラフィー工程を更に少なくすること
ができる。これにより、４回のリソグラフィー工程でト
リプルウェル構造を形成する従来の方法と比較して、ス
ループットを向上し、且つ、製造コストを低減すること
ができる。
【００２１】また、上記の半導体装置において、前記第
１の拡散層中の前記第２導電型の不純物の濃度と、前記
第１の拡散層が形成された深さにおける前記第１のウェ
ル中の前記第２導電型の不純物の濃度とが互いに異なる
ことが望ましい。上記の半導体装置では、第１のウェル
及び第２のウェルに要求される特性に応じて、第１の拡
散層中の第２導電型の不純物の濃度と、第１の拡散層が
形成された深さにおける第１のウェル中の第２導電型の
不純物の濃度とを独立して制御することができる。
１の拡散層中の前記第２導電型の不純物の濃度と、前記
第１の拡散層が形成された深さにおける前記第１のウェ
ル中の前記第２導電型の不純物の濃度とが互いに異なる
ことが望ましい。上記の半導体装置では、第１のウェル
及び第２のウェルに要求される特性に応じて、第１の拡
散層中の第２導電型の不純物の濃度と、第１の拡散層が
形成された深さにおける第１のウェル中の第２導電型の
不純物の濃度とを独立して制御することができる。
【００２２】また、上記の半導体装置において、前記第
１の拡散層の底部の深さと、前記第１のウェルの底部の
深さが異なることが望ましい。上記の半導体装置では、
第１のウェル及び第２のウェルに要求される特性に応じ
て、第１の拡散層の底部の深さと、第１のウェルの底部
の深さとを独立して制御することができる。また、上記
目的は、第１導電型の半導体基板の第１の領域を囲う第
２の領域に、前記第１導電型と異なる第２導電型の第１
のウェルを形成する第１のウェル形成工程と、前記第１
の領域の前記半導体基板内部に埋め込まれ、側部におい
て前記第１のウェルと接続された前記第２導電型の第１
の拡散層を形成する第１の拡散層形成工程と、前記第１
の領域の前記半導体基板の表面側に、前記第１のウェル
及び前記第１の拡散層により前記半導体基板の他の領域
から電気的に分離された前記第１導電型の第２のウェル
を形成する第２のウェル形成工程とを有することを特徴
とする半導体装置の製造方法によっても達成される。こ
のようにして半導体装置を製造することにより、第１の
拡散層及び第１のウェルにより半導体基板から電気的に
分離された第２のウェルを有するトリプルウェル構造を
形成することができる。
１の拡散層の底部の深さと、前記第１のウェルの底部の
深さが異なることが望ましい。上記の半導体装置では、
第１のウェル及び第２のウェルに要求される特性に応じ
て、第１の拡散層の底部の深さと、第１のウェルの底部
の深さとを独立して制御することができる。また、上記
目的は、第１導電型の半導体基板の第１の領域を囲う第
２の領域に、前記第１導電型と異なる第２導電型の第１
のウェルを形成する第１のウェル形成工程と、前記第１
の領域の前記半導体基板内部に埋め込まれ、側部におい
て前記第１のウェルと接続された前記第２導電型の第１
の拡散層を形成する第１の拡散層形成工程と、前記第１
の領域の前記半導体基板の表面側に、前記第１のウェル
及び前記第１の拡散層により前記半導体基板の他の領域
から電気的に分離された前記第１導電型の第２のウェル
を形成する第２のウェル形成工程とを有することを特徴
とする半導体装置の製造方法によっても達成される。こ
のようにして半導体装置を製造することにより、第１の
拡散層及び第１のウェルにより半導体基板から電気的に
分離された第２のウェルを有するトリプルウェル構造を
形成することができる。
【００２３】また、上記の半導体装置の製造方法におい
て、前記第２の領域の前記半導体基板の表面側に、前記
第１のウェル及び前記第１の拡散層により前記半導体基
板の他の領域から電気的に分離された前記第１導電型の
第３のウェルを形成する第３のウェル形成工程を更に有
することが望ましい。第２導電型の第１のウェル中の不
純物を補償して第１導電型の第３のウェルとすれば、実
効的なキャリア濃度が低い第３のウェルを形成すること
ができるので、例えばＤＲＡＭのセンスアンプ回路な
ど、閾値電圧の低いトランジスタを設ける領域として用
いることができる。
て、前記第２の領域の前記半導体基板の表面側に、前記
第１のウェル及び前記第１の拡散層により前記半導体基
板の他の領域から電気的に分離された前記第１導電型の
第３のウェルを形成する第３のウェル形成工程を更に有
することが望ましい。第２導電型の第１のウェル中の不
純物を補償して第１導電型の第３のウェルとすれば、実
効的なキャリア濃度が低い第３のウェルを形成すること
ができるので、例えばＤＲＡＭのセンスアンプ回路な
ど、閾値電圧の低いトランジスタを設ける領域として用
いることができる。
【００２４】また、上記の半導体装置の製造方法におい
て、前記第２のウェル形成工程又は前記第３のウェル形
成工程では、前記半導体基板の第３の領域に、前記半導
体基板の他の領域と電気的に接続された前記第１導電型
の第４のウェルを同時に形成することが望ましい。第２
のウェル又は第３のウェルは、半導体基板と電気的に接
続された第４のウェルと同時に形成することができるの
で、トリプルウェル構造の製造工程を複雑にすることは
ない。
て、前記第２のウェル形成工程又は前記第３のウェル形
成工程では、前記半導体基板の第３の領域に、前記半導
体基板の他の領域と電気的に接続された前記第１導電型
の第４のウェルを同時に形成することが望ましい。第２
のウェル又は第３のウェルは、半導体基板と電気的に接
続された第４のウェルと同時に形成することができるの
で、トリプルウェル構造の製造工程を複雑にすることは
ない。
【００２５】また、上記の半導体装置の製造方法におい
て、前記第１の拡散層形成工程では、前記第４のウェル
下部に前記第２導電型の第２の拡散層を同時に形成する
ことが望ましい。このようにして半導体装置を製造する
ことにより、半導体基板と電気的に接続された第４のウ
ェルと第２のウェルとを同時に形成することができるの
で、トリプルウェル構造を形成する際のリソグラフィー
工程を更に少なくすることができる。
て、前記第１の拡散層形成工程では、前記第４のウェル
下部に前記第２導電型の第２の拡散層を同時に形成する
ことが望ましい。このようにして半導体装置を製造する
ことにより、半導体基板と電気的に接続された第４のウ
ェルと第２のウェルとを同時に形成することができるの
で、トリプルウェル構造を形成する際のリソグラフィー
工程を更に少なくすることができる。
【００２６】また、上記の半導体装置の製造方法におい
て、前記第１の拡散層形成工程及び前記第２のウェル形
成工程では、同一のマスク材を用いて前記第１の拡散層
及び前記第２のウェルを形成することが望ましい。第１
の拡散層と第２のウェルとは同一のマスク材を用いて形
成することができるので、第１のウェル及び第１の拡散
層とにより第２のウェルを半導体基板から電気的に分離
する場合にもリソグラフィー工程が増加することなくト
リプルウェルを形成することができる。
て、前記第１の拡散層形成工程及び前記第２のウェル形
成工程では、同一のマスク材を用いて前記第１の拡散層
及び前記第２のウェルを形成することが望ましい。第１
の拡散層と第２のウェルとは同一のマスク材を用いて形
成することができるので、第１のウェル及び第１の拡散
層とにより第２のウェルを半導体基板から電気的に分離
する場合にもリソグラフィー工程が増加することなくト
リプルウェルを形成することができる。
【００２７】また、上記の半導体装置の製造方法におい
て、前記第１のウェル形成工程及び／又は前記第２のウ
ェル形成工程では、加速エネルギー及びドーズ量を互い
に異にする複数回のイオン注入により前記ウェルを形成
することが望ましい。このようにしてウェルを形成する
ことにより、いわゆるレトログレードウェルを形成する
ことができるので、コンベンショナルウェルによりトリ
プルウェルを形成する場合と比較してスループットを向
上することができる。
て、前記第１のウェル形成工程及び／又は前記第２のウ
ェル形成工程では、加速エネルギー及びドーズ量を互い
に異にする複数回のイオン注入により前記ウェルを形成
することが望ましい。このようにしてウェルを形成する
ことにより、いわゆるレトログレードウェルを形成する
ことができるので、コンベンショナルウェルによりトリ
プルウェルを形成する場合と比較してスループットを向
上することができる。
【００２８】また、上記の半導体装置の製造方法におい
て、前記第１のウェル形成工程及び／又は前記第１の拡
散層形成工程では、前記半導体基板の垂直方向に対して
傾いた方向からイオン注入を行うことが望ましい。この
ようにして第１のウェル又は第１の拡散層を形成すれ
ば、リソグラフィーによる位置合わせズレが生じた場合
にも第１のウェルと第１の拡散層との間の隙間をうめる
ことができるので、第２のウェルを半導体基板から確実
に電気的に分離することができる。
て、前記第１のウェル形成工程及び／又は前記第１の拡
散層形成工程では、前記半導体基板の垂直方向に対して
傾いた方向からイオン注入を行うことが望ましい。この
ようにして第１のウェル又は第１の拡散層を形成すれ
ば、リソグラフィーによる位置合わせズレが生じた場合
にも第１のウェルと第１の拡散層との間の隙間をうめる
ことができるので、第２のウェルを半導体基板から確実
に電気的に分離することができる。
【００２９】また、上記の半導体装置の製造方法におい
て、前記第１のウェルを形成するための第１のマスクパ
ターンと、前記第１の拡散層を形成するための第２のマ
スクパターンは、前記第１の領域と前記第２の領域の間
において開口部が重なる領域を有することが望ましい。
このように第１及び第２のマスクパターンを工夫するこ
とによっても、リソグラフィーによる位置合わせズレが
生じた場合の第１のウェルと第１の拡散層との間の隙間
をうめることができるので、第２のウェルを半導体基板
から確実に電気的に分離することができる。
て、前記第１のウェルを形成するための第１のマスクパ
ターンと、前記第１の拡散層を形成するための第２のマ
スクパターンは、前記第１の領域と前記第２の領域の間
において開口部が重なる領域を有することが望ましい。
このように第１及び第２のマスクパターンを工夫するこ
とによっても、リソグラフィーによる位置合わせズレが
生じた場合の第１のウェルと第１の拡散層との間の隙間
をうめることができるので、第２のウェルを半導体基板
から確実に電気的に分離することができる。
【００３０】また、上記の半導体装置の製造方法におい
て、前記第２のウェルを形成するためのイオン注入のド
ーズ量は、前記第３のウェルを形成するためのイオン注
入のドーズ量よりも少ないことが望ましい。このように
して半導体装置を製造することにより、第２のウェルの
表面濃度を低下し、且つ、第２のウェル領域の半導体基
板に与えるダメージを少なくすることができる。これに
より、例えば第２のウェルをＤＲＡＭのメモリセル領域
として用いる場合、リフレッシュ特性を改善することが
できる。
て、前記第２のウェルを形成するためのイオン注入のド
ーズ量は、前記第３のウェルを形成するためのイオン注
入のドーズ量よりも少ないことが望ましい。このように
して半導体装置を製造することにより、第２のウェルの
表面濃度を低下し、且つ、第２のウェル領域の半導体基
板に与えるダメージを少なくすることができる。これに
より、例えば第２のウェルをＤＲＡＭのメモリセル領域
として用いる場合、リフレッシュ特性を改善することが
できる。
【００３１】また、上記の半導体装置の製造方法におい
て、前記第２のウェルを形成するためのイオン注入の加
速エネルギーは、前記第３のウェルを形成するためのイ
オン注入の加速エネルギーよりも高いことが望ましい。
第２のウェルを形成するためのイオン注入の加速エネル
ギーを高めることによっても、第２のウェルの表面濃度
を低下し、且つ、第２のウェル領域の半導体基板に与え
るダメージを少なくすることができる。これにより、例
えば第２のウェルをＤＲＡＭのメモリセル領域として用
いる場合、リフレッシュ特性を改善することができる。
て、前記第２のウェルを形成するためのイオン注入の加
速エネルギーは、前記第３のウェルを形成するためのイ
オン注入の加速エネルギーよりも高いことが望ましい。
第２のウェルを形成するためのイオン注入の加速エネル
ギーを高めることによっても、第２のウェルの表面濃度
を低下し、且つ、第２のウェル領域の半導体基板に与え
るダメージを少なくすることができる。これにより、例
えば第２のウェルをＤＲＡＭのメモリセル領域として用
いる場合、リフレッシュ特性を改善することができる。
【００３２】また、上記の半導体装置の製造方法におい
て、前記第１の拡散層を形成するためのイオン注入のド
ーズ量は、前記第１のウェルを形成するための最も高い
エネルギーにおけるイオン注入のドーズ量よりも少ない
ことが望ましい。このようにして半導体装置を製造する
ことにより、第２のウェル領域の半導体基板に与えるダ
メージを少なくすることができる。これにより、例えば
第２のウェルをＤＲＡＭのメモリセル領域として用いる
場合、リフレッシュ特性を改善することができる。
て、前記第１の拡散層を形成するためのイオン注入のド
ーズ量は、前記第１のウェルを形成するための最も高い
エネルギーにおけるイオン注入のドーズ量よりも少ない
ことが望ましい。このようにして半導体装置を製造する
ことにより、第２のウェル領域の半導体基板に与えるダ
メージを少なくすることができる。これにより、例えば
第２のウェルをＤＲＡＭのメモリセル領域として用いる
場合、リフレッシュ特性を改善することができる。
【００３３】また、上記の半導体装置の製造方法におい
て、前記第１の拡散層を形成するためのイオン注入の加
速エネルギーは、前記第１のウェルを形成するためのイ
オン注入の加速エネルギーよりも高いことが望ましい。
第１の拡散層を形成するためのイオン注入の加速エネル
ギーを高めることによっても、第２のウェル領域の半導
体基板に与えるダメージを少なくすることができる。こ
れにより、例えば第２のウェルをＤＲＡＭのメモリセル
領域として用いる場合、リフレッシュ特性を改善するこ
とができる。
て、前記第１の拡散層を形成するためのイオン注入の加
速エネルギーは、前記第１のウェルを形成するためのイ
オン注入の加速エネルギーよりも高いことが望ましい。
第１の拡散層を形成するためのイオン注入の加速エネル
ギーを高めることによっても、第２のウェル領域の半導
体基板に与えるダメージを少なくすることができる。こ
れにより、例えば第２のウェルをＤＲＡＭのメモリセル
領域として用いる場合、リフレッシュ特性を改善するこ
とができる。
【００３４】
【発明の実施の形態】［第１実施形態］本発明の第１実
施形態による半導体装置及びその製造方法を図１乃至図
６を用いて説明する。図１は本実施形態による半導体装
置の構造を示す概略断面図、図２及び図３は本実施形態
による半導体装置の製造方法を示す工程断面図、図４は
本実施形態による半導体装置の製造方法におけるＮ形拡
散層の他の形成方法を説明する図、図５及び図６は本実
施形態の変形例による半導体装置の構造及び製造方法を
示す概略断面図である。
施形態による半導体装置及びその製造方法を図１乃至図
６を用いて説明する。図１は本実施形態による半導体装
置の構造を示す概略断面図、図２及び図３は本実施形態
による半導体装置の製造方法を示す工程断面図、図４は
本実施形態による半導体装置の製造方法におけるＮ形拡
散層の他の形成方法を説明する図、図５及び図６は本実
施形態の変形例による半導体装置の構造及び製造方法を
示す概略断面図である。
【００３５】はじめに、本実施形態による半導体装置の
構造について図１を用いて説明する。Ｐ形シリコン基板
１０上には、素子領域を画定するためのフィールド酸化
膜１２が形成されている。図１において、フィールド酸
化膜１２により画定された素子領域は、図面左側からそ
れぞれ周辺回路のＰＭＯＳ領域１４、周辺回路のＮＭＯ
Ｓ領域１６、異電位ウェル中に形成する周辺回路のＮＭ
ＯＳ領域１８、メモリセル領域２０に相当する。ＰＭＯ
Ｓ領域１４のシリコン基板１０内には、通常のＣＭＯＳ
ウェルの一方を構成するＮウェル２６が形成されてい
る。ＮＭＯＳ領域１６のシリコン基板１０内には、ＣＭ
ＯＳウェルの他方を構成するＰウェル３４が形成されて
いる。ＮＭＯＳ領域１８のシリコン基板１０内には、シ
リコン基板１０表面側に形成されたＰウェル３６と、Ｐ
ウェル３６の側部及び底部を覆うＮウェル２８とが形成
されている。メモリセル領域２０のシリコン基板１０内
には、シリコン基板１０表面側に形成されたＰウェル４
４と、Ｐウェル４４の底部に形成されたＮ形拡散層４２
とが形成されている。Ｐウェル３６とＰウェル４４とは
互いに接続されている。ここで、Ｎウェル２８は、Ｐウ
ェル３６及びメモリセル領域を囲う環状の領域に設けら
れており、シリコン基板１０の内部においてＮ形拡散層
４２と接続されている。こうして、Ｐウェル３６、４４
は、Ｎウェル２８及びＮ形拡散層４２によりシリコン基
板１０から電気的に分離されている。
構造について図１を用いて説明する。Ｐ形シリコン基板
１０上には、素子領域を画定するためのフィールド酸化
膜１２が形成されている。図１において、フィールド酸
化膜１２により画定された素子領域は、図面左側からそ
れぞれ周辺回路のＰＭＯＳ領域１４、周辺回路のＮＭＯ
Ｓ領域１６、異電位ウェル中に形成する周辺回路のＮＭ
ＯＳ領域１８、メモリセル領域２０に相当する。ＰＭＯ
Ｓ領域１４のシリコン基板１０内には、通常のＣＭＯＳ
ウェルの一方を構成するＮウェル２６が形成されてい
る。ＮＭＯＳ領域１６のシリコン基板１０内には、ＣＭ
ＯＳウェルの他方を構成するＰウェル３４が形成されて
いる。ＮＭＯＳ領域１８のシリコン基板１０内には、シ
リコン基板１０表面側に形成されたＰウェル３６と、Ｐ
ウェル３６の側部及び底部を覆うＮウェル２８とが形成
されている。メモリセル領域２０のシリコン基板１０内
には、シリコン基板１０表面側に形成されたＰウェル４
４と、Ｐウェル４４の底部に形成されたＮ形拡散層４２
とが形成されている。Ｐウェル３６とＰウェル４４とは
互いに接続されている。ここで、Ｎウェル２８は、Ｐウ
ェル３６及びメモリセル領域を囲う環状の領域に設けら
れており、シリコン基板１０の内部においてＮ形拡散層
４２と接続されている。こうして、Ｐウェル３６、４４
は、Ｎウェル２８及びＮ形拡散層４２によりシリコン基
板１０から電気的に分離されている。
【００３６】このようにして、Ｎウェル２６、２８、Ｐ
ウェル３４、異電位Ｐウェル３６、４４によりトリプル
ウェル構造が形成されている。このようなトリプルウェ
ル構造は、例えばＤＲＡＭにおいては、ＰＭＯＳ領域１
４及びＮＭＯＳ領域１６をロジック回路を形成する領域
として用い、ＮＭＯＳ領域１８をセンスアンプを形成す
る領域として用い、メモリセル領域２０をメモリセルア
レイを配置する領域として用いることができる。
ウェル３４、異電位Ｐウェル３６、４４によりトリプル
ウェル構造が形成されている。このようなトリプルウェ
ル構造は、例えばＤＲＡＭにおいては、ＰＭＯＳ領域１
４及びＮＭＯＳ領域１６をロジック回路を形成する領域
として用い、ＮＭＯＳ領域１８をセンスアンプを形成す
る領域として用い、メモリセル領域２０をメモリセルア
レイを配置する領域として用いることができる。
【００３７】本実施形態による半導体装置の主たる特徴
は、Ｐウェル３６の下部を覆う領域のＮウェル２８の濃
度と、Ｐウェル４４の下部を覆うＮ形拡散層４２の濃度
や深さが独立して変化しうる点にある。このように半導
体装置を構成することにより、ＮＭＯＳ領域１８及びメ
モリセル領域２０のそれぞれに形成する素子の特性に応
じて、Ｐウェルの下部を覆うＮ形拡散層の濃度を調整す
ることができる。
は、Ｐウェル３６の下部を覆う領域のＮウェル２８の濃
度と、Ｐウェル４４の下部を覆うＮ形拡散層４２の濃度
や深さが独立して変化しうる点にある。このように半導
体装置を構成することにより、ＮＭＯＳ領域１８及びメ
モリセル領域２０のそれぞれに形成する素子の特性に応
じて、Ｐウェルの下部を覆うＮ形拡散層の濃度を調整す
ることができる。
【００３８】以下、本実施形態による半導体装置の製造
方法に沿って、本発明を詳細に説明する。まず、Ｐ形シ
リコン基板１０上に、例えば通常のＬＯＣＯＳ法により
フィールド酸化膜１２を形成し、素子領域を画定する。
例えば、まず、シリコン基板１０を酸化し、膜厚約３ｎ
ｍのシリコン酸化膜（図示せず）を形成する。次いで、
例えばＣＶＤ法により、シリコン酸化膜上に膜厚約１１
５ｎｍのシリコン窒化膜（図示せず）を形成する。続い
て、通常のリソグラフィー技術及びエッチング技術を用
い、素子領域となるべき領域にシリコン窒化膜を残存す
るようにシリコン窒化膜をパターニングする。この後、
パターニングしたシリコン窒化膜をマスクとして１００
０℃の湿式酸化法を用いてシリコン基板１０を熱酸化
し、フィールド酸化膜１２を形成する。次いで、シリコ
ン窒化膜及びシリコン酸化膜を除去する。
方法に沿って、本発明を詳細に説明する。まず、Ｐ形シ
リコン基板１０上に、例えば通常のＬＯＣＯＳ法により
フィールド酸化膜１２を形成し、素子領域を画定する。
例えば、まず、シリコン基板１０を酸化し、膜厚約３ｎ
ｍのシリコン酸化膜（図示せず）を形成する。次いで、
例えばＣＶＤ法により、シリコン酸化膜上に膜厚約１１
５ｎｍのシリコン窒化膜（図示せず）を形成する。続い
て、通常のリソグラフィー技術及びエッチング技術を用
い、素子領域となるべき領域にシリコン窒化膜を残存す
るようにシリコン窒化膜をパターニングする。この後、
パターニングしたシリコン窒化膜をマスクとして１００
０℃の湿式酸化法を用いてシリコン基板１０を熱酸化
し、フィールド酸化膜１２を形成する。次いで、シリコ
ン窒化膜及びシリコン酸化膜を除去する。
【００３９】次いで、例えば９００℃の乾燥酸化法を用
いてシリコン基板１０を熱酸化し、素子領域に膜厚約１
０ｎｍのシリコン酸化膜２２を形成する（図２
（ａ））。続いて、通常のリソグラフィー技術により、
ＰＭＯＳ領域１４、ＮＭＯＳ領域１８を露出するフォト
レジスト２４を形成する。この後、フォトレジスト２４
をマスクとして燐イオンをイオン注入し、ＰＭＯＳ領域
１４のシリコン基板１０内にＮウェル２６を、ＮＭＯＳ
領域１８のシリコン基板１０内にＮウェル２８を形成す
る（図２（ｂ））。
いてシリコン基板１０を熱酸化し、素子領域に膜厚約１
０ｎｍのシリコン酸化膜２２を形成する（図２
（ａ））。続いて、通常のリソグラフィー技術により、
ＰＭＯＳ領域１４、ＮＭＯＳ領域１８を露出するフォト
レジスト２４を形成する。この後、フォトレジスト２４
をマスクとして燐イオンをイオン注入し、ＰＭＯＳ領域
１４のシリコン基板１０内にＮウェル２６を、ＮＭＯＳ
領域１８のシリコン基板１０内にＮウェル２８を形成す
る（図２（ｂ））。
【００４０】ここで、このようにして形成するＮウェル
２８は、最終的には異電位Ｐウェル３６、４４とシリコ
ン基板１０とを電気的に分離する役割を果たすものであ
り、メモリセル領域２０を囲う環状の領域に形成する。
Ｎウェル２６、２８を形成するためのイオン注入は、例
えば、燐イオンを、加速エネルギー１ＭｅＶ、ドーズ量
３×１０13ｃｍ-2として、加速エネルギー２００ｋｅ
Ｖ、ドーズ量４×１０12ｃｍ-2として、及び、加速エネ
ルギー８０ｋｅＶ、ドーズ量１×１０12ｃｍ-2として、
３回注入する。このようにエネルギーとドーズ量を変え
てイオン注入を行うことにより、いわゆるレトログレー
ドウェルを形成することができる。
２８は、最終的には異電位Ｐウェル３６、４４とシリコ
ン基板１０とを電気的に分離する役割を果たすものであ
り、メモリセル領域２０を囲う環状の領域に形成する。
Ｎウェル２６、２８を形成するためのイオン注入は、例
えば、燐イオンを、加速エネルギー１ＭｅＶ、ドーズ量
３×１０13ｃｍ-2として、加速エネルギー２００ｋｅ
Ｖ、ドーズ量４×１０12ｃｍ-2として、及び、加速エネ
ルギー８０ｋｅＶ、ドーズ量１×１０12ｃｍ-2として、
３回注入する。このようにエネルギーとドーズ量を変え
てイオン注入を行うことにより、いわゆるレトログレー
ドウェルを形成することができる。
【００４１】ここで、高いエネルギー（１ＭｅＶ）で行
うイオン注入は、Ｎウェル２６、２８底部に濃度の高い
部分を形成するためのイオン注入であり、Ｎウェル２６
中に形成されるＰ形ソースドレインとシリコン基板１０
との間、Ｎウェル２８中に形成されるＰウェル３６とシ
リコン基板１０との間のパンチスルー耐性及びラッチア
ップ耐性により律則される。
うイオン注入は、Ｎウェル２６、２８底部に濃度の高い
部分を形成するためのイオン注入であり、Ｎウェル２６
中に形成されるＰ形ソースドレインとシリコン基板１０
との間、Ｎウェル２８中に形成されるＰウェル３６とシ
リコン基板１０との間のパンチスルー耐性及びラッチア
ップ耐性により律則される。
【００４２】中間のエネルギー（２００ｋｅＶ）で行う
イオン注入は、フィールドトランジスタの閾値電圧を十
分高く保つためのチャネルストップイオン注入である。
低いエネルギー（８０ｋｅＶ）で行うイオン注入は、Ｐ
ＭＯＳ領域１４のＰＭＯＳの閾値電圧を制御するための
イオン注入である。なお、イオン注入によりシリコン基
板１０中に導入される不純物は注入直後には活性化して
おらず、後工程の熱処理によって初めて活性化してウェ
ルなどを構成することとなるが、本明細書では説明の便
宜上、イオン注入直後の注入領域をも「ウェル」、或い
は「拡散層」と呼ぶこととする。
イオン注入は、フィールドトランジスタの閾値電圧を十
分高く保つためのチャネルストップイオン注入である。
低いエネルギー（８０ｋｅＶ）で行うイオン注入は、Ｐ
ＭＯＳ領域１４のＰＭＯＳの閾値電圧を制御するための
イオン注入である。なお、イオン注入によりシリコン基
板１０中に導入される不純物は注入直後には活性化して
おらず、後工程の熱処理によって初めて活性化してウェ
ルなどを構成することとなるが、本明細書では説明の便
宜上、イオン注入直後の注入領域をも「ウェル」、或い
は「拡散層」と呼ぶこととする。
【００４３】次いで、フォトレジスト２４を除去した
後、通常のリソグラフィー技術により、ＮＭＯＳ領域１
６、ＮＭＯＳ領域１８内のＰウェル形成予定領域３０を
露出するフォトレジスト３２を形成する。ここで、Ｐウ
ェル形成予定領域３０は、Ｎウェル２８の内縁側に位置
するように配置し、Ｎウェル２８の外縁側はフォトレジ
スト３２により覆われるようにする。
後、通常のリソグラフィー技術により、ＮＭＯＳ領域１
６、ＮＭＯＳ領域１８内のＰウェル形成予定領域３０を
露出するフォトレジスト３２を形成する。ここで、Ｐウ
ェル形成予定領域３０は、Ｎウェル２８の内縁側に位置
するように配置し、Ｎウェル２８の外縁側はフォトレジ
スト３２により覆われるようにする。
【００４４】続いて、フォトレジスト３２をマスクとし
てボロンイオンをイオン注入し、ＮＭＯＳ領域１６のシ
リコン基板１０内にＰウェル３４を、Ｐウェル形成予定
領域３０のシリコン基板１０内にＰウェル３６を形成す
る（図２（ｃ））。ここで、Ｐウェル３６は、最終的に
はＰウェル３６下に位置するＮウェル２８によってシリ
コン基板１０から電気的に分離するので、Ｎウェル２８
よりも浅くなるように形成する必要がある。
てボロンイオンをイオン注入し、ＮＭＯＳ領域１６のシ
リコン基板１０内にＰウェル３４を、Ｐウェル形成予定
領域３０のシリコン基板１０内にＰウェル３６を形成す
る（図２（ｃ））。ここで、Ｐウェル３６は、最終的に
はＰウェル３６下に位置するＮウェル２８によってシリ
コン基板１０から電気的に分離するので、Ｎウェル２８
よりも浅くなるように形成する必要がある。
【００４５】Ｐウェル３４、３６を形成するためのイオ
ン注入は、例えば、ボロンイオンを、加速エネルギー１
８０ｋｅＶ、ドーズ量１．５×１０13ｃｍ-2として、加
速エネルギー１００ｋｅＶ、ドーズ量４×１０12ｃｍ-2
として、及び加速エネルギー５０ｋｅＶ、ドーズ量１×
１０12ｃｍ-2として、３回注入する。このようにエネル
ギーとドーズ量を変えてイオン注入を行うことにより、
いわゆるレトログレードウェルを形成することができ
る。
ン注入は、例えば、ボロンイオンを、加速エネルギー１
８０ｋｅＶ、ドーズ量１．５×１０13ｃｍ-2として、加
速エネルギー１００ｋｅＶ、ドーズ量４×１０12ｃｍ-2
として、及び加速エネルギー５０ｋｅＶ、ドーズ量１×
１０12ｃｍ-2として、３回注入する。このようにエネル
ギーとドーズ量を変えてイオン注入を行うことにより、
いわゆるレトログレードウェルを形成することができ
る。
【００４６】ここで、高いエネルギー（１８０ｋｅＶ）
で行うイオン注入は、Ｐウェル３４、３６底部に濃度の
高い部分を形成するためのイオン注入であり、ＮＭＯＳ
領域１８に形成されるＮＭＯＳのＮ形ソースドレインと
Ｎウェル２８との間のパンチスルー耐性及びラッチアッ
プ耐性により律則されている。中間のエネルギー（１０
０ｋｅＶ）で行うイオン注入は、フィールドトランジス
タの閾値電圧を十分高く保つためのチャネルストップイ
オン注入である。
で行うイオン注入は、Ｐウェル３４、３６底部に濃度の
高い部分を形成するためのイオン注入であり、ＮＭＯＳ
領域１８に形成されるＮＭＯＳのＮ形ソースドレインと
Ｎウェル２８との間のパンチスルー耐性及びラッチアッ
プ耐性により律則されている。中間のエネルギー（１０
０ｋｅＶ）で行うイオン注入は、フィールドトランジス
タの閾値電圧を十分高く保つためのチャネルストップイ
オン注入である。
【００４７】低いエネルギー（５０ｋｅＶ）で行うイオ
ン注入は、ＮＭＯＳ領域１６、１８のＮＭＯＳの閾値電
圧を制御するためのイオン注入である。このイオン注入
は、チャネルストップイオン注入領域と、後述する１８
ｋｅＶのエネルギーで行うイオン注入領域との間の不純
物濃度を補償する目的もあるが、他のイオン注入によっ
て兼ねることができる場合には必ずしも必要はない。
ン注入は、ＮＭＯＳ領域１６、１８のＮＭＯＳの閾値電
圧を制御するためのイオン注入である。このイオン注入
は、チャネルストップイオン注入領域と、後述する１８
ｋｅＶのエネルギーで行うイオン注入領域との間の不純
物濃度を補償する目的もあるが、他のイオン注入によっ
て兼ねることができる場合には必ずしも必要はない。
【００４８】なお、Ｐウェル形成予定領域３０のシリコ
ン基板１０にはＮウェル２８が形成されているが、ボロ
ンイオンを注入することによりＮ形不純物が補償されて
実質的にＰ形となり、Ｎウェル２８中にＰウェル３６を
形成することができる。Ｎウェル２８中にボロンイオン
を注入することによりＮウェル２８内にＰウェル３６を
形成するのは、Ｐウェル３６中の実効的なキャリア濃度
を低減するためである。すなわち、ＮＭＯＳ領域１８に
はセンスアンプ回路を設けることがあるが、高速動作等
の要請からセンスアンプ回路に用いられるＮＭＯＳトラ
ンジスタにはロジック回路に用いるトランジスタよりも
閾値電圧が低いトランジスタを用いることが望ましい。
一方、製造工程の簡略化の面からはＮＭＯＳ領域１６、
１８に形成されるトランジスタの閾値電圧制御のための
イオン注入を同時に行うことが望ましく、そのために
は、ＮＭＯＳ領域１６、１８に形成するＰウェル３４、
３６のキャリア濃度を互いに変化する必要がある。そこ
で、本実施形態では、Ｎウェル２８中にＰウェル３６を
形成することにより、Ｐウェル３６における実効的なキ
ャリア濃度を、Ｐウェル３４中における実効的なキャリ
ア濃度よりも低くし、ＮＭＯＳ領域１８に形成されるＭ
ＯＳトランジスタの閾値電圧を低下することとしてい
る。したがって、センスアンプ回路など、周辺回路の一
部を異電位Ｐウェル中に形成する必要がない場合には、
Ｐウェル３６は必ずしも形成する必要はない。
ン基板１０にはＮウェル２８が形成されているが、ボロ
ンイオンを注入することによりＮ形不純物が補償されて
実質的にＰ形となり、Ｎウェル２８中にＰウェル３６を
形成することができる。Ｎウェル２８中にボロンイオン
を注入することによりＮウェル２８内にＰウェル３６を
形成するのは、Ｐウェル３６中の実効的なキャリア濃度
を低減するためである。すなわち、ＮＭＯＳ領域１８に
はセンスアンプ回路を設けることがあるが、高速動作等
の要請からセンスアンプ回路に用いられるＮＭＯＳトラ
ンジスタにはロジック回路に用いるトランジスタよりも
閾値電圧が低いトランジスタを用いることが望ましい。
一方、製造工程の簡略化の面からはＮＭＯＳ領域１６、
１８に形成されるトランジスタの閾値電圧制御のための
イオン注入を同時に行うことが望ましく、そのために
は、ＮＭＯＳ領域１６、１８に形成するＰウェル３４、
３６のキャリア濃度を互いに変化する必要がある。そこ
で、本実施形態では、Ｎウェル２８中にＰウェル３６を
形成することにより、Ｐウェル３６における実効的なキ
ャリア濃度を、Ｐウェル３４中における実効的なキャリ
ア濃度よりも低くし、ＮＭＯＳ領域１８に形成されるＭ
ＯＳトランジスタの閾値電圧を低下することとしてい
る。したがって、センスアンプ回路など、周辺回路の一
部を異電位Ｐウェル中に形成する必要がない場合には、
Ｐウェル３６は必ずしも形成する必要はない。
【００４９】このようにしてＰウェル３４、３６を形成
することにより、Ｐウェル３６の底部及び側壁部はＮウ
ェル２８により囲われることとなる。この後、フォトレ
ジスト３２を除去し、シリコン基板１０の全面にボロン
イオンを、例えば、加速エネルギー１８ｋｅＶ、ドーズ
量２×１０12ｃｍ-2としてイオン注入する。これによ
り、Ｎウェル２６中に形成されるＰＭＯＳの閾値電圧、
Ｐウェル３４、３６中に形成されるＮＭＯＳの閾値電圧
が所望の値に調整される。
することにより、Ｐウェル３６の底部及び側壁部はＮウ
ェル２８により囲われることとなる。この後、フォトレ
ジスト３２を除去し、シリコン基板１０の全面にボロン
イオンを、例えば、加速エネルギー１８ｋｅＶ、ドーズ
量２×１０12ｃｍ-2としてイオン注入する。これによ
り、Ｎウェル２６中に形成されるＰＭＯＳの閾値電圧、
Ｐウェル３４、３６中に形成されるＮＭＯＳの閾値電圧
が所望の値に調整される。
【００５０】次いで、通常のリソグラフィー技術によ
り、メモリセル領域２０を露出するフォトレジスト４０
を形成する。続いて、フォトレジスト４０をマスクとし
て燐イオンをイオン注入し、メモリセル領域２０のシリ
コン基板１０内部に、Ｎウェル２８と接続されたＮ形拡
散層４２を形成する。例えば、燐イオンを、加速エネル
ギー１ＭｅＶ、ドーズ量３×１０13ｃｍ-2としてイオン
注入する。Ｎ形拡散層４２を形成するための燐イオン注
入のドーズ量は、Ｐウェル４４とシリコン基板１０との
間のパンチスルー特性により律則される。
り、メモリセル領域２０を露出するフォトレジスト４０
を形成する。続いて、フォトレジスト４０をマスクとし
て燐イオンをイオン注入し、メモリセル領域２０のシリ
コン基板１０内部に、Ｎウェル２８と接続されたＮ形拡
散層４２を形成する。例えば、燐イオンを、加速エネル
ギー１ＭｅＶ、ドーズ量３×１０13ｃｍ-2としてイオン
注入する。Ｎ形拡散層４２を形成するための燐イオン注
入のドーズ量は、Ｐウェル４４とシリコン基板１０との
間のパンチスルー特性により律則される。
【００５１】なお、上記例では、Ｎ形拡散層４２を形成
するための注入条件と、Ｎウェル２６、２８を形成する
ための最も高いエネルギーにおける注入条件とを同じ条
件（加速エネルギー１ＭｅＶ、ドーズ量３×１０13ｃｍ
-2）に設定しているが、必ずしも同じにする必要はな
い。例えば、Ｎ形拡散層４２を形成するためのドーズ量
を低く設定（例えば１×１０13ｃｍ-2）すれば、イオン
注入によりシリコン基板１０の表面側に与えるダメージ
を低くし、且つ、表面濃度を低下することができるの
で、リフレッシュ特性の改善を図ることができる。
するための注入条件と、Ｎウェル２６、２８を形成する
ための最も高いエネルギーにおける注入条件とを同じ条
件（加速エネルギー１ＭｅＶ、ドーズ量３×１０13ｃｍ
-2）に設定しているが、必ずしも同じにする必要はな
い。例えば、Ｎ形拡散層４２を形成するためのドーズ量
を低く設定（例えば１×１０13ｃｍ-2）すれば、イオン
注入によりシリコン基板１０の表面側に与えるダメージ
を低くし、且つ、表面濃度を低下することができるの
で、リフレッシュ特性の改善を図ることができる。
【００５２】すなわちＮ形拡散層４２のドーズ量を低く
することにより、図４（ａ）における点線部の濃度を、
図４（ｂ）に示すごとく変化することができる。また、
ドーズ量を少なくする代わりに、加速エネルギーを高く
してイオン注入によるダメージを基板表面から深部にも
っていくことによってもリフレッシュ特性の改善を図る
ことができる（図４（ｃ））。但し、この場合には、Ｎ
ウェル２８とＮ形拡散層４２とが繋がるようにエネルギ
ーを設定する必要がある。
することにより、図４（ａ）における点線部の濃度を、
図４（ｂ）に示すごとく変化することができる。また、
ドーズ量を少なくする代わりに、加速エネルギーを高く
してイオン注入によるダメージを基板表面から深部にも
っていくことによってもリフレッシュ特性の改善を図る
ことができる（図４（ｃ））。但し、この場合には、Ｎ
ウェル２８とＮ形拡散層４２とが繋がるようにエネルギ
ーを設定する必要がある。
【００５３】この後、Ｎ形拡散層４２を形成する際に用
いたフォトレジスト４０をマスクとしてボロンイオンを
イオン注入し、メモリセル領域２０のシリコン基板１０
の表面側に、Ｐウェル４４を形成する。例えば、ボロン
イオンを、加速エネルギー１８０ｋｅＶ、ドーズ量５×
１０12ｃｍ-2として、加速エネルギー１００ｋｅＶ、ド
ーズ量２×１０12ｃｍ-2として、加速エネルギー５０ｋ
ｅＶ、ドーズ量１×１０12ｃｍ-2として、及び加速エネ
ルギー１８ｋｅＶ、ドーズ量５×１０12ｃｍ-2として、
４回注入する。このようにエネルギーとドーズ量を変え
てイオン注入を行うことにより、いわゆるレトログレー
ドウェルを形成することができる。
いたフォトレジスト４０をマスクとしてボロンイオンを
イオン注入し、メモリセル領域２０のシリコン基板１０
の表面側に、Ｐウェル４４を形成する。例えば、ボロン
イオンを、加速エネルギー１８０ｋｅＶ、ドーズ量５×
１０12ｃｍ-2として、加速エネルギー１００ｋｅＶ、ド
ーズ量２×１０12ｃｍ-2として、加速エネルギー５０ｋ
ｅＶ、ドーズ量１×１０12ｃｍ-2として、及び加速エネ
ルギー１８ｋｅＶ、ドーズ量５×１０12ｃｍ-2として、
４回注入する。このようにエネルギーとドーズ量を変え
てイオン注入を行うことにより、いわゆるレトログレー
ドウェルを形成することができる。
【００５４】ここで、高いエネルギー（１８０ｋｅＶ）
で行うイオン注入は、Ｐウェル４４底部に濃度の高い部
分を形成するためのイオン注入であり、メモリセル領域
２０に形成されるＮＭＯＳのＮ形ソースドレインとＮ形
拡散層４２との間のパンチスルー耐性及びラッチアップ
耐性により律則される。中間のエネルギー（１００ｋｅ
Ｖ）で行うイオン注入は、フィールドトランジスタの閾
値電圧を十分高く保つためのチャネルストップイオン注
入である。
で行うイオン注入は、Ｐウェル４４底部に濃度の高い部
分を形成するためのイオン注入であり、メモリセル領域
２０に形成されるＮＭＯＳのＮ形ソースドレインとＮ形
拡散層４２との間のパンチスルー耐性及びラッチアップ
耐性により律則される。中間のエネルギー（１００ｋｅ
Ｖ）で行うイオン注入は、フィールドトランジスタの閾
値電圧を十分高く保つためのチャネルストップイオン注
入である。
【００５５】低いエネルギー（５０ｋｅＶ、１８ｋｅ
Ｖ）で行うイオン注入は、メモリセル領域２０のＮＭＯ
Ｓの閾値電圧を制御するためのイオン注入である。Ｎ形
拡散層４２は、その側部においてＮウェル２８に接続さ
れる。これにより、Ｐウェル３６、４４は、側部がＮウ
ェル２８により囲われ、底部がＮウェル２８及びＮ形拡
散層４２により囲われることとなり、シリコン基板１０
から電気的に分離される。これにより、Ｐウェル３４と
は電位の異なる異電位Ｐウェル３６、４４を実現するこ
とができる。
Ｖ）で行うイオン注入は、メモリセル領域２０のＮＭＯ
Ｓの閾値電圧を制御するためのイオン注入である。Ｎ形
拡散層４２は、その側部においてＮウェル２８に接続さ
れる。これにより、Ｐウェル３６、４４は、側部がＮウ
ェル２８により囲われ、底部がＮウェル２８及びＮ形拡
散層４２により囲われることとなり、シリコン基板１０
から電気的に分離される。これにより、Ｐウェル３４と
は電位の異なる異電位Ｐウェル３６、４４を実現するこ
とができる。
【００５６】こうして、Ｎウェル２６、Ｐウェル３４、
異電位Ｐウェル３６、４４よりなるトリプルウェル構造
を構成する。この後、例えば通常のＤＲＡＭプロセスと
同様にして、ＰＭＯＳ領域１４、ＮＭＯＳ領域１６、１
８に周辺回路を、メモリセル領域２０に転送トランジス
タ及びキャパシタよりなるメモリセルを形成する。
異電位Ｐウェル３６、４４よりなるトリプルウェル構造
を構成する。この後、例えば通常のＤＲＡＭプロセスと
同様にして、ＰＭＯＳ領域１４、ＮＭＯＳ領域１６、１
８に周辺回路を、メモリセル領域２０に転送トランジス
タ及びキャパシタよりなるメモリセルを形成する。
【００５７】このように、本実施形態によれば、メモリ
セル領域２０のＰウェル４４と、Ｎ形拡散層４２とを同
一のフォトレジスト４０をマスクとして形成するので、
Ｎウェル及びＮ形拡散層を形成するために必要とされる
リソグラフィー工程を１工程削減することができる。す
なわち、トリプルウェルの形成過程に必要とされるリソ
グラフィー工程は３回となり、４回のリソグラフィー工
程でトリプルウェル構造を形成する従来の方法と比較し
て、スループットを向上し、且つ、製造コストを低減す
ることができる。
セル領域２０のＰウェル４４と、Ｎ形拡散層４２とを同
一のフォトレジスト４０をマスクとして形成するので、
Ｎウェル及びＮ形拡散層を形成するために必要とされる
リソグラフィー工程を１工程削減することができる。す
なわち、トリプルウェルの形成過程に必要とされるリソ
グラフィー工程は３回となり、４回のリソグラフィー工
程でトリプルウェル構造を形成する従来の方法と比較し
て、スループットを向上し、且つ、製造コストを低減す
ることができる。
【００５８】また、Ｐウェル３６、４４を電気的に分離
するためのＮ形拡散層４２は、Ｎウェル２６、２８とは
別途形成するので、メモリセル領域２０に要求される特
性に応じて、Ｎ形拡散層４２を形成するためのイオン注
入エネルギー、ドーズ量を独立して制御することができ
る。なお、上記実施形態では、ＤＲＡＭにおけるリフレ
ッシュ改善の観点から、Ｐウェル３４、３６とＰウェル
４４とを別々に形成し、メモリセル領域２０のＰウェル
４４の濃度を下げたが、イオン注入の回数を削減するた
めに、これらのイオン注入を同時に行ってもよい。すな
わち、図２（ｃ）の工程においてＰウェル３４、３６を
形成すると同時にＰウェル４４を形成し、図３（ａ）の
工程においてＮ形拡散層４２の形成及びメモリセル領域
２０のＮＭＯＳ領域の閾値電圧制御のためのイオン注入
を行うようにすれば、Ｐウェルを形成するためのイオン
注入工程を３回削減することができる。
するためのＮ形拡散層４２は、Ｎウェル２６、２８とは
別途形成するので、メモリセル領域２０に要求される特
性に応じて、Ｎ形拡散層４２を形成するためのイオン注
入エネルギー、ドーズ量を独立して制御することができ
る。なお、上記実施形態では、ＤＲＡＭにおけるリフレ
ッシュ改善の観点から、Ｐウェル３４、３６とＰウェル
４４とを別々に形成し、メモリセル領域２０のＰウェル
４４の濃度を下げたが、イオン注入の回数を削減するた
めに、これらのイオン注入を同時に行ってもよい。すな
わち、図２（ｃ）の工程においてＰウェル３４、３６を
形成すると同時にＰウェル４４を形成し、図３（ａ）の
工程においてＮ形拡散層４２の形成及びメモリセル領域
２０のＮＭＯＳ領域の閾値電圧制御のためのイオン注入
を行うようにすれば、Ｐウェルを形成するためのイオン
注入工程を３回削減することができる。
【００５９】また、上記実施形態では、Ｐウェル３６と
Ｐウェル４４とを接続するレイアウトとしたが、これら
ウェルをＮウェル２８により分離することもできる。す
なわち、図２（ｃ）の工程において、図５（ａ）に示す
ようにＮウェル２８の内部に開口部が形成されたフォト
レジスト３２ａをマスクとしてＰウェル３６を形成すれ
ば、周囲がＮウェル２８により囲われ、Ｐウェル４４と
分離されたＰウェル３６を形成することができる（図５
（ｂ））。
Ｐウェル４４とを接続するレイアウトとしたが、これら
ウェルをＮウェル２８により分離することもできる。す
なわち、図２（ｃ）の工程において、図５（ａ）に示す
ようにＮウェル２８の内部に開口部が形成されたフォト
レジスト３２ａをマスクとしてＰウェル３６を形成すれ
ば、周囲がＮウェル２８により囲われ、Ｐウェル４４と
分離されたＰウェル３６を形成することができる（図５
（ｂ））。
【００６０】また、Ｐウェル４４を複数の領域に分けて
おき、その一部を周辺回路のＰＭＯＳ領域１８として利
用してもよい。例えば、図２（ｂ）の工程において図６
（ａ）に示すようなフォトレジスト２４ａをマスクとし
てＮウェル２８を形成し、その後、ＮＭＯＳ領域１８及
びメモリセル領域２０にＰウェル４４と同じ不純物プロ
ファイルを有するＰウェル４６を形成することができ
る。また、Ｐウェル４４と、Ｐウェル４６とを互いに分
離せずに設けてもよい。
おき、その一部を周辺回路のＰＭＯＳ領域１８として利
用してもよい。例えば、図２（ｂ）の工程において図６
（ａ）に示すようなフォトレジスト２４ａをマスクとし
てＮウェル２８を形成し、その後、ＮＭＯＳ領域１８及
びメモリセル領域２０にＰウェル４４と同じ不純物プロ
ファイルを有するＰウェル４６を形成することができ
る。また、Ｐウェル４４と、Ｐウェル４６とを互いに分
離せずに設けてもよい。
【００６１】また、上記実施形態では、Ｐウェル４４を
形成するためのイオン注入に１８０ｋｅＶの加速エネル
ギーを用いているが、リフレッシュの改善を図るべく、
より高い加速エネルギーでイオン注入を行ってもよい。
例えば３００ｋｅＶの加速エネルギーでボロンイオン注
入を行えば、１８０ｋｅＶでイオン注入を行う場合と比
較して基板に与えるダメージを低減し、且つ、表面濃度
を低下することができるので、リフレッシュを改善する
ことができる。
形成するためのイオン注入に１８０ｋｅＶの加速エネル
ギーを用いているが、リフレッシュの改善を図るべく、
より高い加速エネルギーでイオン注入を行ってもよい。
例えば３００ｋｅＶの加速エネルギーでボロンイオン注
入を行えば、１８０ｋｅＶでイオン注入を行う場合と比
較して基板に与えるダメージを低減し、且つ、表面濃度
を低下することができるので、リフレッシュを改善する
ことができる。
【００６２】また、上記実施形態では、ＮＭＯＳ領域を
Ｐウェル３４内と異電位Ｐウェル３６内に形成する場合
を示したが、いずれか一方のみを形成してもよい。 ［第２実施形態］本発明の第２実施形態による半導体装
置及びその製造方法について図７乃至図１１を用いて説
明する。なお、第１実施形態による半導体装置及びその
製造方法と同一の構成要素には同一の符号を付し、説明
を省略或いは簡略にする。
Ｐウェル３４内と異電位Ｐウェル３６内に形成する場合
を示したが、いずれか一方のみを形成してもよい。 ［第２実施形態］本発明の第２実施形態による半導体装
置及びその製造方法について図７乃至図１１を用いて説
明する。なお、第１実施形態による半導体装置及びその
製造方法と同一の構成要素には同一の符号を付し、説明
を省略或いは簡略にする。
【００６３】図７は本実施形態による半導体装置の構造
を示す概略断面図、図８及び図９は本実施形態による半
導体装置の製造方法を示す工程断面図、図１０及び図１
１は本実施形態の変形例による半導体装置の構造及び製
造方法を示す概略断面図である。はじめに、本実施形態
による半導体装置の構造について図７を用いて説明す
る。
を示す概略断面図、図８及び図９は本実施形態による半
導体装置の製造方法を示す工程断面図、図１０及び図１
１は本実施形態の変形例による半導体装置の構造及び製
造方法を示す概略断面図である。はじめに、本実施形態
による半導体装置の構造について図７を用いて説明す
る。
【００６４】Ｐ形シリコン基板１０上には、素子領域を
画定するためのフィールド酸化膜１２が形成されてい
る。図７において、フィールド酸化膜１２により画定さ
れた素子領域は、図面左側からそれぞれ周辺回路のＰＭ
ＯＳ領域１４、周辺回路のＮＭＯＳ領域１６、ＰＭＯＳ
領域４８、メモリセル領域２０に相当する。ＰＭＯＳ領
域１４のシリコン基板１０内には、通常のＣＭＯＳウェ
ルの一方を構成するＮウェル５２が形成されている。Ｎ
ＭＯＳ領域１６のシリコン基板１０内には、ＣＭＯＳウ
ェルの他方を構成するＰウェル６２が形成されている。
ＰＭＯＳ領域４８はメモリセル領域２０を囲う環状の領
域であり、ここには、Ｎウェル５４が形成されている。
メモリセル領域２０のシリコン基板１０内には、シリコ
ン基板１０表面側に形成されたＰウェル６４と、Ｐウェ
ル６４の底部に形成されたＮ形拡散層６０とが形成され
ている。ここで、Ｎウェル５４は、Ｐウェル６４を囲う
環状の領域に設けられており、シリコン基板１０の内部
においてＮ形拡散層６０と接続されている。こうして、
Ｐウェル６４は、Ｎウェル５４及びＮ形拡散層６０によ
りシリコン基板１０から電気的に分離されている。ま
た、Ｐウェル６２の下部には、シリコン基板１０とＰウ
ェル６２との接続を妨げないＮ形拡散層５８が形成され
ている。
画定するためのフィールド酸化膜１２が形成されてい
る。図７において、フィールド酸化膜１２により画定さ
れた素子領域は、図面左側からそれぞれ周辺回路のＰＭ
ＯＳ領域１４、周辺回路のＮＭＯＳ領域１６、ＰＭＯＳ
領域４８、メモリセル領域２０に相当する。ＰＭＯＳ領
域１４のシリコン基板１０内には、通常のＣＭＯＳウェ
ルの一方を構成するＮウェル５２が形成されている。Ｎ
ＭＯＳ領域１６のシリコン基板１０内には、ＣＭＯＳウ
ェルの他方を構成するＰウェル６２が形成されている。
ＰＭＯＳ領域４８はメモリセル領域２０を囲う環状の領
域であり、ここには、Ｎウェル５４が形成されている。
メモリセル領域２０のシリコン基板１０内には、シリコ
ン基板１０表面側に形成されたＰウェル６４と、Ｐウェ
ル６４の底部に形成されたＮ形拡散層６０とが形成され
ている。ここで、Ｎウェル５４は、Ｐウェル６４を囲う
環状の領域に設けられており、シリコン基板１０の内部
においてＮ形拡散層６０と接続されている。こうして、
Ｐウェル６４は、Ｎウェル５４及びＮ形拡散層６０によ
りシリコン基板１０から電気的に分離されている。ま
た、Ｐウェル６２の下部には、シリコン基板１０とＰウ
ェル６２との接続を妨げないＮ形拡散層５８が形成され
ている。
【００６５】このようにして、Ｎウェル５２、５４、Ｐ
ウェル６２、異電位Ｐウェル６４によりトリプルウェル
構造が形成されている。このようなトリプルウェル構造
は、例えばＤＲＡＭにおいては、ＰＭＯＳ領域１４、４
８及びＮＭＯＳ領域１６をロジック回路を形成する領域
として用い、メモリセル領域２０をメモリセルアレイを
配置する領域として用いることができる。
ウェル６２、異電位Ｐウェル６４によりトリプルウェル
構造が形成されている。このようなトリプルウェル構造
は、例えばＤＲＡＭにおいては、ＰＭＯＳ領域１４、４
８及びＮＭＯＳ領域１６をロジック回路を形成する領域
として用い、メモリセル領域２０をメモリセルアレイを
配置する領域として用いることができる。
【００６６】本実施形態による半導体装置の主たる特徴
は、Ｎウェル５４の濃度と、Ｐウェル６４の下部を覆う
Ｎ形拡散層６０の濃度や深さが独立して変化しうる点に
ある。このように半導体装置を構成することにより、Ｐ
ＭＯＳ領域４８及びメモリセル領域２０のそれぞれに形
成する素子の特性に応じて、Ｐウェルの下部を覆うＮ形
拡散層の濃度を調整することができる。また、Ｐウェル
６２の底部にＮ形拡散層５８が形成されている点にも特
徴がある。
は、Ｎウェル５４の濃度と、Ｐウェル６４の下部を覆う
Ｎ形拡散層６０の濃度や深さが独立して変化しうる点に
ある。このように半導体装置を構成することにより、Ｐ
ＭＯＳ領域４８及びメモリセル領域２０のそれぞれに形
成する素子の特性に応じて、Ｐウェルの下部を覆うＮ形
拡散層の濃度を調整することができる。また、Ｐウェル
６２の底部にＮ形拡散層５８が形成されている点にも特
徴がある。
【００６７】以下、本実施形態による半導体装置の製造
方法に沿って、本発明を詳細に説明する。まず、Ｐ形シ
リコン基板１０上に、例えば通常のＬＯＣＯＳ法により
フィールド酸化膜１２を形成し、素子領域を画定する。
次いで、例えば９００℃の乾燥酸化法を用いてシリコン
基板１０を熱酸化し、素子領域に膜厚約１０ｎｍのシリ
コン酸化膜２２を形成する（図８（ａ））。
方法に沿って、本発明を詳細に説明する。まず、Ｐ形シ
リコン基板１０上に、例えば通常のＬＯＣＯＳ法により
フィールド酸化膜１２を形成し、素子領域を画定する。
次いで、例えば９００℃の乾燥酸化法を用いてシリコン
基板１０を熱酸化し、素子領域に膜厚約１０ｎｍのシリ
コン酸化膜２２を形成する（図８（ａ））。
【００６８】続いて、通常のリソグラフィー技術によ
り、ＰＭＯＳ領域１４、４８を露出するフォトレジスト
５０を形成する。ここで、ＰＭＯＳ領域４８は、メモリ
セル領域２０を囲う環状の領域とする。この後、フォト
レジスト５０をマスクとして燐イオンをイオン注入し、
ＰＭＯＳ領域１４のシリコン基板１０内にＮウェル５２
を、ＰＭＯＳ領域４８のシリコン基板１０内にＮウェル
５４を形成する（図８（ｂ））。
り、ＰＭＯＳ領域１４、４８を露出するフォトレジスト
５０を形成する。ここで、ＰＭＯＳ領域４８は、メモリ
セル領域２０を囲う環状の領域とする。この後、フォト
レジスト５０をマスクとして燐イオンをイオン注入し、
ＰＭＯＳ領域１４のシリコン基板１０内にＮウェル５２
を、ＰＭＯＳ領域４８のシリコン基板１０内にＮウェル
５４を形成する（図８（ｂ））。
【００６９】例えば、燐イオンを、加速エネルギー１Ｍ
ｅＶ、ドーズ量３×１０13ｃｍ-2として、加速エネルギ
ー２００ｋｅＶ、ドーズ量４×１０12ｃｍ-2として、及
び加速エネルギー８０ｋｅＶ、ドーズ量１×１０12ｃｍ
-2として、３回注入する。次いで、フォトレジスト５０
を除去した後、通常のリソグラフィー技術により、ＮＭ
ＯＳ領域１６及びメモリセル領域２０を露出するフォト
レジスト５６を形成する。
ｅＶ、ドーズ量３×１０13ｃｍ-2として、加速エネルギ
ー２００ｋｅＶ、ドーズ量４×１０12ｃｍ-2として、及
び加速エネルギー８０ｋｅＶ、ドーズ量１×１０12ｃｍ
-2として、３回注入する。次いで、フォトレジスト５０
を除去した後、通常のリソグラフィー技術により、ＮＭ
ＯＳ領域１６及びメモリセル領域２０を露出するフォト
レジスト５６を形成する。
【００７０】続いて、フォトレジスト５６をマスクとし
て燐イオンをイオン注入し、ＮＭＯＳ領域１６のシリコ
ン基板１０内部にＮ形拡散層５８を、メモリセル領域２
０のシリコン基板１０内部にＮ形拡散層６０を形成す
る。例えば、燐イオンを、加速エネルギー１ＭｅＶ、ド
ーズ量３×１０13ｃｍ-2としてイオン注入する。このと
き、Ｎ形拡散層５８は、Ｎウェル５２、５４とは離間す
るように形成する。一方、Ｎ形拡散層６０は、Ｎウェル
５４に接続されるように形成する。これにより、Ｎ形拡
散層６０とＮウェル５４とに囲われたシリコン基板１０
の領域は、シリコン基板１０の他の領域と電気的に分離
されることとなる。
て燐イオンをイオン注入し、ＮＭＯＳ領域１６のシリコ
ン基板１０内部にＮ形拡散層５８を、メモリセル領域２
０のシリコン基板１０内部にＮ形拡散層６０を形成す
る。例えば、燐イオンを、加速エネルギー１ＭｅＶ、ド
ーズ量３×１０13ｃｍ-2としてイオン注入する。このと
き、Ｎ形拡散層５８は、Ｎウェル５２、５４とは離間す
るように形成する。一方、Ｎ形拡散層６０は、Ｎウェル
５４に接続されるように形成する。これにより、Ｎ形拡
散層６０とＮウェル５４とに囲われたシリコン基板１０
の領域は、シリコン基板１０の他の領域と電気的に分離
されることとなる。
【００７１】なお、Ｎ形拡散層６０を形成するためのイ
オン注入条件は、第１実施形態で述べたと同様に、必ず
しもＮウェル５２、５４を形成するための最も高いエネ
ルギーによるイオン注入条件と同じである必要はない。
リフレッシュ特性など、必要とされる特性に応じて適宜
調整することが望ましい。この後、Ｎ形拡散層５８、６
０を形成する際に用いたフォトレジスト５６をマスクと
してボロンイオンをイオン注入し、ＮＭＯＳ領域１６の
シリコン基板１０表面側にＰウェル６２を、メモリセル
領域２０のシリコン基板１０表面側にＰウェル６４を形
成する。例えば、ボロンイオンを、加速エネルギー３０
０ｋｅＶ、ドーズ量３×１０13ｃｍ-2として、加速エネ
ルギー８０ｋｅＶ、ドーズ量４×１０12ｃｍ-2として、
加速エネルギー３０ｋｅＶで所定量のドーズ量をそれぞ
れイオン注入する。
オン注入条件は、第１実施形態で述べたと同様に、必ず
しもＮウェル５２、５４を形成するための最も高いエネ
ルギーによるイオン注入条件と同じである必要はない。
リフレッシュ特性など、必要とされる特性に応じて適宜
調整することが望ましい。この後、Ｎ形拡散層５８、６
０を形成する際に用いたフォトレジスト５６をマスクと
してボロンイオンをイオン注入し、ＮＭＯＳ領域１６の
シリコン基板１０表面側にＰウェル６２を、メモリセル
領域２０のシリコン基板１０表面側にＰウェル６４を形
成する。例えば、ボロンイオンを、加速エネルギー３０
０ｋｅＶ、ドーズ量３×１０13ｃｍ-2として、加速エネ
ルギー８０ｋｅＶ、ドーズ量４×１０12ｃｍ-2として、
加速エネルギー３０ｋｅＶで所定量のドーズ量をそれぞ
れイオン注入する。
【００７２】高いエネルギー（３００ｋｅＶ）で行うイ
オン注入は、Ｐウェル６２、６４底部に濃度の高い部分
を形成するためのイオン注入であり、メモリセル領域２
０に形成されるＮＭＯＳのＮ形ソースドレインとＮ形拡
散層６０との間のパンチスルー耐性及びラッチアップ耐
性により律則されている。中間のエネルギー（８０ｋｅ
Ｖ）で行うイオン注入は、フィールドトランジスタの閾
値電圧を十分高く保つためのチャネルストップイオン注
入である。
オン注入は、Ｐウェル６２、６４底部に濃度の高い部分
を形成するためのイオン注入であり、メモリセル領域２
０に形成されるＮＭＯＳのＮ形ソースドレインとＮ形拡
散層６０との間のパンチスルー耐性及びラッチアップ耐
性により律則されている。中間のエネルギー（８０ｋｅ
Ｖ）で行うイオン注入は、フィールドトランジスタの閾
値電圧を十分高く保つためのチャネルストップイオン注
入である。
【００７３】低いエネルギー（３０ｋｅＶ）で行うイオ
ン注入は、ＮＭＯＳ領域１６、２０閾値電圧を制御する
ためのイオン注入である。このように形成したＰウェル
６２は、その下部にＮ形拡散層５８が形成されてはいる
が、Ｎ形拡散層５８はＮウェル５２、５４とは接続され
ていないため、シリコン基板１０とは電気的に接続され
たままとなる。一方、Ｐウェル６４は、Ｎ形拡散層６０
とＮウェル５４に囲われ、シリコン基板１０とは電気的
に分離された領域に形成されることとなる。
ン注入は、ＮＭＯＳ領域１６、２０閾値電圧を制御する
ためのイオン注入である。このように形成したＰウェル
６２は、その下部にＮ形拡散層５８が形成されてはいる
が、Ｎ形拡散層５８はＮウェル５２、５４とは接続され
ていないため、シリコン基板１０とは電気的に接続され
たままとなる。一方、Ｐウェル６４は、Ｎ形拡散層６０
とＮウェル５４に囲われ、シリコン基板１０とは電気的
に分離された領域に形成されることとなる。
【００７４】こうして、Ｎウェル５２、５４、Ｐウェル
６２、異電位Ｐウェル６４よりなるトリプルウェル構造
を構成する。この後、例えば通常のＤＲＡＭプロセスと
同様にして、ＰＭＯＳ領域１４、ＮＭＯＳ領域１６に周
辺回路を、メモリセル領域２０に転送トランジスタ及び
キャパシタよりなるメモリセルを形成する。
６２、異電位Ｐウェル６４よりなるトリプルウェル構造
を構成する。この後、例えば通常のＤＲＡＭプロセスと
同様にして、ＰＭＯＳ領域１４、ＮＭＯＳ領域１６に周
辺回路を、メモリセル領域２０に転送トランジスタ及び
キャパシタよりなるメモリセルを形成する。
【００７５】このように、本実施形態によれば、メモリ
セル領域２０のＰウェル６４と、Ｎ形拡散層６０とを同
一のフォトレジスト４０をマスクとして形成し、且つ、
通常のＰウェル６２と異電位Ｐウェル６４とを同時に形
成するので、Ｎウェル及びＮ形拡散層を形成するために
必要とされるリソグラフィー工程を１工程削減し、Ｐウ
ェルを形成するために必要とされるリソグラフィー工程
を１工程削減することができる。すなわち、トリプルウ
ェルの形成過程に必要とされるリソグラフィー工程は２
回となり、４回のリソグラフィー工程でトリプルウェル
構造を形成する従来の方法と比較して、スループットを
向上し、且つ、製造コストを低減することができる。
セル領域２０のＰウェル６４と、Ｎ形拡散層６０とを同
一のフォトレジスト４０をマスクとして形成し、且つ、
通常のＰウェル６２と異電位Ｐウェル６４とを同時に形
成するので、Ｎウェル及びＮ形拡散層を形成するために
必要とされるリソグラフィー工程を１工程削減し、Ｐウ
ェルを形成するために必要とされるリソグラフィー工程
を１工程削減することができる。すなわち、トリプルウ
ェルの形成過程に必要とされるリソグラフィー工程は２
回となり、４回のリソグラフィー工程でトリプルウェル
構造を形成する従来の方法と比較して、スループットを
向上し、且つ、製造コストを低減することができる。
【００７６】また、Ｐウェル６４を電気的に分離するた
めのＮ形拡散層６０は、Ｎウェル５２、５４とは別途形
成するので、メモリセル領域２０に要求される特性に応
じて、Ｎ形拡散層６０を形成するためのイオン注入エネ
ルギー、ドーズ量を独立して制御することができる。な
お、上記実施形態では、第１実施形態による半導体装置
のように周辺回路用の異電位Ｐウェルを形成していない
が、製造工程を複雑にすることなく周辺回路用の異電位
Ｐウェルを形成することもできる。例えば、図９（ａ）
の工程において図１０（ａ）に示すフォトレジスト５６
ａを形成し、Ｎウェル５４が形成された領域にもＰウェ
ル６４を形成するためのボロンイオン注入を行えば、Ｎ
ウェル５４及びＮ形拡散層６０によってシリコン基板１
０から電気的に分離された周辺回路用の異電位Ｐウェル
６６と、メモリセル用の異電位Ｐウェル６４とを形成す
ることができる。また、この場合において、例えば図５
に示す半導体装置のように、Ｐウェル６４とＰウェル６
６とを分離することもできる。
めのＮ形拡散層６０は、Ｎウェル５２、５４とは別途形
成するので、メモリセル領域２０に要求される特性に応
じて、Ｎ形拡散層６０を形成するためのイオン注入エネ
ルギー、ドーズ量を独立して制御することができる。な
お、上記実施形態では、第１実施形態による半導体装置
のように周辺回路用の異電位Ｐウェルを形成していない
が、製造工程を複雑にすることなく周辺回路用の異電位
Ｐウェルを形成することもできる。例えば、図９（ａ）
の工程において図１０（ａ）に示すフォトレジスト５６
ａを形成し、Ｎウェル５４が形成された領域にもＰウェ
ル６４を形成するためのボロンイオン注入を行えば、Ｎ
ウェル５４及びＮ形拡散層６０によってシリコン基板１
０から電気的に分離された周辺回路用の異電位Ｐウェル
６６と、メモリセル用の異電位Ｐウェル６４とを形成す
ることができる。また、この場合において、例えば図５
に示す半導体装置のように、Ｐウェル６４とＰウェル６
６とを分離することもできる。
【００７７】また、Ｐウェル６４を複数の領域に分けて
おき、その一部を周辺回路のＮＭＯＳ領域１８として利
用してもよい。例えば、図８（ｂ）の工程において図１
１（ａ）に示すようなフォトレジスト５０ａをマスクと
してＮウェル５２、５４を形成し、図９（ａ）の工程で
Ｎウェル５４の間にもＰウェルを形成するようにすれ
ば、Ｐウェル６４と同じ不純物プロファイルを有し、Ｎ
ウェル５４とＮ形拡散層６８とによりシリコン基板１０
から電気的に分離されたＰウェル７０を更に形成するこ
とができる。また、Ｐウェル６４と、Ｐウェル７０とを
互いに分離せずに設けてもよい。
おき、その一部を周辺回路のＮＭＯＳ領域１８として利
用してもよい。例えば、図８（ｂ）の工程において図１
１（ａ）に示すようなフォトレジスト５０ａをマスクと
してＮウェル５２、５４を形成し、図９（ａ）の工程で
Ｎウェル５４の間にもＰウェルを形成するようにすれ
ば、Ｐウェル６４と同じ不純物プロファイルを有し、Ｎ
ウェル５４とＮ形拡散層６８とによりシリコン基板１０
から電気的に分離されたＰウェル７０を更に形成するこ
とができる。また、Ｐウェル６４と、Ｐウェル７０とを
互いに分離せずに設けてもよい。
【００７８】また、図１に示す第１実施形態による半導
体装置ではＮウェル２８とＮ形拡散層４２との間に繋ぎ
目が存在し、図７に示す第２実施形態による半導体装置
ではＮウェル５４とＮ形拡散層６０との間に繋ぎ目が存
在する。したがって、これらＮウェルとＮ形拡散層との
間に位置合わせにズレが生じると、例えば図１２（ａ）
に示すようにＮウェル２８とＮ形拡散層４２との間に間
隙が形成されることとなり、Ｎウェル２８とＮ形拡散層
４２とに囲われたＰウェル４４とシリコン基板１０との
間の電気的な分離ができず、異電位ウェルとして用いる
ことができなくなる。
体装置ではＮウェル２８とＮ形拡散層４２との間に繋ぎ
目が存在し、図７に示す第２実施形態による半導体装置
ではＮウェル５４とＮ形拡散層６０との間に繋ぎ目が存
在する。したがって、これらＮウェルとＮ形拡散層との
間に位置合わせにズレが生じると、例えば図１２（ａ）
に示すようにＮウェル２８とＮ形拡散層４２との間に間
隙が形成されることとなり、Ｎウェル２８とＮ形拡散層
４２とに囲われたＰウェル４４とシリコン基板１０との
間の電気的な分離ができず、異電位ウェルとして用いる
ことができなくなる。
【００７９】このような問題を解決するためには、例え
ば図１２（ｂ）に示すように、Ｎウェル形成のためのフ
ォトレジスト、或いは、Ｎ形拡散層形成のためのフォト
レジストの少なくとも一方に、位置合わせズレを考慮し
たシフトを入れ、パターンが重なる領域７２を形成する
ことが有効である。また、図１３に示すように、Ｎウェ
ル２８を形成するためのイオン注入工程、或いは、Ｎ形
拡散層４２を形成するためのイオン注入工程の少なくと
も一方の工程において、一定の角度、例えばシリコン基
板１０の垂直方向に対して７゜傾けた方向からイオン注
入することにより、Ｎウェル２８とＮ形拡散層４２とが
重なるようにすることも有効である。
ば図１２（ｂ）に示すように、Ｎウェル形成のためのフ
ォトレジスト、或いは、Ｎ形拡散層形成のためのフォト
レジストの少なくとも一方に、位置合わせズレを考慮し
たシフトを入れ、パターンが重なる領域７２を形成する
ことが有効である。また、図１３に示すように、Ｎウェ
ル２８を形成するためのイオン注入工程、或いは、Ｎ形
拡散層４２を形成するためのイオン注入工程の少なくと
も一方の工程において、一定の角度、例えばシリコン基
板１０の垂直方向に対して７゜傾けた方向からイオン注
入することにより、Ｎウェル２８とＮ形拡散層４２とが
重なるようにすることも有効である。
【００８０】また、第１及び第２実施形態では、メモリ
セル領域２０をシリコン基板１０と電気的に分離された
Ｐウェル４４、或いは、Ｐウェル６４中に設ける場合を
例に説明したが、必ずしもメモリセル領域２０をこのよ
うなウェル中に形成する必要はない。すなわち、周辺回
路のＮＭＯＳ領域１６をシリコン基板１０と電気的に分
離されたＰウェル４４、或いは、Ｐウェル６４中に設
け、メモリセル領域２０をシリコン基板１０中に形成さ
れたＰウェル３４、或いは、Ｐウェル６２中に形成して
もよい。何れの方法によっても、メモリセル領域２０と
ＮＭＯＳ領域１６とを異なる電位のウェル中に形成する
ことができる。
セル領域２０をシリコン基板１０と電気的に分離された
Ｐウェル４４、或いは、Ｐウェル６４中に設ける場合を
例に説明したが、必ずしもメモリセル領域２０をこのよ
うなウェル中に形成する必要はない。すなわち、周辺回
路のＮＭＯＳ領域１６をシリコン基板１０と電気的に分
離されたＰウェル４４、或いは、Ｐウェル６４中に設
け、メモリセル領域２０をシリコン基板１０中に形成さ
れたＰウェル３４、或いは、Ｐウェル６２中に形成して
もよい。何れの方法によっても、メモリセル領域２０と
ＮＭＯＳ領域１６とを異なる電位のウェル中に形成する
ことができる。
【００８１】また、第１及び第２実施形態では、各ウェ
ルや拡散層の関係が明らかになる工程順に形成したが、
イオン注入は何れの工程を先に行っても差し支えない。
したがって、例えば第１実施形態による半導体装置の製
造方法では、最初にＰウェル４４、Ｎ形拡散層４２を形
成してもよいし、或いは、最初にＰウェル３４、３６を
形成してもよい。また、一のフォトレジストをマスクと
して複数のイオン注入を行う場合にも、何れのエネルギ
ーのイオン注入を先に行ってもよい。
ルや拡散層の関係が明らかになる工程順に形成したが、
イオン注入は何れの工程を先に行っても差し支えない。
したがって、例えば第１実施形態による半導体装置の製
造方法では、最初にＰウェル４４、Ｎ形拡散層４２を形
成してもよいし、或いは、最初にＰウェル３４、３６を
形成してもよい。また、一のフォトレジストをマスクと
して複数のイオン注入を行う場合にも、何れのエネルギ
ーのイオン注入を先に行ってもよい。
【００８２】また、上記第１及び第２実施形態では、本
発明のトリプルウェルをＤＲＡＭに適用した例を示した
が、ＤＲＡＭに限らず、種々のデバイスに適用すること
ができる。
発明のトリプルウェルをＤＲＡＭに適用した例を示した
が、ＤＲＡＭに限らず、種々のデバイスに適用すること
ができる。
【００８３】
【発明の効果】以上の通り、本発明によれば、第１導電
型の半導体基板と、半導体基板の第１の領域を囲う第２
の領域に形成された第１導電型と異なる第２導電型の第
１のウェルと、第１の領域の半導体基板内部に埋め込ん
で形成され、側部において第１のウェルと接続された第
２導電型の第１の拡散層と、第１の領域の半導体基板の
表面側に形成され、第１のウェル及び第１の拡散層によ
り半導体基板の他の領域から電気的に分離された第１導
電型の第２のウェルとにより半導体装置を構成するの
で、第１の拡散層と第２のウェルとを同一のマスク材を
用いて形成することができる。これにより、第１のウェ
ル及び第１の拡散層とにより第２のウェルを半導体基板
から電気的に分離する場合にもリソグラフィー工程が増
加することなくトリプルウェルを形成することができ
る。したがって、４回のリソグラフィー工程でトリプル
ウェル構造を形成する従来の方法と比較して、スループ
ットを向上し、且つ、製造コストを低減することができ
る。
型の半導体基板と、半導体基板の第１の領域を囲う第２
の領域に形成された第１導電型と異なる第２導電型の第
１のウェルと、第１の領域の半導体基板内部に埋め込ん
で形成され、側部において第１のウェルと接続された第
２導電型の第１の拡散層と、第１の領域の半導体基板の
表面側に形成され、第１のウェル及び第１の拡散層によ
り半導体基板の他の領域から電気的に分離された第１導
電型の第２のウェルとにより半導体装置を構成するの
で、第１の拡散層と第２のウェルとを同一のマスク材を
用いて形成することができる。これにより、第１のウェ
ル及び第１の拡散層とにより第２のウェルを半導体基板
から電気的に分離する場合にもリソグラフィー工程が増
加することなくトリプルウェルを形成することができ
る。したがって、４回のリソグラフィー工程でトリプル
ウェル構造を形成する従来の方法と比較して、スループ
ットを向上し、且つ、製造コストを低減することができ
る。
【００８４】また、第１導電型の半導体基板の第１の領
域を囲う第２の領域に、第１導電型と異なる第２導電型
の第１のウェルを形成する第１のウェル形成工程と、第
１の領域の半導体基板内部に埋め込まれ、側部において
第１のウェルと接続された第２導電型の第１の拡散層を
形成する第１の拡散層形成工程と、第１の領域の半導体
基板の表面側に、第１のウェル及び第１の拡散層により
半導体基板の他の領域から電気的に分離された第１導電
型の第２のウェルを形成する第２のウェル形成工程とに
より半導体装置の製造することにより、同一のマスク材
を用いて第１の拡散層及び第２のウェルを形成すること
ができるので、第１のウェル及び第１の拡散層とにより
第２のウェルを半導体基板から電気的に分離する場合に
もリソグラフィー工程が増加することなくトリプルウェ
ルを形成することができる。したがって、４回のリソグ
ラフィー工程でトリプルウェル構造を形成する従来の方
法と比較して、スループットを向上し、且つ、製造コス
トを低減することができる。
域を囲う第２の領域に、第１導電型と異なる第２導電型
の第１のウェルを形成する第１のウェル形成工程と、第
１の領域の半導体基板内部に埋め込まれ、側部において
第１のウェルと接続された第２導電型の第１の拡散層を
形成する第１の拡散層形成工程と、第１の領域の半導体
基板の表面側に、第１のウェル及び第１の拡散層により
半導体基板の他の領域から電気的に分離された第１導電
型の第２のウェルを形成する第２のウェル形成工程とに
より半導体装置の製造することにより、同一のマスク材
を用いて第１の拡散層及び第２のウェルを形成すること
ができるので、第１のウェル及び第１の拡散層とにより
第２のウェルを半導体基板から電気的に分離する場合に
もリソグラフィー工程が増加することなくトリプルウェ
ルを形成することができる。したがって、４回のリソグ
ラフィー工程でトリプルウェル構造を形成する従来の方
法と比較して、スループットを向上し、且つ、製造コス
トを低減することができる。
【図１】本発明の第１実施形態による半導体装置の構造
を示す概略断面図である。
を示す概略断面図である。
【図２】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。
方法を示す工程断面図（その１）である。
【図３】本発明の第１実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。
方法を示す工程断面図（その２）である。
【図４】第１実施形態による半導体装置の製造方法にお
けるＮ形拡散層の他の形成方法を説明する図である。
けるＮ形拡散層の他の形成方法を説明する図である。
【図５】第１実施形態の第１変形例による半導体装置の
構造及び製造方法を示す概略断面図である。
構造及び製造方法を示す概略断面図である。
【図６】第１実施形態の第２変形例による半導体装置の
構造及び製造方法を示す概略断面図である。
構造及び製造方法を示す概略断面図である。
【図７】本発明の第２実施形態による半導体装置の構造
を示す概略断面図である。
を示す概略断面図である。
【図８】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図（その１）である。
方法を示す工程断面図（その１）である。
【図９】本発明の第２実施形態による半導体装置の製造
方法を示す工程断面図（その２）である。
方法を示す工程断面図（その２）である。
【図１０】第２実施形態の第１変形例による半導体装置
の構造及び製造方法を示す概略断面図である。
の構造及び製造方法を示す概略断面図である。
【図１１】第２実施形態の第２変形例による半導体装置
の構造及び製造方法を示す概略断面図である。
の構造及び製造方法を示す概略断面図である。
【図１２】第１実施形態及び第２実施形態による半導体
装置における課題及びその解決方法を説明する図であ
る。
装置における課題及びその解決方法を説明する図であ
る。
【図１３】第１実施形態及び第２実施形態による半導体
装置における課題の解決方法を説明する図である。
装置における課題の解決方法を説明する図である。
【図１４】従来の半導体装置の製造方法を示す工程断面
図（その１）である。
図（その１）である。
【図１５】従来の半導体装置の製造方法を示す工程断面
図（その２）である。
図（その２）である。
【図１６】従来の半導体装置の製造方法を示す工程断面
図（その３）である。
図（その３）である。
１０…シリコン基板 １２…フィールド酸化膜 １４…ＰＭＯＳ領域 １６、１８…ＮＭＯＳ領域 ２０…メモリセル領域 ２２…シリコン酸化膜 ２４、３２、４０…フォトレジスト ２６、２８…Ｎウェル ４２…Ｎ形拡散層 ３０…Ｐウェル形成予定領域 ３４、３６、４４、４６…Ｐウェル ５０、５６…フォトレジスト ５２、５４…Ｎウェル ５８、６０、６８…Ｎ形拡散層 ６２、６４、６６、７０…Ｐウェル ７２…パターンが重なる領域 １００…シリコン基板 １０２…フィールド酸化膜 １０４…ＰＭＯＳ領域 １０６、１０８…ＮＭＯＳ領域 １１０…メモリセル領域 １１２…シリコン酸化膜 １１４、１２０、１２８、１３４…フォトレジスト １１６、１１８…Ｎ形拡散層 １２２、１２４…Ｎウェル １２６…Ｐウェル形成予定領域 １３０、１３２、１３６…Ｐウェル
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/112
Claims (17)
- 【請求項１】 第１導電型の半導体基板と、 前記半導体基板の第１の領域を囲う第２の領域に形成さ
れた前記第１導電型と異なる第２導電型の第１のウェル
と、 前記第１の領域の前記半導体基板内部に埋め込んで形成
され、側部において前記第１のウェルと接続された前記
第２導電型の第１の拡散層と、 前記第１の領域の前記半導体基板の表面側に形成され、
前記第１のウェル及び前記第１の拡散層により前記半導
体基板の他の領域から電気的に分離された前記第１導電
型の第２のウェルとを有することを特徴とする半導体装
置。 - 【請求項２】 請求項１記載の半導体装置において、 前記第２の領域の前記半導体基板の表面側に形成され、
前記第１のウェル及び前記第１の拡散層により前記半導
体基板の他の領域から電気的に分離された前記第１導電
型の第３のウェルを更に有することを特徴とする半導体
装置。 - 【請求項３】 請求項１又は２記載の半導体装置におい
て、 前記半導体基板の第３の領域の前記半導体基板内部に埋
め込んで形成された前記第２導電型の第２の拡散層と、 前記第３の領域の前記半導体基板の表面側に形成され、
前記半導体基板の他の領域と電気的に接続された前記第
１導電型の第４のウェルとを更に有することを特徴とす
る半導体装置。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
半導体装置において、 前記第１の拡散層中の前記第２導電型の不純物の濃度
と、前記第１の拡散層が形成された深さにおける前記第
１のウェル中の前記第２導電型の不純物の濃度とが互い
に異なることを特徴とする半導体装置。 - 【請求項５】 請求項１乃至４のいずれか１項に記載の
半導体装置において、 前記第１の拡散層の底部の深さと、前記第１のウェルの
底部の深さが異なることを特徴とする半導体装置。 - 【請求項６】 第１導電型の半導体基板の第１の領域を
囲う第２の領域に、前記第１導電体と異なる第２導電型
の第１のウェルを形成する第１のウェル形成工程と、 前記第１の領域の前記半導体基板内部に埋め込まれ、側
部において前記第１のウェルと接続された前記第２導電
型の第１の拡散層を形成する第１の拡散層形成工程と、 前記第１の領域の前記半導体基板の表面側に、前記第１
のウェル及び前記第１の拡散層により前記半導体基板の
他の領域から電気的に分離された前記第１導電型の第２
のウェルを形成する第２のウェル形成工程とを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項６記載の半導体装置の製造方法に
おいて、 前記第２の領域の前記半導体基板の表面側に、前記第１
のウェル及び前記第１の拡散層により前記半導体基板の
他の領域から電気的に分離された前記第１導電型の第３
のウェルを形成する第３のウェル形成工程を更に有する
ことを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項６又は７記載の半導体装置の製造
方法において、 前記第２のウェル形成工程又は前記第３のウェル形成工
程では、前記半導体基板の第３の領域に、前記半導体基
板の他の領域と電気的に接続された前記第１導電型の第
４のウェルを同時に形成することを特徴とする半導体装
置の製造方法。 - 【請求項９】 請求項８記載の半導体装置の製造方法に
おいて、 前記第１の拡散層形成工程では、前記第４のウェル下部
に前記第２導電型の第２の拡散層を同時に形成すること
を特徴とする半導体装置の製造方法。 - 【請求項１０】 請求項６乃至９のいずれか１項に記載
の半導体装置の製造方法において、 前記第１の拡散層形成工程及び前記第２のウェル形成工
程では、同一のマスク材を用いて前記第１の拡散層及び
前記第２のウェルを形成することを特徴とする半導体装
置の製造方法。 - 【請求項１１】 請求項６乃至１０のいずれか１項に記
載の半導体装置の製造方法において、 前記第１のウェル形成工程及び／又は前記第２のウェル
形成工程では、加速エネルギー及びドーズ量を互いに異
にする複数回のイオン注入により前記ウェルを形成する
ことを特徴とする半導体装置の製造方法。 - 【請求項１２】 請求項６乃至１１のいずれか１項に記
載の半導体装置の製造方法において、 前記第１のウェル形成工程及び／又は前記第１の拡散層
形成工程では、前記半導体基板の垂直方向に対して傾い
た方向からイオン注入を行うことを特徴とする半導体装
置の製造方法。 - 【請求項１３】 請求項６乃至１２のいずれか１項に記
載の半導体装置の製造方法において、 前記第１のウェルを形成するための第１のマスクパター
ンと、前記第１の拡散層を形成するための第２のマスク
パターンは、前記第１の領域と前記第２の領域の間にお
いて開口部が重なる領域を有することを特徴とする半導
体装置の製造方法。 - 【請求項１４】 請求項６乃至１３のいずれか１項に記
載の半導体装置の製造方法において、 前記第２のウェルを形成するためのイオン注入のドーズ
量は、前記第３のウェルを形成するためのイオン注入の
ドーズ量よりも少ないことを特徴とする半導体装置の製
造方法。 - 【請求項１５】 請求項６乃至１４のいずれか１項に記
載の半導体装置の製造方法において、 前記第２のウェルを形成するためのイオン注入の加速エ
ネルギーは、前記第３のウェルを形成するためのイオン
注入の加速エネルギーよりも高いことを特徴とする半導
体装置の製造方法。 - 【請求項１６】 請求項６乃至１５のいずれか１項に記
載の半導体装置の製造方法において、 前記第１の拡散層を形成するためのイオン注入のドーズ
量は、前記第１のウェルを形成するための最も高いエネ
ルギーにおけるイオン注入のドーズ量よりも少ないこと
を特徴とする半導体装置の製造方法。 - 【請求項１７】 請求項６乃至１６のいずれか１項に記
載の半導体装置の製造方法において、 前記第１の拡散層を形成するためのイオン注入の加速エ
ネルギーは、前記第１のウェルを形成するためのイオン
注入の加速エネルギーよりも高いことを特徴とする半導
体装置の製造方法。
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