JP3080035B2 - 半導体集積回路装置及びその製造方法 - Google Patents
半導体集積回路装置及びその製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
及びその製造方法に関し、特にＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｒａｔｏｒ）基板に形成されるＣＭＯ
Ｓ集積回路装置の製造方法並びにＣＭＯＳ回路を構成す
るマスタスライス方式の半導体集積回路装置及びその製
造方法に関する。
及びその製造方法に関し、特にＳＯＩ（Ｓｉｌｉｃｏｎ
Ｏｎ Ｉｎｓｕｒａｔｏｒ）基板に形成されるＣＭＯ
Ｓ集積回路装置の製造方法並びにＣＭＯＳ回路を構成す
るマスタスライス方式の半導体集積回路装置及びその製
造方法に関する。
【０００２】
【従来の技術】まず、シリコン基板に形成された電界効
果型ＭＯＳトランジスタ（以下、バルク ＭＯＳＦＥＴ
と記す）の基本構造を図１２を参照して説明する。図１
２（ａ）は、Ｐチャネル型ＭＯＳＦＥＴ（以下、Ｐ−Ｍ
ＯＳＦＥＴと記す）とＮチャネル型ＭＯＳＦＥＴ（以
下、Ｎ−ＭＯＳＦＥＴと記す）を同一基板上に形成し、
インバータ回路を構成したときのレイアウト図であり、
図１２（ｂ）は図１２（ａ）のＧ−Ｇ線拡大断面図であ
る。なお、図１２にはＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄ Ｄｒａｉｎ）構造のトランジスタを示している。
果型ＭＯＳトランジスタ（以下、バルク ＭＯＳＦＥＴ
と記す）の基本構造を図１２を参照して説明する。図１
２（ａ）は、Ｐチャネル型ＭＯＳＦＥＴ（以下、Ｐ−Ｍ
ＯＳＦＥＴと記す）とＮチャネル型ＭＯＳＦＥＴ（以
下、Ｎ−ＭＯＳＦＥＴと記す）を同一基板上に形成し、
インバータ回路を構成したときのレイアウト図であり、
図１２（ｂ）は図１２（ａ）のＧ−Ｇ線拡大断面図であ
る。なお、図１２にはＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄ Ｄｒａｉｎ）構造のトランジスタを示している。
【０００３】図１２（ａ）では、ゲート電極１２０１，
１２０６、活性領域１２０２，１２０７，Ｎウェルコン
タクト拡散層１３１１，Ｐウェルコンタクト拡散層１３
１２、配線１２１１ａ〜１２１１ｄ並びにコンタクト穴
１２１２のパターンを示している。Ｐ−ＭＯＳＦＥＴの
活性領域１２０２には、チャネル領域１２０３、ソース
拡散層１２０４とドレイン拡散層１２０５が形成されて
いる。Ｎ−ＭＯＳＦＥＴの活性領域１２０７にも同様
に、チャネル領域１２０８、ソース拡散層１２０９とド
レイン拡散層１２１０が形成されている。
１２０６、活性領域１２０２，１２０７，Ｎウェルコン
タクト拡散層１３１１，Ｐウェルコンタクト拡散層１３
１２、配線１２１１ａ〜１２１１ｄ並びにコンタクト穴
１２１２のパターンを示している。Ｐ−ＭＯＳＦＥＴの
活性領域１２０２には、チャネル領域１２０３、ソース
拡散層１２０４とドレイン拡散層１２０５が形成されて
いる。Ｎ−ＭＯＳＦＥＴの活性領域１２０７にも同様
に、チャネル領域１２０８、ソース拡散層１２０９とド
レイン拡散層１２１０が形成されている。
【０００４】配線１２１１ａからコンタクト穴１２１２
を介してＮウェルコンタクト拡散層１３１１とＰ−ＭＯ
ＳＦＥＴのソース拡散層１２０４に電源電位が与えら
れ、配線１２１１ｂからコンタクト穴１２１２を介して
Ｐウェルコンタクト拡散層１３１２とＮ−ＭＯＳＦＥＴ
のソース拡散層１２０９に接地電位が供給される。同様
に、Ｐ−ＭＯＳＦＥＴのゲート電極１２０１とＮ−ＭＯ
ＳＦＥＴのゲート電極１２０６は配線１２１１ｃとコン
タクト穴１２１２により電気的に接続され、かつＰ−Ｍ
ＯＳＦＥＴのドレイン拡散層１２０５とＮ−ＭＯＳＦＥ
Ｔのドレイン拡散層１２１０が配線１２１１ｄとコンタ
クト穴１２１２により電気的に接続される。こうして図
３に示すインバータ回路が構成されている。
を介してＮウェルコンタクト拡散層１３１１とＰ−ＭＯ
ＳＦＥＴのソース拡散層１２０４に電源電位が与えら
れ、配線１２１１ｂからコンタクト穴１２１２を介して
Ｐウェルコンタクト拡散層１３１２とＮ−ＭＯＳＦＥＴ
のソース拡散層１２０９に接地電位が供給される。同様
に、Ｐ−ＭＯＳＦＥＴのゲート電極１２０１とＮ−ＭＯ
ＳＦＥＴのゲート電極１２０６は配線１２１１ｃとコン
タクト穴１２１２により電気的に接続され、かつＰ−Ｍ
ＯＳＦＥＴのドレイン拡散層１２０５とＮ−ＭＯＳＦＥ
Ｔのドレイン拡散層１２１０が配線１２１１ｄとコンタ
クト穴１２１２により電気的に接続される。こうして図
３に示すインバータ回路が構成されている。
【０００５】図１２（ｂ）では、図１２（ａ）に示した
Ｐ−ＭＯＳＦＥＴとＮ−ＭＯＳＦＥＴがそれぞれシリコ
ン基板１３１３上のＮウェル１３１５とＰウェル１３１
４に形成されていることが示されている。Ｐ−ＭＯＳＦ
ＥＴ，Ｎ−ＭＯＳＦＥＴのゲート電極１２０１，１２０
６下にそれぞれゲート酸化膜１２１６、両側にスペーサ
１２１７、スペーサ１２１７下にＬＤＤ層１３１６，１
３１７が存在する構造となっている。また、拡散層間に
はフィールド酸化膜１２１５が形成されている。
Ｐ−ＭＯＳＦＥＴとＮ−ＭＯＳＦＥＴがそれぞれシリコ
ン基板１３１３上のＮウェル１３１５とＰウェル１３１
４に形成されていることが示されている。Ｐ−ＭＯＳＦ
ＥＴ，Ｎ−ＭＯＳＦＥＴのゲート電極１２０１，１２０
６下にそれぞれゲート酸化膜１２１６、両側にスペーサ
１２１７、スペーサ１２１７下にＬＤＤ層１３１６，１
３１７が存在する構造となっている。また、拡散層間に
はフィールド酸化膜１２１５が形成されている。
【０００６】次に、この従来例の製造方法について説明
する。図１３（ａ）に示すシリコン基板１３１３に対し
て製造工程は開始される。図示しないバッファ層の形
成、並びに第１のマスクを用いたバッファ層のパターニ
ングと熱酸化により、図１３（ｂ）に示すようにフィー
ルド酸化膜１２１５が形成され、これによりＭＯＳＦＥ
Ｔの活性領域とウェルコンタクト拡散層の領域が決定さ
れる。
する。図１３（ａ）に示すシリコン基板１３１３に対し
て製造工程は開始される。図示しないバッファ層の形
成、並びに第１のマスクを用いたバッファ層のパターニ
ングと熱酸化により、図１３（ｂ）に示すようにフィー
ルド酸化膜１２１５が形成され、これによりＭＯＳＦＥ
Ｔの活性領域とウェルコンタクト拡散層の領域が決定さ
れる。
【０００７】次に第２、第３のマスクを用いてフォトレ
ジストをパターニングし、選択的にイオン注入すること
によりＮウェル１３１５及びＰウェル１３１４を形成す
る。同時に、通常は活性領域の表面にＭＯＳＦＥＴのし
きい値電圧（以下、Ｖｔと記す）調整用のイオン注入が
おこなわれる。シリコン基板上にＣＭＯＳ回路を形成す
る場合、図１３（ｃ）のウェル形成の時点でＰ−ＭＯＳ
ＦＥＴの領域とＮ−ＭＯＳＦＥＴの領域が確定する。
ジストをパターニングし、選択的にイオン注入すること
によりＮウェル１３１５及びＰウェル１３１４を形成す
る。同時に、通常は活性領域の表面にＭＯＳＦＥＴのし
きい値電圧（以下、Ｖｔと記す）調整用のイオン注入が
おこなわれる。シリコン基板上にＣＭＯＳ回路を形成す
る場合、図１３（ｃ）のウェル形成の時点でＰ−ＭＯＳ
ＦＥＴの領域とＮ−ＭＯＳＦＥＴの領域が確定する。
【０００８】図１３（ｃ）のウェル形成後、ゲート酸化
膜１２１６とゲートポリシリコン層を成長し、第４のマ
スクを用いて図１３（ｄ）に示す様にゲート電極１２０
１，１２０６のパターニングをおこなう。さらに、第
５、第６のマスクを用いてフォトレジストをパターニン
グし、選択的にイオン注入することにより、Ｐ型ＬＤＤ
層１３１６、Ｎ型ＬＤＤ層１７１７が形成される。
膜１２１６とゲートポリシリコン層を成長し、第４のマ
スクを用いて図１３（ｄ）に示す様にゲート電極１２０
１，１２０６のパターニングをおこなう。さらに、第
５、第６のマスクを用いてフォトレジストをパターニン
グし、選択的にイオン注入することにより、Ｐ型ＬＤＤ
層１３１６、Ｎ型ＬＤＤ層１７１７が形成される。
【０００９】次に、ゲート電極側面にスペーサ１２１７
を形成し、第７、第８のマスクを用いてフォトレジスト
をパターニングして選択的にイオン注入することによ
り、Ｐ−ＭＯＳＦＥＴのソース、ドレイン拡散層１２０
２、１２０５、Ｎ−ＭＯＳＦＥＴのソース、ドレイン拡
散層１２０９、１２１０、Ｎウェルコンタクト拡散層１
３１１、Ｐウェルコンタクト拡散層１３１２が形成され
る。また、この時のイオン注入により、Ｐ−ＭＯＳＦＥ
Ｔのゲート電極１２０１、Ｎ−ＭＯＳＦＥＴのゲート電
極１２０６の導電型はそれぞれＰ型、Ｎ型に決定され
る。
を形成し、第７、第８のマスクを用いてフォトレジスト
をパターニングして選択的にイオン注入することによ
り、Ｐ−ＭＯＳＦＥＴのソース、ドレイン拡散層１２０
２、１２０５、Ｎ−ＭＯＳＦＥＴのソース、ドレイン拡
散層１２０９、１２１０、Ｎウェルコンタクト拡散層１
３１１、Ｐウェルコンタクト拡散層１３１２が形成され
る。また、この時のイオン注入により、Ｐ−ＭＯＳＦＥ
Ｔのゲート電極１２０１、Ｎ−ＭＯＳＦＥＴのゲート電
極１２０６の導電型はそれぞれＰ型、Ｎ型に決定され
る。
【００１０】以降は配線工程であり、２層配線プロセス
の場合、層間絶縁膜１３１８を堆積しコンタクト穴を形
成し、第１配線（１２１１ａ〜１２１１ｄ）を形成し、
図示しない層間絶縁膜、第１スルーホール、１２１１ａ
〜１２１１ｄにそれぞれ接続する第２層配線の４つのパ
ターンをパターニングするためのマスクを用いて配線が
形成される。
の場合、層間絶縁膜１３１８を堆積しコンタクト穴を形
成し、第１配線（１２１１ａ〜１２１１ｄ）を形成し、
図示しない層間絶縁膜、第１スルーホール、１２１１ａ
〜１２１１ｄにそれぞれ接続する第２層配線の４つのパ
ターンをパターニングするためのマスクを用いて配線が
形成される。
【００１１】以上述べたように、通常のシリコン基板上
にＣＭＯＳ回路を形成する半導体集積回路装置では、製
造プロセス開始から配線工程前のトランジスタを形成す
る工程の間に、（１）フィールド酸化膜、（２）Ｎウェ
ル、（３）Ｐウェル、（４）ゲート電極、（５）Ｐ型Ｌ
ＤＤ層、（６）Ｎ型ＬＤＤ層、（７）Ｐ型のソース・ド
レイン拡散層、（８）Ｎ型のソース・ドレイン拡散層を
形成するための８パターンのパターニングのためのマス
クが必要となる。ただし、製造条件によっては（２）Ｎ
ウェルと（３）Ｐウェル、（５）Ｐ型ＬＤＤ層と（６）
Ｎ型ＬＤＤ層の各組のマスクパターンは、どちらか一方
のマスクパターンで製造可能である。この場合、製造プ
ロセス開始から配線工程前のトランジスタを形成する工
程の間に要するマスクパターンは、６パターンである。
また、Ｐ−ＭＯＳＦＥＴまたはＮ−ＭＯＳＦＥＴで複数
のＶｔを設定する場合、Ｖｔ設定用に増加分の枚数のマ
スクが必要となる。
にＣＭＯＳ回路を形成する半導体集積回路装置では、製
造プロセス開始から配線工程前のトランジスタを形成す
る工程の間に、（１）フィールド酸化膜、（２）Ｎウェ
ル、（３）Ｐウェル、（４）ゲート電極、（５）Ｐ型Ｌ
ＤＤ層、（６）Ｎ型ＬＤＤ層、（７）Ｐ型のソース・ド
レイン拡散層、（８）Ｎ型のソース・ドレイン拡散層を
形成するための８パターンのパターニングのためのマス
クが必要となる。ただし、製造条件によっては（２）Ｎ
ウェルと（３）Ｐウェル、（５）Ｐ型ＬＤＤ層と（６）
Ｎ型ＬＤＤ層の各組のマスクパターンは、どちらか一方
のマスクパターンで製造可能である。この場合、製造プ
ロセス開始から配線工程前のトランジスタを形成する工
程の間に要するマスクパターンは、６パターンである。
また、Ｐ−ＭＯＳＦＥＴまたはＮ−ＭＯＳＦＥＴで複数
のＶｔを設定する場合、Ｖｔ設定用に増加分の枚数のマ
スクが必要となる。
【００１２】次に、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉ
ｎｓｕｒａｔｏｒ）基板に形成された電界効果型ＭＯＳ
トランジスタ（以下、ＳＯＩ ＭＯＳＦＥＴと記す）の
基本構造を図１４を用いて説明する。図１４（ａ）は、
Ｐ−ＭＯＳＦＥＴとＮ−ＭＯＳＦＥＴを同一基板に形成
し、インバータ回路を構成したときのレイアウト図であ
り、図１４（ｂ）は図１４（ａ）のＨ−Ｈ線拡大断面図
である。なお、図１４にはシングルドレイン構造のトラ
ンジスタを示している。
ｎｓｕｒａｔｏｒ）基板に形成された電界効果型ＭＯＳ
トランジスタ（以下、ＳＯＩ ＭＯＳＦＥＴと記す）の
基本構造を図１４を用いて説明する。図１４（ａ）は、
Ｐ−ＭＯＳＦＥＴとＮ−ＭＯＳＦＥＴを同一基板に形成
し、インバータ回路を構成したときのレイアウト図であ
り、図１４（ｂ）は図１４（ａ）のＨ−Ｈ線拡大断面図
である。なお、図１４にはシングルドレイン構造のトラ
ンジスタを示している。
【００１３】図１４（ａ）では、ゲート電極１４０１，
１４０６、活性領域１４０２，１４０７、配線１４１１
ａ〜１４１１ｄ並びにコンタクト穴１４１２のパターン
を示している。Ｐ−ＭＯＳＦＥＴの活性領域１４０２に
は、チャネル領域１４０３、ソース拡散層１４０４とド
レイン拡散層１４０５が形成されている。Ｎ−ＭＯＳＦ
ＥＴの活性領域１４０７にも同様に、チャネル領域１４
０８、ソース拡散層１４０９とドレイン拡散層１４１０
が形成されている。
１４０６、活性領域１４０２，１４０７、配線１４１１
ａ〜１４１１ｄ並びにコンタクト穴１４１２のパターン
を示している。Ｐ−ＭＯＳＦＥＴの活性領域１４０２に
は、チャネル領域１４０３、ソース拡散層１４０４とド
レイン拡散層１４０５が形成されている。Ｎ−ＭＯＳＦ
ＥＴの活性領域１４０７にも同様に、チャネル領域１４
０８、ソース拡散層１４０９とドレイン拡散層１４１０
が形成されている。
【００１４】図１４（ａ）では、配線１４１１ａからコ
ンタクト穴１４１２を介してＰ−ＭＯＳＦＥＴのソース
拡散層１４０４に電源電位が与えられ、配線１４１１ｂ
からコンタクト穴１４１２を介してＮ−ＭＯＳＦＥＴの
ソース拡散層１４０９に接地電位が供給される。同様
に、Ｐ−ＭＯＳＦＥＴのゲート電極１４０１とＮ−ＭＯ
ＳＦＥＴのゲート電極１４０６は配線１４１１ｃとコン
タクト穴１４１２により電気的に接続され、かつＰ−Ｍ
ＯＳＦＥＴのドレイン拡散層１４０５とＮ−ＭＯＳＥＴ
のドレイン拡散層１４１０が配線１４１１ｄとコンタク
ト穴１４１２により電気的に接続されることにより、図
３に示すインバータ回路が構成されている。
ンタクト穴１４１２を介してＰ−ＭＯＳＦＥＴのソース
拡散層１４０４に電源電位が与えられ、配線１４１１ｂ
からコンタクト穴１４１２を介してＮ−ＭＯＳＦＥＴの
ソース拡散層１４０９に接地電位が供給される。同様
に、Ｐ−ＭＯＳＦＥＴのゲート電極１４０１とＮ−ＭＯ
ＳＦＥＴのゲート電極１４０６は配線１４１１ｃとコン
タクト穴１４１２により電気的に接続され、かつＰ−Ｍ
ＯＳＦＥＴのドレイン拡散層１４０５とＮ−ＭＯＳＥＴ
のドレイン拡散層１４１０が配線１４１１ｄとコンタク
ト穴１４１２により電気的に接続されることにより、図
３に示すインバータ回路が構成されている。
【００１５】図１４（ｂ）では、図１４（ａ）に示した
Ｐ−ＭＯＳＦＥＴとＮ−ＭＯＳＦＥＴが共にシリコン基
板１４１３上の埋込み酸化膜１４１４上に形成されてい
ることが示されている。Ｐ−ＭＯＳＦＥＴ，Ｎ−ＭＯＳ
ＦＥＴのゲート電極１４０１，１４０６下にゲート酸化
膜１４１６、両側にスペーサ１４１７が存在する構造と
なっている。また、拡散層間にはフィールド酸化膜１４
１５が形成されている。
Ｐ−ＭＯＳＦＥＴとＮ−ＭＯＳＦＥＴが共にシリコン基
板１４１３上の埋込み酸化膜１４１４上に形成されてい
ることが示されている。Ｐ−ＭＯＳＦＥＴ，Ｎ−ＭＯＳ
ＦＥＴのゲート電極１４０１，１４０６下にゲート酸化
膜１４１６、両側にスペーサ１４１７が存在する構造と
なっている。また、拡散層間にはフィールド酸化膜１４
１５が形成されている。
【００１６】ＳＯＩ基板上にＣＭＯＳ回路を形成する場
合、埋込み酸化膜とＬＯＣＯＳ層によって各ＭＯＳトラ
ンジスタの素子分離が成されている。従ってこの場合、
図１２、１３に示すバルクＣＭＯＳの場合のようなＮウ
ェルまたはＰウェルは存在しない。
合、埋込み酸化膜とＬＯＣＯＳ層によって各ＭＯＳトラ
ンジスタの素子分離が成されている。従ってこの場合、
図１２、１３に示すバルクＣＭＯＳの場合のようなＮウ
ェルまたはＰウェルは存在しない。
【００１７】次に、この従来例の製造方法について説明
する。図１５（ａ）に示すＳＯＩ基板１５０１に対して
製造工程は開始される。このＳＯＩ基板１５０１は、シ
リコン基板１４１３上に埋込み酸化膜１４１４を有し、
さらにその上部にシリコン層（以下 ＳＯＩ層と記す）
１５０２を有している。ＳＯＩ層１５０２に対して熱酸
化とその酸化膜除去工程を施す等の手段でＳＯＩ層を所
望の膜厚に調整した後、シリコン基板を用いた場合と同
様に、バッファ層の形成、並びに第１のマスクを用いた
バッファ層のパターニングと熱酸化により、図１５
（ｂ）に示すようにフィールド酸化膜１４１５が形成さ
れ、これによりＳＯＩ層中にＭＯＳＦＥＴの活性領域が
決定される。
する。図１５（ａ）に示すＳＯＩ基板１５０１に対して
製造工程は開始される。このＳＯＩ基板１５０１は、シ
リコン基板１４１３上に埋込み酸化膜１４１４を有し、
さらにその上部にシリコン層（以下 ＳＯＩ層と記す）
１５０２を有している。ＳＯＩ層１５０２に対して熱酸
化とその酸化膜除去工程を施す等の手段でＳＯＩ層を所
望の膜厚に調整した後、シリコン基板を用いた場合と同
様に、バッファ層の形成、並びに第１のマスクを用いた
バッファ層のパターニングと熱酸化により、図１５
（ｂ）に示すようにフィールド酸化膜１４１５が形成さ
れ、これによりＳＯＩ層中にＭＯＳＦＥＴの活性領域が
決定される。
【００１８】次に通常は、第２、第３のマスクを用いて
フォトレジストをパターニングし、選択的にイオン注入
することにより、ＳＯＩ層の活性領域１４０２，１４０
７にそれぞれＭＯＳＦＥＴのＶｔ調整用のイオン注入が
おこなわれる。ＳＯＩ基板上にＣＭＯＳ回路を形成する
場合、通常の製造工程では図１５（ｂ）のＶｔ設定の時
点でＰ−ＭＯＳＦＥＴのＮ型の活性領域１４０２とＮ−
ＭＯＳＦＥＴのＰ型の活性領域１４０７が確定する。
フォトレジストをパターニングし、選択的にイオン注入
することにより、ＳＯＩ層の活性領域１４０２，１４０
７にそれぞれＭＯＳＦＥＴのＶｔ調整用のイオン注入が
おこなわれる。ＳＯＩ基板上にＣＭＯＳ回路を形成する
場合、通常の製造工程では図１５（ｂ）のＶｔ設定の時
点でＰ−ＭＯＳＦＥＴのＮ型の活性領域１４０２とＮ−
ＭＯＳＦＥＴのＰ型の活性領域１４０７が確定する。
【００１９】図１５（ｂ）のＶｔ調整後、ゲート酸化膜
１４１６とゲートポリシリコン層１５０３を成長し、第
４のマスクを用いて図１３（ｃ）に示す様にゲート電極
のパターニングをおこなう。
１４１６とゲートポリシリコン層１５０３を成長し、第
４のマスクを用いて図１３（ｃ）に示す様にゲート電極
のパターニングをおこなう。
【００２０】次に、図１５（ｄ）に示すように、ゲート
電極側面にスペーサ１４１７を形成し、第５のマスクを
用いてフォトレジストをパターニングして選択的にＮ−
ＭＯＳＦＥＴのソース・ドレイン拡散層にイオン注入す
ることにより、Ｎ−ＭＯＳＦＥＴのソース、ドレイン拡
散層１４０９、１４１０が形成される。同様に第６のマ
スクを用いてフォトレジストをパターニングして選択的
にＰ−ＭＯＳＦＥＴのソース・ドレイン拡散層にイオン
注入することにより、図１５（ｅ）に示すようにＰ−Ｍ
ＯＳＦＥＴのソース、ドレイン拡散層１４０４、１４０
５が形成される。また、これらＭＯＳＦＥＴのソース・
ドレイン拡散層を形成するためのイオン注入により、Ｐ
−ＭＯＳＥＴのゲート電極１４０１、Ｎ−ＭＯＳＦＥＴ
のゲート電極１４０６の導電型はそれぞれＰ型、Ｎ型に
決定される。
電極側面にスペーサ１４１７を形成し、第５のマスクを
用いてフォトレジストをパターニングして選択的にＮ−
ＭＯＳＦＥＴのソース・ドレイン拡散層にイオン注入す
ることにより、Ｎ−ＭＯＳＦＥＴのソース、ドレイン拡
散層１４０９、１４１０が形成される。同様に第６のマ
スクを用いてフォトレジストをパターニングして選択的
にＰ−ＭＯＳＦＥＴのソース・ドレイン拡散層にイオン
注入することにより、図１５（ｅ）に示すようにＰ−Ｍ
ＯＳＦＥＴのソース、ドレイン拡散層１４０４、１４０
５が形成される。また、これらＭＯＳＦＥＴのソース・
ドレイン拡散層を形成するためのイオン注入により、Ｐ
−ＭＯＳＥＴのゲート電極１４０１、Ｎ−ＭＯＳＦＥＴ
のゲート電極１４０６の導電型はそれぞれＰ型、Ｎ型に
決定される。
【００２１】以降は配線工程であり、シリコン基板上に
ＣＭＯＳ回路を形成した場合と同じプロセスである。
ＣＭＯＳ回路を形成した場合と同じプロセスである。
【００２２】以上述べたように、従来のＳＯＩ基板上に
ＣＭＯＳ回路を形成する半導体集積回路装置では、製造
プロセス開始から配線工程前のトランジスタを形成する
工程の間に、（１）フィールド酸化膜、（２）Ｐ−ＭＯ
ＳＦＥＴのＶｔ設定、（３）Ｎ−ＭＯＳＦＥＴのＶｔ設
定、（４）ゲート、（５）Ｐ型のソース・ドレイン拡散
層、（６）Ｎ型のソース・ドレイン拡散層の６パターン
のパターニングのためのマスクが必要となる。ただし、
製造条件によっては（２）Ｐ−ＭＯＳＦＥＴのＶｔ設定
と（３）Ｎ−ＭＯＳＦＥＴのＶｔ設定のマスクパターン
は、どちらか一方のマスクパターンで製造可能である。
この場合、製造プロセス開始から配線工程前のトランジ
スタを形成する工程の間に要するマスクパターンは、５
パターンである。
ＣＭＯＳ回路を形成する半導体集積回路装置では、製造
プロセス開始から配線工程前のトランジスタを形成する
工程の間に、（１）フィールド酸化膜、（２）Ｐ−ＭＯ
ＳＦＥＴのＶｔ設定、（３）Ｎ−ＭＯＳＦＥＴのＶｔ設
定、（４）ゲート、（５）Ｐ型のソース・ドレイン拡散
層、（６）Ｎ型のソース・ドレイン拡散層の６パターン
のパターニングのためのマスクが必要となる。ただし、
製造条件によっては（２）Ｐ−ＭＯＳＦＥＴのＶｔ設定
と（３）Ｎ−ＭＯＳＦＥＴのＶｔ設定のマスクパターン
は、どちらか一方のマスクパターンで製造可能である。
この場合、製造プロセス開始から配線工程前のトランジ
スタを形成する工程の間に要するマスクパターンは、５
パターンである。
【００２３】ＳＯＩ基板上にＣＭＯＳ回路を形成する半
導体集積回路装置では、ＳＯＩ基板１５０１がシリコン
基板に比べて高価であり、製造工程では１枚のマスクパ
ターンしか低減できない。このためＳＯＩ基板を用いた
ＣＭＯＳ半導体集積回路装置では、製造コスト低減のた
め、工程数の削減が求められている。
導体集積回路装置では、ＳＯＩ基板１５０１がシリコン
基板に比べて高価であり、製造工程では１枚のマスクパ
ターンしか低減できない。このためＳＯＩ基板を用いた
ＣＭＯＳ半導体集積回路装置では、製造コスト低減のた
め、工程数の削減が求められている。
【００２４】次に、従来のＳＯＩ基板上に形成されたＣ
ＭＯＳマスタースライス半導体集積回路装置を図１６を
用いて説明する。図１６（ａ）、ＳＯＩ基板上に形成さ
れたＣＭＯＳマスタスライス半導体集積回路装置のレイ
アウト平面図、図１６（ｂ），（ｃ）はそれぞれ図１６
（ａ）中のＩ−Ｉ線、Ｊ−Ｊ線での拡大断面図である。
なお、図１６（ａ）には図１１に示すインバータ回路を
レイアウトしたものを示している。
ＭＯＳマスタースライス半導体集積回路装置を図１６を
用いて説明する。図１６（ａ）、ＳＯＩ基板上に形成さ
れたＣＭＯＳマスタスライス半導体集積回路装置のレイ
アウト平面図、図１６（ｂ），（ｃ）はそれぞれ図１６
（ａ）中のＩ−Ｉ線、Ｊ−Ｊ線での拡大断面図である。
なお、図１６（ａ）には図１１に示すインバータ回路を
レイアウトしたものを示している。
【００２５】図１６（ａ）に示すＣＭＯＳマスタスライ
ス半導体集積回路装置は、ゲート電極１６０４ａ，ｂ、
ソースまたはドレイン拡散層１６０６ａ〜１６０６ｃか
ら成るＰ−ＭＯＳＦＥＴ２個と、ゲート電極１６０５
ａ，１６０５ｂ、ソースまたはドレイン拡散層１６０７
ａ〜１６０７ｃから成るＮ−ＭＯＳＦＥＴ２個から構成
される基本セル１６０１がアレイ状に配置されている。
図１６（ａ）では、Ｐ−ＭＯＳＦＥＴ群１６０２とＮ−
ＭＯＳＦＥＴ群が横方向に配置されている。通常はコン
タクト以降の配線工程がカスタマイズ工程であり、基本
セル１６０１を１単位としてトランジスタを配線工程で
接続して回路を構成する。
ス半導体集積回路装置は、ゲート電極１６０４ａ，ｂ、
ソースまたはドレイン拡散層１６０６ａ〜１６０６ｃか
ら成るＰ−ＭＯＳＦＥＴ２個と、ゲート電極１６０５
ａ，１６０５ｂ、ソースまたはドレイン拡散層１６０７
ａ〜１６０７ｃから成るＮ−ＭＯＳＦＥＴ２個から構成
される基本セル１６０１がアレイ状に配置されている。
図１６（ａ）では、Ｐ−ＭＯＳＦＥＴ群１６０２とＮ−
ＭＯＳＦＥＴ群が横方向に配置されている。通常はコン
タクト以降の配線工程がカスタマイズ工程であり、基本
セル１６０１を１単位としてトランジスタを配線工程で
接続して回路を構成する。
【００２６】図１６（ａ）では、ゲート電極１６０４ｂ
を有するＰ−ＭＯＳＦＥＴのソース拡散層１６０６ｂに
電源線１６０８からコンタクト穴１６１３を介して電源
電位が与えられ、ゲート電極１６０５ｃを有するＮ−Ｍ
ＯＳＦＥＴのソース拡散層１６０７ｅに接地線１６０９
からコンタクト穴１６１３を介して接地電位が与えられ
ている。さらに１６（ａ）では、ゲート電極１６０５ａ
を有するＮ−ＭＯＳＦＥＴのソース拡散層１６０７ａと
ゲート電極１６０５ｃを有するＮ−ＭＯＳＦＥＴのドレ
イン拡散層１６０７ｄが信号線１６１２とコンタクト穴
１６１３によって電気的に接続され、ゲート電極１６０
４ｂを有するＰ−ＭＯＳＦＥＴのドレイン拡散層１６０
６ｃとゲート電極１６０５ｂを有するＮ−ＭＯＳＦＥＴ
のドレイン拡散１６０７ｃが出力信号線１６１１とコン
タクト穴１６１３によって電気的に接続され、４つのゲ
ート電極１６０４ｂ、１６０５ａ〜１６０５ｃは入力信
号線１６１０及びコンタクト１２１３によって電気的に
接続された構成となっている。以上のようなＭＯＳトラ
ンジスタの接続関係より、ゲート電極１６０４ｂを有る
Ｐ−ＭＯＳＦＥＴは、図１１中のＰ−ＭＯＳＦＥＴ １
１０５に対応し、ゲート電極１６０５ｂ，ｃ，ｄを有す
るＮ−ＭＯＳＥＴは、それぞれ図１１中のＮ−ＭＯＳＦ
ＥＴ １１０６ａ，ｂ，ｃに対応している。
を有するＰ−ＭＯＳＦＥＴのソース拡散層１６０６ｂに
電源線１６０８からコンタクト穴１６１３を介して電源
電位が与えられ、ゲート電極１６０５ｃを有するＮ−Ｍ
ＯＳＦＥＴのソース拡散層１６０７ｅに接地線１６０９
からコンタクト穴１６１３を介して接地電位が与えられ
ている。さらに１６（ａ）では、ゲート電極１６０５ａ
を有するＮ−ＭＯＳＦＥＴのソース拡散層１６０７ａと
ゲート電極１６０５ｃを有するＮ−ＭＯＳＦＥＴのドレ
イン拡散層１６０７ｄが信号線１６１２とコンタクト穴
１６１３によって電気的に接続され、ゲート電極１６０
４ｂを有するＰ−ＭＯＳＦＥＴのドレイン拡散層１６０
６ｃとゲート電極１６０５ｂを有するＮ−ＭＯＳＦＥＴ
のドレイン拡散１６０７ｃが出力信号線１６１１とコン
タクト穴１６１３によって電気的に接続され、４つのゲ
ート電極１６０４ｂ、１６０５ａ〜１６０５ｃは入力信
号線１６１０及びコンタクト１２１３によって電気的に
接続された構成となっている。以上のようなＭＯＳトラ
ンジスタの接続関係より、ゲート電極１６０４ｂを有る
Ｐ−ＭＯＳＦＥＴは、図１１中のＰ−ＭＯＳＦＥＴ １
１０５に対応し、ゲート電極１６０５ｂ，ｃ，ｄを有す
るＮ−ＭＯＳＥＴは、それぞれ図１１中のＮ−ＭＯＳＦ
ＥＴ １１０６ａ，ｂ，ｃに対応している。
【００２７】基本セル１６０１中のトランジスタは、図
１６（ｂ），（ｃ）に示すようにシリコン基板１６１４
上の埋込み酸化膜１６１５上に形成され、ゲート電極１
６０４ａ等、１６０５ａ等の側面にはスペーサ１６１７
を有し、Ｐ−ＭＯＳＦＥＴとＮ−ＭＯＳＦＥＴのソース
・ドレイン拡散層１６０６ａ等、１６０７ａ等の表面に
は層抵抗低減のため、高融点金属シリサイド層１６１６
が形成されている。
１６（ｂ），（ｃ）に示すようにシリコン基板１６１４
上の埋込み酸化膜１６１５上に形成され、ゲート電極１
６０４ａ等、１６０５ａ等の側面にはスペーサ１６１７
を有し、Ｐ−ＭＯＳＦＥＴとＮ−ＭＯＳＦＥＴのソース
・ドレイン拡散層１６０６ａ等、１６０７ａ等の表面に
は層抵抗低減のため、高融点金属シリサイド層１６１６
が形成されている。
【００２８】図１６（ａ）では、基本セル１６０１を構
成するＭＯＳＦＥＴがＰ−ＭＯＳＦＥＴ、Ｎ−ＭＯＳＦ
ＥＴ各２個と予め決められているため、図１１の回路の
ように、Ｐ−ＭＯＳＦＥＴ １個、Ｎ−ＭＯＳＦＥＴ
３個を使用する回路を構成する場合、基本セル２個の領
域を使用しなければならない。またこのとき、基本セル
２個中の８個のＭＯＳＦＥＴのうち、ゲート電極１６０
４ａ，ｃ，ｄを有するＰ−ＭＯＳＦＥＴ ３個とゲート
電極１６０５ｄを有するＮ−ＭＯＳＦＥＴ １個の計４
個のＭＯＳＦＥＴは使用されない。このような未使用の
トランジスタ領域は、回路の集積度を劣化させる原因と
なる。
成するＭＯＳＦＥＴがＰ−ＭＯＳＦＥＴ、Ｎ−ＭＯＳＦ
ＥＴ各２個と予め決められているため、図１１の回路の
ように、Ｐ−ＭＯＳＦＥＴ １個、Ｎ−ＭＯＳＦＥＴ
３個を使用する回路を構成する場合、基本セル２個の領
域を使用しなければならない。またこのとき、基本セル
２個中の８個のＭＯＳＦＥＴのうち、ゲート電極１６０
４ａ，ｃ，ｄを有するＰ−ＭＯＳＦＥＴ ３個とゲート
電極１６０５ｄを有するＮ−ＭＯＳＦＥＴ １個の計４
個のＭＯＳＦＥＴは使用されない。このような未使用の
トランジスタ領域は、回路の集積度を劣化させる原因と
なる。
【００２９】
【発明が解決しようとする課題】第１の問題点は、従来
のＳＯＩ基板上に形成されたＣＭＯＳ集積回路装置は、
製造コストが高いという点である。
のＳＯＩ基板上に形成されたＣＭＯＳ集積回路装置は、
製造コストが高いという点である。
【００３０】その理由は、ＳＯＩ基板が通常のシリコン
基板に比べて３から５倍高価であるためである。ＳＯＩ
基板を用いたＣＭＯＳ集積回路装置の製造プロセスで
は、シリコン基板を用いた場合に比べてウェル形成プロ
セス等がないといった製造プロセス上の簡略化によるコ
ストダウンも前述の基板の価格差に比べて小さい。
基板に比べて３から５倍高価であるためである。ＳＯＩ
基板を用いたＣＭＯＳ集積回路装置の製造プロセスで
は、シリコン基板を用いた場合に比べてウェル形成プロ
セス等がないといった製造プロセス上の簡略化によるコ
ストダウンも前述の基板の価格差に比べて小さい。
【００３１】第２の問題点は、シリコン基板上またはＳ
ＯＩ基板上に従来のＣＭＯＳマスタースライス方式で回
路を構成した場合、素子の集積度向上が困難であるとい
う点である。
ＯＩ基板上に従来のＣＭＯＳマスタースライス方式で回
路を構成した場合、素子の集積度向上が困難であるとい
う点である。
【００３２】その理由は、カスタマイズ工程でＭＯＳＦ
ＥＴのチャネルの導電型を変更できないためである。Ｍ
ＯＳＦＥＴの活性領域のチャネルの導電型は、バルクＣ
ＭＯＳの場合はウェル形成時に決定され、従来のＳＯＩ
ＣＭＯＳの場合は、Ｖｔ調整用イオン注入時に決定さ
れる、というように、カスタマイズ工程前にＭＯＳＦＥ
Ｔのチャネルの導電型が決定されている。
ＥＴのチャネルの導電型を変更できないためである。Ｍ
ＯＳＦＥＴの活性領域のチャネルの導電型は、バルクＣ
ＭＯＳの場合はウェル形成時に決定され、従来のＳＯＩ
ＣＭＯＳの場合は、Ｖｔ調整用イオン注入時に決定さ
れる、というように、カスタマイズ工程前にＭＯＳＦＥ
Ｔのチャネルの導電型が決定されている。
【００３３】本発明の目的は、工程数を削減できるＳＯ
Ｉ基板を用いた半導体集積回路装置の製造方法並びに素
子の集積度を向上できるＳＯＩ基板を用いたマスタスラ
イス方式の半導体集積回路装置及び工程数を削減できる
製造方法を提供することにある。
Ｉ基板を用いた半導体集積回路装置の製造方法並びに素
子の集積度を向上できるＳＯＩ基板を用いたマスタスラ
イス方式の半導体集積回路装置及び工程数を削減できる
製造方法を提供することにある。
【００３４】
【課題を解決するための手段】本発明の半導体集積回路
装置の製造方法は、ＰチャネルＭＯＳ電界効果型トラン
ジスタとＮチャネルＭＯＳ電界効果トランジスタを、第
１のシリコン層，絶縁膜及び第２のシリコン層の積層構
造を有する同一ＳＯＩ基板に形成する半導体集積回路の
製造方法において、前記第２のシリコン層であるＳＯＩ
層を絶縁分離して複数の活性領域に区画してから前記活
性領域毎にその表面をゲート絶縁膜を介して横断する少
なくとも１つのゲート電極を形成するまでの工程をＭＯ
Ｓ電界効果型トランジスタの導電型と無関係に行うとい
うものである。
装置の製造方法は、ＰチャネルＭＯＳ電界効果型トラン
ジスタとＮチャネルＭＯＳ電界効果トランジスタを、第
１のシリコン層，絶縁膜及び第２のシリコン層の積層構
造を有する同一ＳＯＩ基板に形成する半導体集積回路の
製造方法において、前記第２のシリコン層であるＳＯＩ
層を絶縁分離して複数の活性領域に区画してから前記活
性領域毎にその表面をゲート絶縁膜を介して横断する少
なくとも１つのゲート電極を形成するまでの工程をＭＯ
Ｓ電界効果型トランジスタの導電型と無関係に行うとい
うものである。
【００３５】この場合、本発明では、ＳＯＩ層にＭＯＳ
電界効果型トランジスタのしきい値制御のための第１導
電型不純物をドーピングした後ゲート電極を形成するこ
とができる。更に、活性領域下の第１のシリコン層に高
不純物濃度のウェルを設けた後、ゲート電極を形成する
ことができる。更に又、ゲート電極を形成した後選択さ
れたゲート電極の両側の活性領域に第２導電型ソース領
域及び第２導電型ドレイン領域を形成し残りのゲート領
域の両側に第１導電型ソース領域及び第１導電型ドレイ
ン領域を形成することができる。そして、ゲート電極を
形成した後、全ての活性領域に第２導電型ソース領域及
び第２導電型ドレイン領域を形成し、しかる後選択され
た前記ゲート電極の両側の活性領域の第２導電型ソース
領域及び第２導電型ドレイン領域をそれぞれ第１導電型
ソース領域及び第１導電型ドレイン領域に変換する。こ
こで、ゲート絶縁膜に被着された第２導電型シリコン膜
を有するゲート電極を形成し、前記第２導電型ソース領
域及び第２導電型ドレイン領域をそれぞれ第１導電型ソ
ース領域及び第１導電型ドレイン領域に変換する工程で
前記第２導電型シリコン膜の導電型が変化しないように
条件を設定する。
電界効果型トランジスタのしきい値制御のための第１導
電型不純物をドーピングした後ゲート電極を形成するこ
とができる。更に、活性領域下の第１のシリコン層に高
不純物濃度のウェルを設けた後、ゲート電極を形成する
ことができる。更に又、ゲート電極を形成した後選択さ
れたゲート電極の両側の活性領域に第２導電型ソース領
域及び第２導電型ドレイン領域を形成し残りのゲート領
域の両側に第１導電型ソース領域及び第１導電型ドレイ
ン領域を形成することができる。そして、ゲート電極を
形成した後、全ての活性領域に第２導電型ソース領域及
び第２導電型ドレイン領域を形成し、しかる後選択され
た前記ゲート電極の両側の活性領域の第２導電型ソース
領域及び第２導電型ドレイン領域をそれぞれ第１導電型
ソース領域及び第１導電型ドレイン領域に変換する。こ
こで、ゲート絶縁膜に被着された第２導電型シリコン膜
を有するゲート電極を形成し、前記第２導電型ソース領
域及び第２導電型ドレイン領域をそれぞれ第１導電型ソ
ース領域及び第１導電型ドレイン領域に変換する工程で
前記第２導電型シリコン膜の導電型が変化しないように
条件を設定する。
【００３６】以上において、第１導電型ソース領域と第
１導電型ドレイン領域との間のＳＯＩ層に第２導電型不
純物を注入してチャネル領域の不純物濃度調整を行うこ
とができる。
１導電型ドレイン領域との間のＳＯＩ層に第２導電型不
純物を注入してチャネル領域の不純物濃度調整を行うこ
とができる。
【００３７】本発明のマスタスライス方式の半導体集積
回路装置は、隣接する複数の活性領域にＰチャネルＭＯ
Ｓ電界効果型トランジスタ及び又はＮチャネルＭＯＳ電
界効果トランジスタを配置した基本セルを、第１のシリ
コン層，絶縁膜及び第２のシリコン層の積層構造を有す
るＳＯＩ基板に形成するマスタスライス半導体集積回路
装置において、前記活性領域上のゲート電極の配置は同
一で、ＰチャネルＭＯＳ電界効果型トランジスタ及び又
はＮチャネルＭＯＳ電界効果トランジスタの組み合わせ
の異なる複数種類の基本セルを有しているというもので
ある。
回路装置は、隣接する複数の活性領域にＰチャネルＭＯ
Ｓ電界効果型トランジスタ及び又はＮチャネルＭＯＳ電
界効果トランジスタを配置した基本セルを、第１のシリ
コン層，絶縁膜及び第２のシリコン層の積層構造を有す
るＳＯＩ基板に形成するマスタスライス半導体集積回路
装置において、前記活性領域上のゲート電極の配置は同
一で、ＰチャネルＭＯＳ電界効果型トランジスタ及び又
はＮチャネルＭＯＳ電界効果トランジスタの組み合わせ
の異なる複数種類の基本セルを有しているというもので
ある。
【００３８】本発明のマスタスライス方式の半導体集積
回路装置の製造方法は、第２のシリコン層であるＳＯＩ
層を絶縁分離して複数対の活性領域に区画してから前記
活性領域毎にその表面をゲート絶縁膜を介して横断する
少なくとも１つのゲート電極を形成するまでの工程をＭ
ＯＳ電界効果型トランジスタの導電型の無関係に行って
マスタ基板を準備する工程と、顧客の要求する回路に応
じて、前記対をなす活性領域にＰチャネルＭＯＳ電界効
果型トランジスタ及び又はＮチャネルＭＯＳ電界効果ト
ランジスタを配置して前記ＰチャネルＭＯＳ電界効果型
トランジスタ及び又はＮチャネルＭＯＳ電界効果トラン
ジスタの組み合わせの異なる複数種類の基本セルを形成
し前記基本セルを選択して配線を行う工程とを有すると
いうものである。
回路装置の製造方法は、第２のシリコン層であるＳＯＩ
層を絶縁分離して複数対の活性領域に区画してから前記
活性領域毎にその表面をゲート絶縁膜を介して横断する
少なくとも１つのゲート電極を形成するまでの工程をＭ
ＯＳ電界効果型トランジスタの導電型の無関係に行って
マスタ基板を準備する工程と、顧客の要求する回路に応
じて、前記対をなす活性領域にＰチャネルＭＯＳ電界効
果型トランジスタ及び又はＮチャネルＭＯＳ電界効果ト
ランジスタを配置して前記ＰチャネルＭＯＳ電界効果型
トランジスタ及び又はＮチャネルＭＯＳ電界効果トラン
ジスタの組み合わせの異なる複数種類の基本セルを形成
し前記基本セルを選択して配線を行う工程とを有すると
いうものである。
【００３９】この場合、ＳＯＩ層にＭＯＳ電界効果型ト
ランジスタのしきい値制御のための第１導電型不純物を
ドーピングした後ゲート電極を形成することができる。
更に、活性領域下の第１のシリコン層に高不純物濃度の
ウェルを設けた後、ゲート電極を形成することができ
る。更に又、ゲート電極を形成した後選択されたゲート
電極の両側の活性領域に第２導電型ソース領域及び第２
導電型ドレイン領域を形成し残りのゲート領域の両側に
第１導電型ソース領域及び第１導電型ドレイン領域を形
成することができる。あるいは、ゲート電極を形成した
後、全ての活性領域に第２導電型ソース領域及び第２導
電型ドレイン領域を形成し、しかる後選択された前記ゲ
ート電極の両側の活性領域の第２導電型ソース領域及び
第２導電型ドレイン領域をそれぞれ第１導電型ソース領
域及び第１導電型ドレイン領域に変換することもでき
る。更に、ゲート絶縁膜に被着された第２導電型シリコ
ン膜を有するゲート電極を形成し、前記第２導電型ソー
ス領域及び第２導電型ドレイン領域をそれぞれ第１導電
型ソース領域及び第１導電型ドレイン領域に変換する工
程で前記第２導電型シリコン膜の導電型が変化しないよ
うに条件を設定することができる。
ランジスタのしきい値制御のための第１導電型不純物を
ドーピングした後ゲート電極を形成することができる。
更に、活性領域下の第１のシリコン層に高不純物濃度の
ウェルを設けた後、ゲート電極を形成することができ
る。更に又、ゲート電極を形成した後選択されたゲート
電極の両側の活性領域に第２導電型ソース領域及び第２
導電型ドレイン領域を形成し残りのゲート領域の両側に
第１導電型ソース領域及び第１導電型ドレイン領域を形
成することができる。あるいは、ゲート電極を形成した
後、全ての活性領域に第２導電型ソース領域及び第２導
電型ドレイン領域を形成し、しかる後選択された前記ゲ
ート電極の両側の活性領域の第２導電型ソース領域及び
第２導電型ドレイン領域をそれぞれ第１導電型ソース領
域及び第１導電型ドレイン領域に変換することもでき
る。更に、ゲート絶縁膜に被着された第２導電型シリコ
ン膜を有するゲート電極を形成し、前記第２導電型ソー
ス領域及び第２導電型ドレイン領域をそれぞれ第１導電
型ソース領域及び第１導電型ドレイン領域に変換する工
程で前記第２導電型シリコン膜の導電型が変化しないよ
うに条件を設定することができる。
【００４０】以上において、第１導電型ソース領域と第
１導電型ドレイン領域との間のＳＯＩ層に第２導電型不
純物を注入してチャネル領域の不純物濃度調整を行うこ
とができる。
１導電型ドレイン領域との間のＳＯＩ層に第２導電型不
純物を注入してチャネル領域の不純物濃度調整を行うこ
とができる。
【００４１】本発明の半導体集積回路装置の製造方法
は、ＳＯＩ基板上に活性領域及びゲート電極を形成した
のちに、Ｐ−ＭＯＳＦＥＴとＮ−ＭＯＳＦＥＴとに個別
化する工程を行なうことができる。
は、ＳＯＩ基板上に活性領域及びゲート電極を形成した
のちに、Ｐ−ＭＯＳＦＥＴとＮ−ＭＯＳＦＥＴとに個別
化する工程を行なうことができる。
【００４２】本発明のマスタスライス方式の半導体集積
回路装置及びその製造方法によるときは、ＳＯＩ基板に
活性領域及びゲート電極を形成したマスタ基板を準備し
ておき、顧客の要求に対応して複数種類の基本セルを形
成できる。
回路装置及びその製造方法によるときは、ＳＯＩ基板に
活性領域及びゲート電極を形成したマスタ基板を準備し
ておき、顧客の要求に対応して複数種類の基本セルを形
成できる。
【００４３】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
図面を参照して説明する。
【００４４】まず最初に本発明に対して参考となる第１
の参考例について具体的に説明する。
の参考例について具体的に説明する。
【００４５】図１（ａ）は、Ｐ−ＭＯＳＦＥＴとＮ−Ｍ
ＯＳＦＥＴを同一ＳＯＩ基板上に形成し、インバータ回
路を構成したときのレイアウト図であり、図１（ｂ）は
図１（ａ）のＡ−Ａ線拡大断面図である。
ＯＳＦＥＴを同一ＳＯＩ基板上に形成し、インバータ回
路を構成したときのレイアウト図であり、図１（ｂ）は
図１（ａ）のＡ−Ａ線拡大断面図である。
【００４６】図１（ａ）では、ゲート電極１０１，１０
６、活性領域１０２，１０７、配線１１１ａ〜１１１ｄ
並びにコンタクト穴１１２のパターンを示している。Ｐ
−ＭＯＳＦＥＴの活性領域１０２には、チャネル領域１
０３、ソース拡散層１０４とドレイン拡散層１０５が形
成されている。Ｎ−ＭＯＳＦＥＴの活性領域１０７にも
同様に、チャネル領域１０８、ソース拡散層１０９とド
レイン拡散層１１０が形成されている。
６、活性領域１０２，１０７、配線１１１ａ〜１１１ｄ
並びにコンタクト穴１１２のパターンを示している。Ｐ
−ＭＯＳＦＥＴの活性領域１０２には、チャネル領域１
０３、ソース拡散層１０４とドレイン拡散層１０５が形
成されている。Ｎ−ＭＯＳＦＥＴの活性領域１０７にも
同様に、チャネル領域１０８、ソース拡散層１０９とド
レイン拡散層１１０が形成されている。
【００４７】図１（ａ）では、配線１１１ａからコンタ
クト穴１１２を介してＰ−ＭＯＳＥＴのソース拡散層１
０４に電源電位が与えられ、配線１１１ｂからコンタク
ト１１２を介してＮ−ＭＯＳＦＥＴのソース拡散層１０
９に接地電位が供給される。同様に、Ｐ−ＭＯＳＦＥＴ
のゲート電極１０１とＮ−ＭＯＳＦＥＴのゲート電極１
０６は配線１１１ｃとコンタクト穴１１２により電気的
に接続され、かつＰ−ＭＯＳＦＥＴのドレイン拡散層１
０５とＮ−ＭＯＳＦＥＴのドレイン拡散層１１０が配線
１１１ｄとコンタクト１１２により電気的に接続される
ことにより、図３に示すインバータ回路が構成されてい
る。Ｐ型のシリコン基板１１３は接地され、Ｎ−ＭＯＳ
ＦＥＴのソースも接地され、Ｐ−ＭＯＳＦＥＴのソース
にＶDD（正）が印加される。
クト穴１１２を介してＰ−ＭＯＳＥＴのソース拡散層１
０４に電源電位が与えられ、配線１１１ｂからコンタク
ト１１２を介してＮ−ＭＯＳＦＥＴのソース拡散層１０
９に接地電位が供給される。同様に、Ｐ−ＭＯＳＦＥＴ
のゲート電極１０１とＮ−ＭＯＳＦＥＴのゲート電極１
０６は配線１１１ｃとコンタクト穴１１２により電気的
に接続され、かつＰ−ＭＯＳＦＥＴのドレイン拡散層１
０５とＮ−ＭＯＳＦＥＴのドレイン拡散層１１０が配線
１１１ｄとコンタクト１１２により電気的に接続される
ことにより、図３に示すインバータ回路が構成されてい
る。Ｐ型のシリコン基板１１３は接地され、Ｎ−ＭＯＳ
ＦＥＴのソースも接地され、Ｐ−ＭＯＳＦＥＴのソース
にＶDD（正）が印加される。
【００４８】図１（ｂ）では、図１（ａ）に示したＰ−
ＭＯＳＦＥＴとＮ−ＭＯＳＦＥＴが共にＰ型のシリコン
基板１１３を基体とする埋込み酸化膜１１４上のＳＯＩ
層に形成されていることが示されている。Ｐ−ＭＯＳＦ
ＥＴ，Ｎ−ＭＯＳＦＥＴのゲート電極１０１，１０６の
下にゲート酸化膜１１６、両側にスペーサ１１７が存在
する構造となっている。また、拡散層間にはフィールド
酸化膜１１５が形成されている。
ＭＯＳＦＥＴとＮ−ＭＯＳＦＥＴが共にＰ型のシリコン
基板１１３を基体とする埋込み酸化膜１１４上のＳＯＩ
層に形成されていることが示されている。Ｐ−ＭＯＳＦ
ＥＴ，Ｎ−ＭＯＳＦＥＴのゲート電極１０１，１０６の
下にゲート酸化膜１１６、両側にスペーサ１１７が存在
する構造となっている。また、拡散層間にはフィールド
酸化膜１１５が形成されている。
【００４９】従来例で示した図１４のものとの違いは、
Ｐ−ＭＯＳＦＥＴのチャネル領域１０３の導電型が、従
来例ではＮ型であるのに対し、図１のものではＰ型であ
る点である。
Ｐ−ＭＯＳＦＥＴのチャネル領域１０３の導電型が、従
来例ではＮ型であるのに対し、図１のものではＰ型であ
る点である。
【００５０】次に、このインバータの製造方法（本発明
の第１の参考例）について説明する。図２（ａ）に示す
ＳＯＩ基板２００に対して製造工程は開始される。この
ＳＯＩ基板２００は、Ｐ型のシリコン基板１１３を基体
として埋込み酸化膜１１４を有し、さらにその上部にＳ
ＯＩ層２０１（シリコン層）を有している。従来例と同
様に、ＳＯＩ層２０１を所望の膜厚に調整した後、バッ
ファ層の形成、並びに第１のマスクを用いたバッファ層
のパターニングと熱酸化により、図２（ｂ）に示すよう
にフィールド酸化膜１１５が形成され、これによりＳＯ
Ｉ層がＭＯＳＦＥＴの活性領域に区画され分離される。
の第１の参考例）について説明する。図２（ａ）に示す
ＳＯＩ基板２００に対して製造工程は開始される。この
ＳＯＩ基板２００は、Ｐ型のシリコン基板１１３を基体
として埋込み酸化膜１１４を有し、さらにその上部にＳ
ＯＩ層２０１（シリコン層）を有している。従来例と同
様に、ＳＯＩ層２０１を所望の膜厚に調整した後、バッ
ファ層の形成、並びに第１のマスクを用いたバッファ層
のパターニングと熱酸化により、図２（ｂ）に示すよう
にフィールド酸化膜１１５が形成され、これによりＳＯ
Ｉ層がＭＯＳＦＥＴの活性領域に区画され分離される。
【００５１】次にＳＯＩ層の全部の活性領域にＭＯＳＦ
ＥＴのＶｔ調整用のイオン注入がおこなわれる。図２
（ｂ）では、全活性領域２０２の導電型がＰ型になる例
が示されている。Ｖｔ調整後、ゲート酸化膜２０４とゲ
ートポリシリコン層２０３を成長し、第２のマスクを用
いて図２（ｃ）に示す様にゲート電極のパターニングが
おこなわれる。
ＥＴのＶｔ調整用のイオン注入がおこなわれる。図２
（ｂ）では、全活性領域２０２の導電型がＰ型になる例
が示されている。Ｖｔ調整後、ゲート酸化膜２０４とゲ
ートポリシリコン層２０３を成長し、第２のマスクを用
いて図２（ｃ）に示す様にゲート電極のパターニングが
おこなわれる。
【００５２】次に、ゲート電極の側面にスペーサ１１７
を形成し、第３のマスクを用いてフォトレジストをパタ
ーニングし、選択的にＮ型不純物のイオン注入をするこ
とにより、図２（ｄ）に示す様に、Ｎ−ＭＯＳＦＥＴの
Ｎ型のソース・ドレイン拡散層１０９、１１０が形成さ
れる。この参考例では、この時点でＭＯＳＦＥＴのチャ
ネルの導電型が確定する。
を形成し、第３のマスクを用いてフォトレジストをパタ
ーニングし、選択的にＮ型不純物のイオン注入をするこ
とにより、図２（ｄ）に示す様に、Ｎ−ＭＯＳＦＥＴの
Ｎ型のソース・ドレイン拡散層１０９、１１０が形成さ
れる。この参考例では、この時点でＭＯＳＦＥＴのチャ
ネルの導電型が確定する。
【００５３】次に、第４のマスクを用いてフォトレジス
トをパターニングし、選択的にＰ型不純物のイオン注入
をすることにより、図２（ｅ）に示す様に、Ｐ−ＭＯＳ
ＦＥＴのＰ型のソース・ドレイン拡散層１０４、１０５
が形成される。
トをパターニングし、選択的にＰ型不純物のイオン注入
をすることにより、図２（ｅ）に示す様に、Ｐ−ＭＯＳ
ＦＥＴのＰ型のソース・ドレイン拡散層１０４、１０５
が形成される。
【００５４】また、これらＭＯＳＦＥＴのソース・ドレ
イン拡散層を形成するためのイオン注入により、Ｐ−Ｍ
ＯＳＦＥＴのゲート電極１０１、Ｎ−ＭＯＳＦＥＴのゲ
ート電極１０６の導電型はそれぞれＰ型、Ｎ型に決定さ
れる。
イン拡散層を形成するためのイオン注入により、Ｐ−Ｍ
ＯＳＦＥＴのゲート電極１０１、Ｎ−ＭＯＳＦＥＴのゲ
ート電極１０６の導電型はそれぞれＰ型、Ｎ型に決定さ
れる。
【００５５】以降は配線工程であり、従来例と同じプロ
セスである。
セスである。
【００５６】以上述べたように本参考例では、製造プロ
セス開始から配線工程前のトランジスタを形成する工程
の間に要するマスクを、（１）フィールド酸化膜、
（２）ゲート電極、（３）Ｎ型のソース・ドレイン拡散
層、（４）Ｐ型のソース・ドレイン拡散層の４パターン
に削減可能であり、従来例よりもコスト削減可能であ
る。
セス開始から配線工程前のトランジスタを形成する工程
の間に要するマスクを、（１）フィールド酸化膜、
（２）ゲート電極、（３）Ｎ型のソース・ドレイン拡散
層、（４）Ｐ型のソース・ドレイン拡散層の４パターン
に削減可能であり、従来例よりもコスト削減可能であ
る。
【００５７】次に本発明の第１の実施の形態について具
体的に説明する。
体的に説明する。
【００５８】図４（ａ）は、Ｐ−ＭＯＳＦＥＴとＮ−Ｍ
ＯＳＦＥＴを同一ＳＯＩ基板上に形成し、インバータ回
路を構成したときのレイアウト図であり、図４（ｂ）は
図４（ａ）のＢ−Ｂ線拡大断面図である。
ＯＳＦＥＴを同一ＳＯＩ基板上に形成し、インバータ回
路を構成したときのレイアウト図であり、図４（ｂ）は
図４（ａ）のＢ−Ｂ線拡大断面図である。
【００５９】Ｐ−ＭＯＳＦＥＴのゲート電極１０１Ａの
導電型が、図１のものではＰ型であるのに対し、図４の
ものでは、Ｎ−ＭＯＳＦＥＴのゲート電極１０６Ａと同
じＮ型である点で相違があるが、その外は同じである。
導電型が、図１のものではＰ型であるのに対し、図４の
ものでは、Ｎ−ＭＯＳＦＥＴのゲート電極１０６Ａと同
じＮ型である点で相違があるが、その外は同じである。
【００６０】次に、このインバータの製造方法（本発明
の第１の実施の形態）について説明する。
の第１の実施の形態）について説明する。
【００６１】図５（ａ）に示すＳＯＩ基板２００に対し
て製造工程は開始される。本実施の形態は、この開始工
程から図５（ｃ）のゲート酸化膜２０４とゲートポリシ
リコン層を成長する工程までは第１の実施の形態と同じ
である。
て製造工程は開始される。本実施の形態は、この開始工
程から図５（ｃ）のゲート酸化膜２０４とゲートポリシ
リコン層を成長する工程までは第１の実施の形態と同じ
である。
【００６２】本実施例の場合、このゲートポリシリコン
層（厚さ３００ｎｍ）の導電型をＮ型（リン濃度１０21
ｃｍ-3程度）にした後、第２のマスクを用いて図５
（ｃ）に示す様にゲート電極のパターニングがおこなわ
れる。
層（厚さ３００ｎｍ）の導電型をＮ型（リン濃度１０21
ｃｍ-3程度）にした後、第２のマスクを用いて図５
（ｃ）に示す様にゲート電極のパターニングがおこなわ
れる。
【００６３】さらに、図５（ｄ）に示すように、ゲート
電極２０３Ａの側面にスペーサ１１７を形成し、全面に
Ｎ型不純物（例えばＡｓ）のイオン注入をすることによ
り、自己整合的に全てのＭＯＳＦＥＴのソース・ドレイ
ン拡散層となる領域がＮ型に形成される。Ｎ−ＭＯＳＦ
ＥＴのソース・ドレイン拡散層１０９、１１０はこの時
点で確定する。
電極２０３Ａの側面にスペーサ１１７を形成し、全面に
Ｎ型不純物（例えばＡｓ）のイオン注入をすることによ
り、自己整合的に全てのＭＯＳＦＥＴのソース・ドレイ
ン拡散層となる領域がＮ型に形成される。Ｎ−ＭＯＳＦ
ＥＴのソース・ドレイン拡散層１０９、１１０はこの時
点で確定する。
【００６４】次に、第３のマスクを用いてフォトレジス
トをパターニングし、選択的にＰ型不純物（ＢＦ2 +）の
イオン注入をする（１０15ｃｍ-2）ことにより、図５
（ｅ）に示す様に、Ｐ−ＭＯＳＦＥＴのＰ型のソース・
ドレイン拡散層１０４、１０５が形成される。この時点
でＭＯＳＦＥＴのチャネルの導電型が確定する。
トをパターニングし、選択的にＰ型不純物（ＢＦ2 +）の
イオン注入をする（１０15ｃｍ-2）ことにより、図５
（ｅ）に示す様に、Ｐ−ＭＯＳＦＥＴのＰ型のソース・
ドレイン拡散層１０４、１０５が形成される。この時点
でＭＯＳＦＥＴのチャネルの導電型が確定する。
【００６５】以降は配線工程であり、従来例と同じプロ
セスである。
セスである。
【００６６】以上述べたように本実施の形態では、製造
プロセス開始から配線工程前のトランジスタを形成する
工程の間に要するマスクを、（１）フィールド酸化膜、
（２）ゲート電極、（３）Ｐ型のソース・ドレイン拡散
層、の３パターンに削減可能であり、従来例よりもコス
ト削減が可能である。また、第１の参考例でのＰ−ＭＯ
ＳＦＥＴは、ゲート電極１０１の導電型がＰ型で、チャ
ネル領域１０３はＮ−ＭＯＳＦＥＴのＶｔ値に合わせて
不純物濃度設定されたＰ型であるため通常はデプリーシ
ョン型となるが、本実施の形態では、Ｐ−ＭＯＳＦＥＴ
のゲート電極１０１の導電型とＮ型にすることにより、
エンハンスメント型のＰ−ＭＯＳＦＥＴとすることがで
きるというメリットがある。
プロセス開始から配線工程前のトランジスタを形成する
工程の間に要するマスクを、（１）フィールド酸化膜、
（２）ゲート電極、（３）Ｐ型のソース・ドレイン拡散
層、の３パターンに削減可能であり、従来例よりもコス
ト削減が可能である。また、第１の参考例でのＰ−ＭＯ
ＳＦＥＴは、ゲート電極１０１の導電型がＰ型で、チャ
ネル領域１０３はＮ−ＭＯＳＦＥＴのＶｔ値に合わせて
不純物濃度設定されたＰ型であるため通常はデプリーシ
ョン型となるが、本実施の形態では、Ｐ−ＭＯＳＦＥＴ
のゲート電極１０１の導電型とＮ型にすることにより、
エンハンスメント型のＰ−ＭＯＳＦＥＴとすることがで
きるというメリットがある。
【００６７】例えば、「プロシーディングス １９９５
アイ・イー・イー・イー インタナショナル ＳＯＩ
コンファレンス（Ｐｒｏｃｅｅｄｉｎｇｓ １９９５
ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳＯＩ Ｃ
ｏｎｆｅｒｅｎｃｅ」誌、８月、第１２頁〜第１３頁に
記載されているように、埋込み酸化膜の厚さ４００ｎ
ｍ，ＳＯＩ層の厚さ４０ｎｍ，ゲート酸化膜の厚さ４．
５ｎｍ，ゲート長０．２μｍでしきい電圧−０．４４Ｖ
のエンハンスメント型のＰ−ＭＯＳＦＥＴが報告されて
いる。本実施の形態でも、これに準じた条件設定によ
り、エンハンスメント型にすることができた。
アイ・イー・イー・イー インタナショナル ＳＯＩ
コンファレンス（Ｐｒｏｃｅｅｄｉｎｇｓ １９９５
ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳＯＩ Ｃ
ｏｎｆｅｒｅｎｃｅ」誌、８月、第１２頁〜第１３頁に
記載されているように、埋込み酸化膜の厚さ４００ｎ
ｍ，ＳＯＩ層の厚さ４０ｎｍ，ゲート酸化膜の厚さ４．
５ｎｍ，ゲート長０．２μｍでしきい電圧−０．４４Ｖ
のエンハンスメント型のＰ−ＭＯＳＦＥＴが報告されて
いる。本実施の形態でも、これに準じた条件設定によ
り、エンハンスメント型にすることができた。
【００６８】次に本発明に対して参考となる第２の参考
例について具体的に説明する。
例について具体的に説明する。
【００６９】図６（ａ）は、Ｐ−ＭＯＳＦＥＴとＮ−Ｍ
ＯＳＦＥＴを同一ＳＯＩ基板上に形成し、インバータ回
路を構成したときのレイアウト図であり、図６（ｂ）は
図６（ａ）のＣ−Ｃ線拡大断面図である。
ＯＳＦＥＴを同一ＳＯＩ基板上に形成し、インバータ回
路を構成したときのレイアウト図であり、図６（ｂ）は
図６（ａ）のＣ−Ｃ線拡大断面図である。
【００７０】Ｐ−ＭＯＳＦＥＴのチャネル領域１０３Ａ
の導電型が、図１のものではＰ型であるのに対し、図６
のものではＮ型である点で相違している。
の導電型が、図１のものではＰ型であるのに対し、図６
のものではＮ型である点で相違している。
【００７１】次に、このインバータの製造方法（本発明
の第２の参考例）について説明する。
の第２の参考例）について説明する。
【００７２】図７（ａ）に示すＳＯＩ基板２００に対し
て製造工程は開始される。本参考例は、この開始工程か
ら図７（ｃ）で第２のマスクを用いてゲート電極のパタ
ーニングがおこなわれ、ゲート電極の側面にスペーサ１
１７が形成されるまでは、図２を参照して説明した第１
の参考例と同じである。
て製造工程は開始される。本参考例は、この開始工程か
ら図７（ｃ）で第２のマスクを用いてゲート電極のパタ
ーニングがおこなわれ、ゲート電極の側面にスペーサ１
１７が形成されるまでは、図２を参照して説明した第１
の参考例と同じである。
【００７３】本参考例では、第１の実施の形態と同じく
全面にＮ型不純物のイオン注入をすることにより、自己
整合的に図９（ｄ）に示す様に全てのＭＯＳＦＥＴのソ
ース・ドレイン拡散層を形成する領域がＮ型に形成され
る。Ｎ−ＭＯＳＦＥＴのＮ型のソース・ドレイン拡散層
１０９、１１０はこの時点で確定する。
全面にＮ型不純物のイオン注入をすることにより、自己
整合的に図９（ｄ）に示す様に全てのＭＯＳＦＥＴのソ
ース・ドレイン拡散層を形成する領域がＮ型に形成され
る。Ｎ−ＭＯＳＦＥＴのＮ型のソース・ドレイン拡散層
１０９、１１０はこの時点で確定する。
【００７４】次に、第３のマスクを用いてフォトレジス
トをパターニングし、選択的にＰ型不純物のイオン注入
をすることにより、図７（ｅ）に示す様に、Ｐ−ＭＯＳ
ＦＥＴのＰ型のソース・ドレイン拡散層１０４、１０５
が形成される。本参考例では、この時点でＭＯＳＦＥＴ
のチャネルの導電型が確定する。さらに、第４のマスク
を用いてフォトレジストをパターニングし、選択的にＰ
−ＭＯＳＦＥＴのチャネル領域にＮ型不純物をゲートポ
リシリコン層２０３、ゲート酸化膜２０４を通過するエ
ネルギーでイオン注入することにより、Ｐ−ＭＯＳＦＥ
Ｔのチャネル領域１０３Ａの導電型をＮ型とすることを
特色としている。
トをパターニングし、選択的にＰ型不純物のイオン注入
をすることにより、図７（ｅ）に示す様に、Ｐ−ＭＯＳ
ＦＥＴのＰ型のソース・ドレイン拡散層１０４、１０５
が形成される。本参考例では、この時点でＭＯＳＦＥＴ
のチャネルの導電型が確定する。さらに、第４のマスク
を用いてフォトレジストをパターニングし、選択的にＰ
−ＭＯＳＦＥＴのチャネル領域にＮ型不純物をゲートポ
リシリコン層２０３、ゲート酸化膜２０４を通過するエ
ネルギーでイオン注入することにより、Ｐ−ＭＯＳＦＥ
Ｔのチャネル領域１０３Ａの導電型をＮ型とすることを
特色としている。
【００７５】以降は配線工程であり、従来例と同じプロ
セスである。
セスである。
【００７６】以上述べたように、本参考例では、製造プ
ロセス開始から配線工程前のトランジスタを形成する工
程の間に要するマスクを、（１）フィールド酸化膜、
（２）ゲート電極、（３）Ｐ型のソース・ドレイン拡散
層、（４）Ｐ−ＭＯＳＦＥＴのチャネル注入の４パター
ンに削減可能であり、従来例よりもコスト削減が可能で
ある。また、第１の参考例でのＰ−ＭＯＳＦＥＴは、ゲ
ート電極１０１の導電型がＰ型で、チャネル領域１０３
はＮ−ＭＯＳＦＥＴのＶｔ値に合わせて不純物濃度設定
されたＰ型であるため通常はデプリーション型となる
が、本参考例では、Ｐ−ＭＯＳＦＥＴのチャネル領域１
０３の導電型がＮ型であるため、エンハンスメント型の
Ｐ−ＭＯＳＦＥＴとなるというメリットがある。
ロセス開始から配線工程前のトランジスタを形成する工
程の間に要するマスクを、（１）フィールド酸化膜、
（２）ゲート電極、（３）Ｐ型のソース・ドレイン拡散
層、（４）Ｐ−ＭＯＳＦＥＴのチャネル注入の４パター
ンに削減可能であり、従来例よりもコスト削減が可能で
ある。また、第１の参考例でのＰ−ＭＯＳＦＥＴは、ゲ
ート電極１０１の導電型がＰ型で、チャネル領域１０３
はＮ−ＭＯＳＦＥＴのＶｔ値に合わせて不純物濃度設定
されたＰ型であるため通常はデプリーション型となる
が、本参考例では、Ｐ−ＭＯＳＦＥＴのチャネル領域１
０３の導電型がＮ型であるため、エンハンスメント型の
Ｐ−ＭＯＳＦＥＴとなるというメリットがある。
【００７７】次に本発明に対する参考となる第３の参考
例について具体的に説明する。
例について具体的に説明する。
【００７８】図８（ａ）は、Ｐ−ＭＯＳＦＥＴとＮ−Ｍ
ＯＳＦＥＴを同一ＳＯＩ基板上に形成し、インバータ回
路を構成したときのレイアウト図であり、図８（ｂ）は
図８（ａ）のＤ−Ｄ線拡大断面図である。
ＯＳＦＥＴを同一ＳＯＩ基板上に形成し、インバータ回
路を構成したときのレイアウト図であり、図８（ｂ）は
図８（ａ）のＤ−Ｄ線拡大断面図である。
【００７９】図８（ａ）は、図１（ａ）に、Ｎウェル８
０１、８０２、Ｎウェル電極８０２、８０４、Ｎウェル
コンタクト８０５が加わったものである。また図８
（ｂ）と図１（ｂ）の違いは、Ｐ−ＭＯＳＦＥＴ、Ｎ−
ＭＯＳＦＥＴの下の埋込み酸化膜１１４下にＮウェル８
０１、８０３（接地電位以上の電圧が印加される）が形
成されている点である。
０１、８０２、Ｎウェル電極８０２、８０４、Ｎウェル
コンタクト８０５が加わったものである。また図８
（ｂ）と図１（ｂ）の違いは、Ｐ−ＭＯＳＦＥＴ、Ｎ−
ＭＯＳＦＥＴの下の埋込み酸化膜１１４下にＮウェル８
０１、８０３（接地電位以上の電圧が印加される）が形
成されている点である。
【００８０】次に、このインバータの製造方法について
説明する。
説明する。
【００８１】図９（ａ）に示すＳＯＩ基板２００に対し
て製造工程は開始される。ＳＯＩ基板２００のＳＯＩ層
２０１を所望の膜厚に調整した後、バッファ層の形成、
並びに第１のマスクを用いたバッファ層のパターニング
と熱酸化により、図９（ｂ）に示すようにフィールド酸
化膜１１５が形成され、これによりＳＯＩ層２０１がＭ
ＯＳＦＥＴの活性領域２０２に区画され分離される。
て製造工程は開始される。ＳＯＩ基板２００のＳＯＩ層
２０１を所望の膜厚に調整した後、バッファ層の形成、
並びに第１のマスクを用いたバッファ層のパターニング
と熱酸化により、図９（ｂ）に示すようにフィールド酸
化膜１１５が形成され、これによりＳＯＩ層２０１がＭ
ＯＳＦＥＴの活性領域２０２に区画され分離される。
【００８２】次にＳＯＩ層の全部の活性領域にＭＯＳＦ
ＥＴのＶｔ調整用のイオン注入がおこなわれる。図９
（ｂ）では、全活性領域２０２の導電型がＰ型になる例
が示されている。Ｖｔ調整後、第２のマスクを用いてフ
ォトレジストのパターニングをおこない、選択的にＮ型
不純物を埋込み酸化膜１１４下にイオン注入することに
り、Ｎウェル８０１、８０３が形成される。
ＥＴのＶｔ調整用のイオン注入がおこなわれる。図９
（ｂ）では、全活性領域２０２の導電型がＰ型になる例
が示されている。Ｖｔ調整後、第２のマスクを用いてフ
ォトレジストのパターニングをおこない、選択的にＮ型
不純物を埋込み酸化膜１１４下にイオン注入することに
り、Ｎウェル８０１、８０３が形成される。
【００８３】以降、第３のマスクを用いてゲートのパタ
ーニングをおこない、スペーサ１１７を形成し、一旦全
てのＭＯＳＦＥＴのソース・ドレイン拡散層を形成する
領域をＮ型に形成した後、第４のマスクを用いてフォト
レジストをパターニングし、選択的にＰ型不純物のイオ
ン注入をすることにより、図９（ｅ）に示す用に、Ｐ−
ＭＯＳＦＥＴのＰ型のソース・ドレイン拡散層１０４、
１０５を形成するまでの工程は、第２の参考例と同じで
ある。
ーニングをおこない、スペーサ１１７を形成し、一旦全
てのＭＯＳＦＥＴのソース・ドレイン拡散層を形成する
領域をＮ型に形成した後、第４のマスクを用いてフォト
レジストをパターニングし、選択的にＰ型不純物のイオ
ン注入をすることにより、図９（ｅ）に示す用に、Ｐ−
ＭＯＳＦＥＴのＰ型のソース・ドレイン拡散層１０４、
１０５を形成するまでの工程は、第２の参考例と同じで
ある。
【００８４】以降の配線工程では、従来例のプロセスに
ウェルコンタクト８０５形成工程が加わる。
ウェルコンタクト８０５形成工程が加わる。
【００８５】以上述べたように本参考例では、製造プロ
セス開始から配線工程前のトランジスタを形成する工程
の間に要するマスクを、（１）フィールド酸化膜、
（２）Ｎウェル、（３）ゲート電極、（４）Ｐ型のソー
ス・ドレイン拡散層、の４パターンに削減可能である。
また本参考例では、ＭＯＳＦＥＴ下部に形成されたＮウ
ェルをバックゲートとして、その電位をＮウェル電極８
０２、８０４から制御することにより、ＭＯＳＦＥＴの
Ｖｔ値を制御可能となる。
セス開始から配線工程前のトランジスタを形成する工程
の間に要するマスクを、（１）フィールド酸化膜、
（２）Ｎウェル、（３）ゲート電極、（４）Ｐ型のソー
ス・ドレイン拡散層、の４パターンに削減可能である。
また本参考例では、ＭＯＳＦＥＴ下部に形成されたＮウ
ェルをバックゲートとして、その電位をＮウェル電極８
０２、８０４から制御することにより、ＭＯＳＦＥＴの
Ｖｔ値を制御可能となる。
【００８６】第２の参考例にＮウェルの形成を追加する
場合について説明したが、本発明の第１の実施の形態に
Ｎウェルの形成を追加してもよいことはいうまでもな
い。
場合について説明したが、本発明の第１の実施の形態に
Ｎウェルの形成を追加してもよいことはいうまでもな
い。
【００８７】次に本発明の第２の実施の形態について具
体的に説明する。
体的に説明する。
【００８８】図１０（ａ）は、本発明のＳＯＩ基板上に
形成されたＣＭＯＳマスタスライス方式の半導体集積回
路装置のレイアウト平面図、図１０（ｂ），（ｃ）はそ
れぞれ図１０（ａ）中のＥ−Ｅ線、Ｆ−Ｆ線での拡大断
面図である。なお、図１０（ａ）には図１１に示すイン
バータ回路をレイアウトしたものを示している。
形成されたＣＭＯＳマスタスライス方式の半導体集積回
路装置のレイアウト平面図、図１０（ｂ），（ｃ）はそ
れぞれ図１０（ａ）中のＥ−Ｅ線、Ｆ−Ｆ線での拡大断
面図である。なお、図１０（ａ）には図１１に示すイン
バータ回路をレイアウトしたものを示している。
【００８９】図１０（ａ）に示すＣＭＯＳマスタスライ
ス半導体集積回路装置は、ゲート電極１００２ａ〜１０
０２ｄとソースまたはドレイン拡散層１００６ａ〜１０
０６ｄから成るＭＯＳＦＥＴ４個から構成される基本セ
ル１００１がアレイ状に配置されている。
ス半導体集積回路装置は、ゲート電極１００２ａ〜１０
０２ｄとソースまたはドレイン拡散層１００６ａ〜１０
０６ｄから成るＭＯＳＦＥＴ４個から構成される基本セ
ル１００１がアレイ状に配置されている。
【００９０】本実施の形態では、マスタスライス領域の
全てのＭＯＳＦＥＴのソース・ドレイン拡散層を形成す
る領域がＮ型に形成されている図５（ｄ）と同様の状態
のものをマスタ基板として準備する。
全てのＭＯＳＦＥＴのソース・ドレイン拡散層を形成す
る領域がＮ型に形成されている図５（ｄ）と同様の状態
のものをマスタ基板として準備する。
【００９１】即ち、フィールド酸化膜を形成してＳＯＩ
層を複数の活性領域に区画し分離する。全ての活性領域
は同一寸法に設計され、２列平行に配置される。この２
列でＣＭＯＳゲートアレーの基本セル列を構成するので
ある。次に、ゲート酸化膜を形成し、ゲートポリシリコ
ン層を成長しＮ型にドーピングした後パターニングする
が、各活性層毎に、２本のゲート電極を平行に設ける。
次に、スペーサを形成し、イオン注入を行ない全てのＭ
ＯＳＦＥＴのソース・ドレイン拡散層を形成する領域を
Ｎ型にする。
層を複数の活性領域に区画し分離する。全ての活性領域
は同一寸法に設計され、２列平行に配置される。この２
列でＣＭＯＳゲートアレーの基本セル列を構成するので
ある。次に、ゲート酸化膜を形成し、ゲートポリシリコ
ン層を成長しＮ型にドーピングした後パターニングする
が、各活性層毎に、２本のゲート電極を平行に設ける。
次に、スペーサを形成し、イオン注入を行ない全てのＭ
ＯＳＦＥＴのソース・ドレイン拡散層を形成する領域を
Ｎ型にする。
【００９２】次にこのマスタ基板（下地）に対して、Ｐ
−ＭＯＳＦＥＴの拡散層形成のためのイオン注入工程か
ら配線工程をカスタマイズ工程としてマスタスライス方
式の半導体集積回路装置を製造する。顧客の要求する回
路に応じてＰ−ＭＯＳＦＥＴをどのように配置するか適
宜に選択するのである。
−ＭＯＳＦＥＴの拡散層形成のためのイオン注入工程か
ら配線工程をカスタマイズ工程としてマスタスライス方
式の半導体集積回路装置を製造する。顧客の要求する回
路に応じてＰ−ＭＯＳＦＥＴをどのように配置するか適
宜に選択するのである。
【００９３】図１０（ａ）では、ゲート電極１００２ｂ
を有するＰ−ＭＯＳＦＥＴのＰ型のソース拡散層１００
３ｃに電源線１００４からコンタクト穴１００９を介し
て電源電位が与えられ、ゲート電極１００２ｄを有する
Ｎ−ＭＯＳＦＥＴのＮ型のソース拡散層１００３ｆに接
地線１００５からコンタクト穴１００９を介して接地電
位が与えられている。さらに、ゲート電極１００２ａを
有するＮ−ＭＯＳＦＥＴのＮ型のソース拡散層１００３
ａとゲート電極１００２ｃを有するＮ−ＭＯＳＦＥＴの
Ｎ型のドレイン拡散層１００３ｄが信号線１００８とコ
ンタクト穴１００９によって電気的に接続されている。
また本実施の形態では、ゲート電極１００２ｂを有する
Ｐ−ＭＯＳＦＥＴのＰ型のドレイン拡散層１０１３とゲ
ート電極１００２ａを有するＮ−ＭＯＳＦＥＴのＮ型の
ドレイン拡散層１０１２は共通の拡散層形成領域１００
３ｂを共有して形成され、その表面の高融点金属シリサ
イド層１０１４により電気的に接続されている。この電
位は、コンタクト穴１００９を通じて出力信号線１００
７に取り出される。また、４つのゲート電極１００２ａ
〜１００２ｄは、第１層の入力信号線１００６（図示し
ない第２層の入力信号線に接続される）とコンタクト穴
１００９により接続された構成となっている。
を有するＰ−ＭＯＳＦＥＴのＰ型のソース拡散層１００
３ｃに電源線１００４からコンタクト穴１００９を介し
て電源電位が与えられ、ゲート電極１００２ｄを有する
Ｎ−ＭＯＳＦＥＴのＮ型のソース拡散層１００３ｆに接
地線１００５からコンタクト穴１００９を介して接地電
位が与えられている。さらに、ゲート電極１００２ａを
有するＮ−ＭＯＳＦＥＴのＮ型のソース拡散層１００３
ａとゲート電極１００２ｃを有するＮ−ＭＯＳＦＥＴの
Ｎ型のドレイン拡散層１００３ｄが信号線１００８とコ
ンタクト穴１００９によって電気的に接続されている。
また本実施の形態では、ゲート電極１００２ｂを有する
Ｐ−ＭＯＳＦＥＴのＰ型のドレイン拡散層１０１３とゲ
ート電極１００２ａを有するＮ−ＭＯＳＦＥＴのＮ型の
ドレイン拡散層１０１２は共通の拡散層形成領域１００
３ｂを共有して形成され、その表面の高融点金属シリサ
イド層１０１４により電気的に接続されている。この電
位は、コンタクト穴１００９を通じて出力信号線１００
７に取り出される。また、４つのゲート電極１００２ａ
〜１００２ｄは、第１層の入力信号線１００６（図示し
ない第２層の入力信号線に接続される）とコンタクト穴
１００９により接続された構成となっている。
【００９４】以上のようなＭＯＳトランジスタの接続関
係より、ゲート電極１００２ｂを有するＰ−ＭＯＳＦＥ
Ｔは、図１１中のＰ−ＭＯＳＦＥＴ１１０５に対応し、
ゲート電極１００５ａ，ｃ，ｄを有するＮ−ＭＯＳＦＥ
Ｔは、それぞれ図１１中のＮ−ＭＯＳＦＥＴ１１０６
ａ，ｂ，ｃに対応しており、従来例の図１６では２セル
で構成されていた回路が、本実施の形態では１セルで構
成されている。
係より、ゲート電極１００２ｂを有するＰ−ＭＯＳＦＥ
Ｔは、図１１中のＰ−ＭＯＳＦＥＴ１１０５に対応し、
ゲート電極１００５ａ，ｃ，ｄを有するＮ−ＭＯＳＦＥ
Ｔは、それぞれ図１１中のＮ−ＭＯＳＦＥＴ１１０６
ａ，ｂ，ｃに対応しており、従来例の図１６では２セル
で構成されていた回路が、本実施の形態では１セルで構
成されている。
【００９５】ここでは、一つの基本セル１００１の具体
例を示した。その外の基本セルは、これと全く同じもの
を必要な個数だけ揃え、残りは図１６に示した従来例と
同じ基本セル１６０１にすることができる。あるいは、
活性領域を全てＮ−ＭＯＳＦＥＴで構成した基本セルを
適当な個数設けることもできる。基本セル内のＰ−ＭＯ
ＳＦＥＴ，Ｎ−ＭＯＳＦＥＴの個数と配置とは、実現す
る回路に応じて適宜に定めればよいのである。
例を示した。その外の基本セルは、これと全く同じもの
を必要な個数だけ揃え、残りは図１６に示した従来例と
同じ基本セル１６０１にすることができる。あるいは、
活性領域を全てＮ−ＭＯＳＦＥＴで構成した基本セルを
適当な個数設けることもできる。基本セル内のＰ−ＭＯ
ＳＦＥＴ，Ｎ−ＭＯＳＦＥＴの個数と配置とは、実現す
る回路に応じて適宜に定めればよいのである。
【００９６】このように、本実施の形態のマスタスライ
ス方式の半導体集積回路装置では、基本セル内のＰ−Ｍ
ＯＳＦＥＴとＮ−ＭＯＳＦＥＴの個数及び配置をカスマ
イズ工程で変更可能であるため、従来例の図１６のよう
な未使用のトランジスタ数を削減でき、素子の集積度向
上を図ることができる。
ス方式の半導体集積回路装置では、基本セル内のＰ−Ｍ
ＯＳＦＥＴとＮ−ＭＯＳＦＥＴの個数及び配置をカスマ
イズ工程で変更可能であるため、従来例の図１６のよう
な未使用のトランジスタ数を削減でき、素子の集積度向
上を図ることができる。
【００９７】なお、全ての活性領域を同一寸法に設計し
た例について説明したが、異なる寸法に設計された複数
種類の活性領域を設けることもできる。その場合、活性
領域の寸法に応じてＭＯＳＦＥＴの大きさも異なるよう
にすることができる。更に、活性領域あたり、２本のゲ
ート電極を設ける場合について説明したが、例えば３本
にしてもよく、特に限定するものではない。
た例について説明したが、異なる寸法に設計された複数
種類の活性領域を設けることもできる。その場合、活性
領域の寸法に応じてＭＯＳＦＥＴの大きさも異なるよう
にすることができる。更に、活性領域あたり、２本のゲ
ート電極を設ける場合について説明したが、例えば３本
にしてもよく、特に限定するものではない。
【００９８】以上、第１の参考例の説明で示したＭＯＳ
ＦＥＴの構造，製造方法を適用してマスタスライス方式
の半導体装置を実現する例について説明したが、第２の
参考例、第３の参考例および本発明の第１の実施の形態
で説明したＭＯＳＦＥＴの構造、製造方法をそれぞれ適
用することができる。
ＦＥＴの構造，製造方法を適用してマスタスライス方式
の半導体装置を実現する例について説明したが、第２の
参考例、第３の参考例および本発明の第１の実施の形態
で説明したＭＯＳＦＥＴの構造、製造方法をそれぞれ適
用することができる。
【００９９】なお、以上の説明でデプレッション型と特
に断わらない場合は、全てエンハンスメント型ＭＯＳＦ
ＥＴとする。又、工程順断面図には、傾斜をつけるのを
省略した。
に断わらない場合は、全てエンハンスメント型ＭＯＳＦ
ＥＴとする。又、工程順断面図には、傾斜をつけるのを
省略した。
【０１００】
【発明の効果】以上述べたように本発明は、ＳＯＩ基板
を使用した半導体集積回路装置の製造工程を削減し、製
造コスト低減を可能にする。
を使用した半導体集積回路装置の製造工程を削減し、製
造コスト低減を可能にする。
【０１０１】また、マスタスライス方式の半導体集積回
路装置に適用することにより、素子の集積度の向上と製
造工程削減が可能となるため、いっそうの製造コスト低
減が可能である。
路装置に適用することにより、素子の集積度の向上と製
造工程削減が可能となるため、いっそうの製造コスト低
減が可能である。
【図１】本発明の第１の参考例によるＣＭＯＳ半導体集
積回路装置のレイアウト図（図１（ａ））及び図１
（ａ）のＡ−Ａ線拡大断面図（図１（ｂ））。
積回路装置のレイアウト図（図１（ａ））及び図１
（ａ）のＡ−Ａ線拡大断面図（図１（ｂ））。
【図２】本発明の第１の参考例について説明するための
（ａ）〜（ｅ）に分図して示す工程順断面図。
（ａ）〜（ｅ）に分図して示す工程順断面図。
【図３】ＣＭＯＳインバータの回路図。
【図４】本発明の第１の実施の形態によるＣＭＯＳ半導
体集積回路装置のレイアウト図（図４（ａ））及び図４
（ａ）のＢ−Ｂ線拡大断面図（図４（ｂ））。
体集積回路装置のレイアウト図（図４（ａ））及び図４
（ａ）のＢ−Ｂ線拡大断面図（図４（ｂ））。
【図５】本発明の第１の実施の形態について説明するた
めの（ａ）〜（ｅ）に分図して示す工程順断面図。
めの（ａ）〜（ｅ）に分図して示す工程順断面図。
【図６】本発明の第２の参考例によるＣＭＯＳ半導体集
積回路装置のレイアウト図（図６（ａ））及び図６
（ａ）のＣ−Ｃ線断面図（図６（ｂ））。
積回路装置のレイアウト図（図６（ａ））及び図６
（ａ）のＣ−Ｃ線断面図（図６（ｂ））。
【図７】本発明の第２の参考例について説明するための
（ａ）〜（ｅ）に分図して示す工程順断面図。
（ａ）〜（ｅ）に分図して示す工程順断面図。
【図８】本発明の第３の参考例によるＣＭＯＳ半導体集
積回路装置のレイアウト図（図８（ａ））及び図８
（ａ）のＤ−Ｄ線断面図（図８（ｂ））。
積回路装置のレイアウト図（図８（ａ））及び図８
（ａ）のＤ−Ｄ線断面図（図８（ｂ））。
【図９】本発明の第３の参考例について説明するための
（ａ）〜（ｅ）に分図して示す工程順断面図。
（ａ）〜（ｅ）に分図して示す工程順断面図。
【図１０】本発明の第２の実施の形態によるＣＭＯＳマ
スタスライス半導体集積回路装置のレアイウト図（図１
０（ａ））、図１０（ａ）のＥ−Ｅ線断面図（図１０
（ｂ））及びＦ−Ｆ線断面図（図１０（ｃ））。
スタスライス半導体集積回路装置のレアイウト図（図１
０（ａ））、図１０（ａ）のＥ−Ｅ線断面図（図１０
（ｂ））及びＦ−Ｆ線断面図（図１０（ｃ））。
【図１１】遅延回路の回路図。
【図１２】シリコン基板上に形成された従来のＣＭＯＳ
半導体集積回路装置のレイアウト図（図１２（ａ））及
び図１２（ａ）のＧ−Ｇ線断面図（図１２（ｂ））。
半導体集積回路装置のレイアウト図（図１２（ａ））及
び図１２（ａ）のＧ−Ｇ線断面図（図１２（ｂ））。
【図１３】図１２に示した従来のＣＭＯＳ半導体集積回
路装置の製造方法について説明するための（ａ）〜
（ｅ）に分図して示す工程順断面図。
路装置の製造方法について説明するための（ａ）〜
（ｅ）に分図して示す工程順断面図。
【図１４】ＳＯＩ基板上に形成された従来のＣＭＯＳ半
導体集積回路装置のレイアウト図（図１４（ａ））及び
図１４（ａ）のＨ−Ｈ線断面図。
導体集積回路装置のレイアウト図（図１４（ａ））及び
図１４（ａ）のＨ−Ｈ線断面図。
【図１５】図１４に示した従来のＣＭＯＳ半導体集積回
路装置製造方法について説明するための（ａ）〜（ｅ）
に分図して示す工程順断面図。
路装置製造方法について説明するための（ａ）〜（ｅ）
に分図して示す工程順断面図。
【図１６】ＳＯＩ基板上に形成された従来のＣＭＯＳマ
スタスライス半導体集積回路装置のレイアウト図（図１
６（ａ））、図１６（ａ）のＩ−Ｉ線断面図（図１６
（ｂ））及びＪ−Ｊ線断面図（図１６（ｃ））。
スタスライス半導体集積回路装置のレイアウト図（図１
６（ａ））、図１６（ａ）のＩ−Ｉ線断面図（図１６
（ｂ））及びＪ−Ｊ線断面図（図１６（ｃ））。
１０１，１０１Ａ，１０１Ｂ，１２０１，１４０１
ゲート電極 １０２，１２０２，１４０２ 活性領域 １０３，１０３Ａ，１２０３，１４０３ チャネル領
域 １０４，１２０４，１４０４ ソース拡散層 １０５，１２０５，１４０５ ドレイン拡散層 １０６，１０６Ａ，１２０６，１４０６ ゲート電極 １０７，１２０７，１４０７ 活性領域 １０８，１２０８，１４０８ チャネル領域 １０９，１２０９，１４０９ ソース拡散層 １１０，１２１０，１４０９ ドレイン拡散層 １１１，１１１ａ，１２１１ａ，１４１１ａ，１１１
ｂ，１２１１ｂ，１４１１ｂ，１１１ｃ，１２１１ｃ，
１４１１ｃ，１１１ｄ，１２１１ｄ，１４１１ｄ配線 １１２，１２１２，１４１２ コンタクト穴 １１３，１４１３ シリコン基板 １１４，１４１４ 埋込み酸化膜 １１５．１４１５ フィールド酸化膜 １１６，１４１６ ゲート酸化膜 １１７，１４１７ 絶縁性スペーサ １１８，１３１８，１４１８，１６１８ 層間絶縁膜 ２００ シリコン基板 ２０１ ＳＯＩ層 ２０２ 活性領域のＳＯＩ層 ２０３，２０３Ａ ゲートポリシリコン層 ２０４−１１６ ８０１ Ｎウェル ８０２ Ｎウェル ８０３ Ｎウェル電極 ８０４ Ｎウェル電極 ８０５ Ｎウェルコンタクト １００１，１６０１ 基本セル １００２ａ，１００２ｂ，１００２ｃ，１００２ｄ
ゲート電極 １００３ａ，１００３ｂ，１００３ｃ，１００３ｄ，１
００３ｅ，１００３ｆソース拡散層 １００４，１６０８ 電源線 １００５，１６０９ 接地線 １００６ａ，１００６ｂ，１００６ｃ，１００６ｄ
ドレイン拡散層 １００７，１６１１ 出力信号線 １００８，１６１２ 信号線 １００９，１６１３ コンタクト穴 １０１０，１０１４ シリコン基板 １０１１，１６１５ 埋め込み酸化膜 １０１２ ドレイン拡散層 １０１３ ドレイン拡散層 １０１４，１６１６ 高融点金属シリサイド層 １０１５，１６１７ スペーサ １１０１，１１０２，１１０３，１１０４，１１０５
Ｐ−ＭＯＳＦＥＴ １１０６ａ，１１０６ｂ，１１０６ｃ Ｎ−ＭＯＳＦ
ＥＴ １３１１ Ｎウェルコンタクト拡散層 １３１２ Ｐウェルコンタクト拡散層 １３１３ シリコン基板 １３１４ Ｐウェル １３１５ Ｎウェル １３１６ Ｐ型ＬＤＤ層 １３１７ Ｎ型ＬＤＤ層 １５０１ ＳＯＩ基板 １５０２ ＳＯＩ層 １５０３ ゲートポリシリコン層 １６０２ Ｐ−ＭＯＳＦＥＴ群 １６０３ Ｎ−ＭＯＳＦＥＴ群 １６０４ａ，１６０４ｂ ゲート電極 １６０５ａ，１６０５ｂ，１６０５ｃ，１６０５ｄ
ゲート電極 １６０６ａ，１６０６ｂ，１６０６ｃ ソース又は拡
散層 １６０７ａ，１６０７ｂ，１６０７ｃ ソース又はド
レイン拡散層
ゲート電極 １０２，１２０２，１４０２ 活性領域 １０３，１０３Ａ，１２０３，１４０３ チャネル領
域 １０４，１２０４，１４０４ ソース拡散層 １０５，１２０５，１４０５ ドレイン拡散層 １０６，１０６Ａ，１２０６，１４０６ ゲート電極 １０７，１２０７，１４０７ 活性領域 １０８，１２０８，１４０８ チャネル領域 １０９，１２０９，１４０９ ソース拡散層 １１０，１２１０，１４０９ ドレイン拡散層 １１１，１１１ａ，１２１１ａ，１４１１ａ，１１１
ｂ，１２１１ｂ，１４１１ｂ，１１１ｃ，１２１１ｃ，
１４１１ｃ，１１１ｄ，１２１１ｄ，１４１１ｄ配線 １１２，１２１２，１４１２ コンタクト穴 １１３，１４１３ シリコン基板 １１４，１４１４ 埋込み酸化膜 １１５．１４１５ フィールド酸化膜 １１６，１４１６ ゲート酸化膜 １１７，１４１７ 絶縁性スペーサ １１８，１３１８，１４１８，１６１８ 層間絶縁膜 ２００ シリコン基板 ２０１ ＳＯＩ層 ２０２ 活性領域のＳＯＩ層 ２０３，２０３Ａ ゲートポリシリコン層 ２０４−１１６ ８０１ Ｎウェル ８０２ Ｎウェル ８０３ Ｎウェル電極 ８０４ Ｎウェル電極 ８０５ Ｎウェルコンタクト １００１，１６０１ 基本セル １００２ａ，１００２ｂ，１００２ｃ，１００２ｄ
ゲート電極 １００３ａ，１００３ｂ，１００３ｃ，１００３ｄ，１
００３ｅ，１００３ｆソース拡散層 １００４，１６０８ 電源線 １００５，１６０９ 接地線 １００６ａ，１００６ｂ，１００６ｃ，１００６ｄ
ドレイン拡散層 １００７，１６１１ 出力信号線 １００８，１６１２ 信号線 １００９，１６１３ コンタクト穴 １０１０，１０１４ シリコン基板 １０１１，１６１５ 埋め込み酸化膜 １０１２ ドレイン拡散層 １０１３ ドレイン拡散層 １０１４，１６１６ 高融点金属シリサイド層 １０１５，１６１７ スペーサ １１０１，１１０２，１１０３，１１０４，１１０５
Ｐ−ＭＯＳＦＥＴ １１０６ａ，１１０６ｂ，１１０６ｃ Ｎ−ＭＯＳＦ
ＥＴ １３１１ Ｎウェルコンタクト拡散層 １３１２ Ｐウェルコンタクト拡散層 １３１３ シリコン基板 １３１４ Ｐウェル １３１５ Ｎウェル １３１６ Ｐ型ＬＤＤ層 １３１７ Ｎ型ＬＤＤ層 １５０１ ＳＯＩ基板 １５０２ ＳＯＩ層 １５０３ ゲートポリシリコン層 １６０２ Ｐ−ＭＯＳＦＥＴ群 １６０３ Ｎ−ＭＯＳＦＥＴ群 １６０４ａ，１６０４ｂ ゲート電極 １６０５ａ，１６０５ｂ，１６０５ｃ，１６０５ｄ
ゲート電極 １６０６ａ，１６０６ｂ，１６０６ｃ ソース又は拡
散層 １６０７ａ，１６０７ｂ，１６０７ｃ ソース又はド
レイン拡散層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１３Ａ ６１６Ｊ ６２１ ６２６Ｃ (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8238 H01L 21/336 H01L 21/82 H01L 27/092 H01L 27/118 H01L 29/786
Claims (12)
- 【請求項１】 ＰチャネルＭＯＳ電界効果型トランジス
タとＮチャネルＭＯＳ電界効果トランジスタを、第１の
シリコン層，絶縁膜及び第２のシリコン層の積層構造を
有する同一ＳＯＩ基板に形成する半導体集積回路の製造
方法において、前記第２のシリコン層であるＳＯＩ層を
絶縁分離して複数の活性領域に区画してから前記活性領
域毎にその表面をゲート絶縁膜を介して横断する少なく
とも１つのゲート電極を形成するまでの工程をＭＯＳ電
界効果型トランジスタの導電型と無関係に行う製造方法
であって、前記ゲート電極に第２導電型不純物をドーピ
ングすると共に全ての活性領域に第２導電型ソース領域
及び第２導電型ドレイン領域を形成し、しかる後、第２
導電型の前記ゲート電極の導電型が変化しないように条
件を設定し選択された前記ゲート電極の両側の活性領域
の第２導電型ソース領域及び第２導電型ドレイン領域を
それぞれ第１導電型ソース領域及び第１導電型ドレイン
領域に変換することを特徴とする半導体集積回路装置の
製造方法。 - 【請求項２】 ＳＯＩ層にＭＯＳ電界効果型トランジス
タのしきい値制御のための第１導電型不純物をドーピン
グした後に前記ゲート電極を形成する請求項１記載の半
導体集積回路装置の製造方法。 - 【請求項３】 活性領域下の第１のシリコン層に高不純
物濃度のウェルを設けた後、前記ゲート電極を形成する
請求項１又は２記載の半導体集積回路装置の製造方法。 - 【請求項４】 前記第１導電型ソース領域と第１導電型
ドレイン領域との間のＳＯＩ層に第２導電型不純物を注
入してチャネル領域の不純物濃度調整を行うことを特徴
とする請求項１，２又は３記載の半導体集積回路装置の
製造方法。 - 【請求項５】 隣接する複数の活性領域にＰチャネルＭ
ＯＳ電界効果型トランジスタ及び又はＮチャネルＭＯＳ
電界効果トランジスタを配置した基本セルを、第１のシ
リコン層，絶縁膜及び第２のシリコン層の積層構造を有
するＳＯＩ基板に形成するマスタスライス半導体集積回
路装置において、前記活性領域上のゲート電極の配置は
同一で、前記ＰチャネルＭＯＳ電界効果型トランジスタ
とＮチャネルＭＯＳ電界効果トランジスタの個数あるい
は配置の異なる複数種類の基本セルを有していることを
特徴とするマスタスライス方式の半導体集積回路装置。 - 【請求項６】 第２のシリコン層であるＳＯＩ層を絶縁
分離して複数対の活性領域に区画してから前記活性領域
毎にその表面をゲート絶縁膜を介して横断する少なくと
も１つのゲート電極を形成するまでの工程をＭＯＳ電界
効果型トランジスタの導電型の無関係に行ってマスタ基
板を準備する工程と、顧客の要求する回路に応じて、前
記対をなす活性領域にＰチャネルＭＯＳ電界効果型トラ
ンジスタ及び又はＮチャネルＭＯＳ電界効果トランジス
タを形成して前記ＰチャネルＭＯＳ電界効果型トランジ
スタとＮチャネルＭＯＳ電界効果トランジスタの個数あ
るいは配置の異なる複数種類の基本セルを形成し前記基
本セルを選択して配線を行う工程とを有することを特徴
とするマスタスライス方式の半導体集積回路装置の製造
方法。 - 【請求項７】 ＳＯＩ層にＭＯＳ電界効果型トランジス
タのしきい値制御のための第１導電型不純物をドーピン
グした後ゲート電極を形成する請求項６記載のマスタス
ライス方式の半導体集積回路装置の製造方法。 - 【請求項８】 活性領域下の第１のシリコン層に高不純
物濃度のウェルを設けた後、ゲート電極を形成する請求
項６又は７記載のマスタスライス方式の半導体集積回路
装置の製造方法。 - 【請求項９】 ゲート電極を形成した後選択されたゲー
ト電極の両側の活性領域に第２導電型ソース領域及び第
２導電型ドレイン領域を形成し残りのゲート電極の両側
に第１導電型ソース領域及び第１導電型ドレイン領域を
形成する請求項７又は８記載のマスタスライス方式の半
導体集積回路装置の製造方法。 - 【請求項１０】 ゲート電極を形成した後、全ての活性
領域に第２導電型ソース領域及び第２導電型ドレイン領
域を形成し、しかる後選択された前記ゲート電極の両側
の活性領域の第２導電型ソース領域及び第２導電型ドレ
イン領域をそれぞれ第１導電型ソース領域及び第１導電
型ドレイン領域に変換する請求項６，７又は８記載のマ
スタスライス方式の半導体集積回路装置の製造方法。 - 【請求項１１】 ゲート絶縁膜に被着された第２導電型
シリコン膜を有するゲート電極を形成し、前記第２導電
型ソース領域及び第２導電型ドレイン領域をそれぞれ第
１導電型ソース領域及び第１導電型ドレイン領域に変換
する工程で前記第２導電型シリコン膜の導電型が変化し
ないように条件を設定する請求項１０記載のマスタスラ
イス方式の半導体集積回路装置の製造方法。 - 【請求項１２】 第１導電型ソース領域と第１導電型ド
レイン領域との間のＳＯＩ層に第２導電型不純物を注入
してチャネル領域の不純物濃度調整を行う請求項６，
７，８，９，１０又は１１記載のマスタスライス方式の
半導体集積回路装置の製造方法。
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