CN1202006A - 半导体集成电路器件及其制造方法 - Google Patents

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Abstract

一种制造半导体集成电路器件的方法,用于在共用SOI基片上形成P沟道MOS场效应晶体管及n沟道MOS场效应晶体管,其中SOI基片为具有第一硅层、绝缘膜及第二硅层的层状结构;其中从通过绝缘隔离将作为第二硅层的SOI层分割成多个有源区到在其中每一个的表面上形成至少一个栅电极的步骤与MOS场效应晶体管的导电类型无关。

Description

半导体集成电路器件及其制造方法
本发明涉及半导体集成电路器件及其制造方法，更具体地，涉及一种在SOI(绝缘体基外延硅)基片上制造CMOS(互补金属氧化物半导体)集成电路的方法，还涉及一种母片型半导体集成电路及其制造方法。
通常在传统的制造CMOS半导体集成电路器件的工艺中，CMOS电路是形成在通常的硅基片上，该工艺需要8个制图掩膜的图形用于形成(1)场氧化膜；(2)n-阱；(3)P-阱；(4)栅电极；(5)P-LDD(轻掺杂漏区)层；(6)n-LDD层；(7)P源极、漏极扩散层及(8)n-源极漏极扩散层，这些是从工艺的开始直到布线工艺前的晶体管的形成期间进行的。
另一方面，在传统的SOI MOSFET的制造工艺中，CMOS电路形成在SOI基片上，由于不需要阱形成步骤，因此，制图掩膜的数目可以被减少。然而，SOI基片比硅基片更昂贵。因此，为了降低生产成本，还可进一步减小SOI MOSFET生产工艺的步骤。
同样，已经发展出这样一种技术，即CMOS母片型半导体集成电路器件包含一个基本单元的阵列，其中每一个基本单元由几个MOSFET(金属氧化物半导体场效应晶体管)构成。
因此，第一个问题在于使用SOI基片的传统的CMOS集成电路器件必须具有很高的生产成本，这是因为与通常的硅基片相比，SOI基片要贵三到五倍。因此，由省去阱-制作工艺而带来的使SOI基片比传统CMOS集成电路器件的生产成本下降的效果被SOI基片的高生产成本抵消了。
第二个问题在于，当在硅基片或SOI基片上形成传统的CMOS母片型半导体电路时，元件的集成密度必须降低。这是因为MOSFET沟道的导电型在定做工艺中无法被改变。也即，MOSFET的有源区沟道的导电型对于块状CMOS在阱-形成时被确定，而对于SOI CMOS则在离子注入用于调节Vt时被确定。因此，在定做工艺前就确定了MOSFET沟道的导电类型。
相应地，本发明的目的是提供一种制造使用SOI基片的半导体集成电路器件的方法，其可减少生产步骤并降低生产成本。
本发明的另一个目的是提供一种使用SOI基片的母片型半导体集成电路器件，其中元件的集成密度可得到提高。
本发明的再一个目的是提供一种制造使用SOI基片的母片型半导体集成电路器件的方法，其中元件的集成密度得到提高且生产步骤减少生产成本降低。
根据本发明，其提供一种用于在通用的SOI基片上形成P沟道MOS场效应晶体管及n沟道MOS场效应晶体管的半导体集成电路器件的制造方法，其中的通用SOI基片为具有第一硅层、绝缘膜及第二硅层的层状结构。
其中从将作为第二硅层的SOI层通过绝缘隔离分割成多个有源区到至少形成通过栅绝缘膜将在多个有源的每个表面上放置一个栅电极的步骤的执行与MOS场效应晶体管的导电类型无关的。
根据本发明的另一方面，母片型半导体集成电路器件包含：
基本单元，其由P沟道MOS场效应晶体管及/或设置在多个相邻有源区内的n沟道MOS场效应晶体管构成，基本单元形成在SOI基片上，SOI基片为具有第一硅层、绝缘膜及第二硅层的层状结构。
其中有源区上的栅电极的结构是通常的，而母片型半导体集成电路器件具有由P沟道MOS场效应晶体管及/或n沟道MOS场效应晶体管的不同组合构成的不同种类的基本单元。
根据本发明的另一方面，一种用于制造母片型半导体集成电路器件的方法包含如下步骤：
通过完成从将作为第二硅层的SOI层通过绝缘隔离分割成多对的有源区到通过栅绝缘膜在多个有源区的每个表面上放置形成至少一个栅电极的步骤与MOS场效应晶体管的导电类型无关的制备一个母基片；及
根据用户需要的电路定做母基片；
其中定做步骤是通过如下方式进行的，即将一个P沟道MOS场效应晶体管及/或一个n沟道MOS场效应晶体管设置在一对有源区内形成具有P沟道MOS场效应晶体管及/或n沟道MOS场效应晶体管的不同组合的不同种类的基本单元，并针对选出的一个基本单元进行布线。
下面结合相应的附图对本发明进行详细描述。
图1A为形成在硅基片上的传统CMOS半导体集成电路器件的布线图；
图1B为沿图1A中线G-G的截面图；
图2A到2E为制造图1A及1B中器件的方法的截面示意图；
图3A为形成在SOI基片上的传统CMOS半导体集成电路的布线图；
图3B为沿图3A中线H-H切开的截面示意图；
图4A到4E为制造图3A及3B中器件的方法的截面示意图；
图5A为形成在SOI基片上的传统CMOS母片型半导体集成电路的布线图；
图5B为沿图5A中线I-I切开的截面示意图；
图5C为沿图5A中线J-J切开的截面示意图；
图6A为根据本发明第一实施例的CMOS半导体集成电路的布线图；
图6B为沿图6A中线A-A切开的截面示意图；
图7A到7E为制造图6A及6B中器件的方法的截面示意图；
图8为CMOS反相器电路的电路图；
图9A为根据本发明第二最佳实施例中的CMOS半导体集成电路的布线图；
图9B为沿图9A中线B-B切开的截面示意图；
图10A到10E为制造图9A及9B中器件的方法的截面示意图；
图11A为根据本发明的第三最佳实施例的CMOS半导体集成电路器件的布线图；
图11B为沿图11A中线C-C切开的截面示意图；
图12A到12E为制造图11A及11B中器件的方法的截面示意图；
图13A为根据本发明第四最佳实施例中的CMOS半导体集成电路的布线图；
图13B为沿图13A中线D-D切开的截面示意图；
图14A到14E为制造图13A及13B中器件的方法的截面示意图；
图15A为根据本发明第五最佳实施例中的CMOS母片型半导体集成电路器件的布线图；
图15B为沿图15A中线E-E切开的截面示意图；
图15C为沿图15A中线F-F切开的截面示意图；
图16为延迟电路的电路图。
在描述最佳实施例之前，先参照图1A到5C对上述传统的制造半导体集成电路的方法进行描述。
首先，在图1A及1B中将对形成在硅基片上的传统场效应MOS晶体管(此后称为“块MOSFET”)进行描述。图1A为P沟道MOSFET(此后指“P-MOSFET”)及n沟道MOSFET(此后指“n-MOSFET”)形成在通用基片上的反相器电路的布线图。图1B为沿图1A中线G-G切开的放大的截面示意图。同时，在图1A及1B中，示出了带有LDD(轻掺杂漏极)结构的晶体管。
参考图1A，其示出了由栅电极1201、1206，有源区1202、1207，n-阱接触扩散层1311、P-阱接触扩散层1312、布线1211a到1211d及连接孔1212构成的图形。在P-MOSFET的有源区1202中，形成沟道区1203、源极扩散层1204及漏极扩散层1205。同样，在n-MOSFET的有源区1207中，形成沟道区1208、源极扩散层1209及漏极扩散层1210。
将一个电源电势通过连接孔1212从线路1211a提供到n-阱接触扩散层1311及P-MOSFET的源极扩散层1204，一个地电势从线路1211b通过连接孔1212提供到P-阱接触扩散层1312及n-MOSFET的源极扩散层1209。同样，P-MOSFET的栅电极1201通过线路1211c及连接孔1212电连接到n-MOSFET的栅电极1206。P-MOSFET的漏极扩散层1205通过线路1211d及连接孔1212电连接到n-MOSFET的漏极扩散层1210。因此，构成了图8中所示的反相器电路。
参考图1B，分别在硅基片1313上的n-阱1315及P-阱1314上形成图1A中所示的P-MOSFET及n-MOSFET，在P-MOSFET及n-MOSFET的栅电极1201、1206下形成栅氧化膜1216，在两侧形成隔片1217，且在隔片1217的下面形成LDD层1316、1317。同样，在扩散层间形成场氧化膜1215。
下面，在图2A到2E中对制造块MOSFET的工艺进行描述。用图2A中所示的硅基片1313来开始该工艺。然后，通过形成一缓冲层(未示出)并用第一掩膜制作缓冲层的图形，然后进行热氧化。从而形成图2B中所示的场氧化膜1215。因此，确定了有源区及用于MOSFET的阱接触扩散层的区域。
接着，通过使用第二和第二掩膜的图形光刻及选择的离子注入，可形成P-阱1314及n-阱1315。同时，对有源区的表面进行常用地调节MOSFET的阈值电压(此后指“Vt”)的离子注入。在硅基片上形成CMOS电路过程中，在如图2C中所示的形成阱时确定用于P-MOSFET的区域及用于n-MOSFET的区域。
在形成图2C中所示的阱后，生成栅氧化膜1216及栅多晶硅层。然后，如图2D中所示，通过用第四掩膜制作图形形成栅电极1201、1206。此外，通过用第五和第六掩膜对光刻胶制作图形然后选择地进行离子注入，形成P-LDD层1316及n-LDD层1317。
然后，在栅电极的侧面上形成隔片1217。接着，通过用第七和第八掩膜对光刻胶制作图形。然后进行选择的离子注入，来形成P-MOSFET的源极、漏极扩散层1204、1205，以及n-MOSFET的源极、漏极扩散层1209、1210、n-阱接触扩散层1311及P-阱接触扩散层1312。同样，通过此离子注入，P-MOSFET的栅电极1201及n-MOSFET的栅电极1206被分别确定为P-型及n-型导电性。
接着，进行布线过程。在两层布线工艺的情况下，设置一个层间绝缘膜1318，然后形成连接孔1212，接着形成第一布线(1211a到1211d)。另外通过层间绝缘膜，第一通孔、用于制作第二布线的四个图形的掩膜被与1211a到1211d(未示出)相连，完成了布线过程。
如上所述，在通常的硅基片上形成CMOS电路的半导体集成电路器件需要8个制作掩膜图形的图形：用于形成(1)场氧化膜；(2)n-阱；(3)P-阱；(4)栅电极；(5)P-LPP(轻掺杂漏区)层；(6)n-LDD层；(7)P源极、漏极扩散层及(8)n-源极漏极扩散层，它们是在布线工艺前从工艺开始直到晶体管的形式进行的。然而，根据生产条件，通过使用两掩膜图形中的一个来制造各对(2)n-阱，(3)P-阱及(5)P-LPP，(6)n-LDD层中的一个，在此情况下，在布线工艺前的从工艺开始直到晶体管的形成所需的掩膜图形的数目为6。同样，当为P-MOSFET或n-MOSFET设定几个Vt时，设定几个Vt的掩膜也需增多。
接着，在图3A及3B中对形成在SOI基片(此后指“SOIMOSFET”)上的传统场效应MOS晶体管进行描述。图3A为P-MOSFET及n-MOSFET形成在通用基片上的反相器电路的线路图。图3B为沿图3A中线H-H切开的放大截面示意图。同时，在图3A及3B中，示出了具有单漏极结构的晶体管。
参考图3A，其示出了由栅电极1401、1406，有源区1402、1407，布线1411a到1411d及连接孔1412构成的图形。在P-MOSFET的有源区1402中，形成沟道区1403、源极扩散层1404及漏极扩散层1405。同样，在n-MOSFET的有源区1407中，形成沟道区1408、源极扩散层1409及漏极扩散层1410。
电源电势通过连接孔1412从线路1411a提供到P-MOSFET的源极扩散层1404，地电势从线路1411b通过连接孔1412提供到n-MOSFET的源极扩散层1409。同样，P-MOSFET的栅电极1401通过线路1411c及连接孔1412连到n-MOSFET的栅电极1406。P-MOSFET的漏极扩散层1405通过线路1411d及连接孔1412连到n-MOSFET的漏极扩散层1410。因此，形成了图8中所示的反相器电路。
参考图3B，其中示出图3A中的P-MOSFET及n-MOSFET都形成在硅基片1413上的被掩埋的氧化膜1414上。栅氧化膜1416形成在P-MOSFET及n-MOSFET的栅电极1401、1406下面，在两侧面上形成隔片1417。同时，在扩散层间形成场氧化膜1415。
当在基片上形成CMOS电路时，通过被掩埋的氧化膜及LOCOS层可以实现用于MOS晶体管的器件隔离。因此，在此情况下，不存在图1A到2E中所示的块CMOS的n-阱及P-阱。
接着在图4A到4E中对SOIMOSFET的制造方法进行描述。该工艺从使用图4A中所示的SOI基片1501开始。SOI基片1501由硅基片1413、形成在硅基片1413上的被掩埋的氧化膜1414、及形成在被掩埋的氧化膜1414上的硅层(此后指“SOI层”)1502构成。接着，SOI层1502被热氧化然后通过去除氧化膜被调节到某一需要的厚度。随后，通过形成缓冲层(未示出)及用第一掩膜对缓冲层加工图形并进行热氧化，可形成图4B中所示的场氧化膜1415。因此，可确定SOI层中的用于MOSFET的有源区。
然后，一般地，通过用第二及第三掩膜对光刻胶加工图形然后进行选择地离子注入，对SOI层的有源区1402、1407进行用于调节MOSFET的Vt的离子注入，在SOI基片上形成CMOS电路的过程中，如图4B所示的，在设定Vt时确定用于P-MOSFET的n一有源区1402及用n-MOSFET的P-有源区1407。
在图4B中调节Vt后，生长栅氧化膜1416及栅多晶硅层1503。然后，如图4C中所示，用第四掩膜对它们加工图形形成栅电极1401、1406。
接着，如图4D中所示，在栅电极的侧面上形成隔片1417。接着，通过用第五掩膜对光刻胶加工图形并接着选择地离子注入，形成n-MOSFET的源极/漏极扩散层1409、1410。同样，通过用第六掩膜对光刻胶加工图形然后选择地进行离子注入，可形成图4E中所示的P-MOSFET的源极/漏极扩散层1404、1405。同样，通过此离子注入，P-MOSFET的栅电极1401及n-MOSFET的栅电极1406被分别确定为P-型及n-型导电性。
然后，对布线过程进行描述。其与在硅基片上形成的CMOS电路的例子相类似。
如上所述，在SOI基片上形成CMOS电路的半导体集成电路器件需要六个加工掩膜图形的图形用于(1)场氧化膜；(2)P-MOSFET的Vt设定；(3)n-MOSFET的Vt设定，(4)栅电极，(5)P-源极、漏极扩散层及(6)n-源极、漏极扩散层；其从工艺的开始直到在布线工艺前的晶体管的形成。然而，根据生产条件，可通过使用两个掩膜图形中的任一个来制造n-MOSFET的(3)Vt设定及P-MOSFET的(2)Vt设定的每一个。在此情况下，从过程开始直到布线前的晶体管的形成要5个掩膜图形。
接着，在图5A到5C中对形成在SOI基片上的传统的CMOS用片型半导体集成电路器件进行描述。图5A为CMOS母片型半导体集成电路器件的布线图。图5B及5C为沿图5A中的线I-I及J-J切开的放大的截面示意图。同时，在图5A中，示出了图16中所示的反相器电路。
参考图5A，CMOS母片型半导体集成电路器件包含一列基片单元1601，其中每个基本单元由包括栅电极1604a、1604b，源极或漏极扩散层1606a到1606c的两个P-MOSFET及包括栅电极1605a、1605b，源极或漏极扩散层1607a到1607c的两个n-MOSFET构成。在图5A中，一组P-MOSFET1602和一组n-MOSFETs1603都横向排列。通常，在接头后的布线过程被称作“定型过程”，其中用基本单元1601作为一个单位，在布线过程中晶体管相互连接构成一个电路。
电源电势被从电源线路1608通过连接孔1613提供到具有栅电极1604a的P-MOSFET的源极扩散层1606b。地电势被从地线1609通过接触孔1613提供给具有栅电极1605c的n-MOSFET的源极扩散层1607e。此外，如图5A中所示，具有栅电极1605a的n-MOSFET的源极扩散层1607a通过信号线1612及连接孔1613电连接到具有栅电极1605c的n-MOSFET的漏极扩散层1607d。同样，具有栅电极1604b的P-MOSFET的漏极扩散层1606c通过输出信号线路1611及连接孔1613连到具有栅电极1605b的n-MOSFET的漏极扩散层1607c。四个栅电极1604b、1605a至1605c通过输入信号线路1610及接头1213连接。根据MOS晶体管的连接关系，具有栅电极1604b的P-MOSFET对应于图16中P-MOSFET1105，具有栅电极1605b到1605d的n-MOSFET分别对应于图16中的n-MOSFET1106a到1106c。
如图5B和5C所示，在基本单元1601中的晶体管形成在硅基片1614上的被掩埋的氧化膜1615上，隔片1617形成在栅电极1604a、1605b中每一个的两个侧面上。高熔点金属硅化物层1616形成在P-MOSFET及n-MOSFET的源极/漏极扩散层1606a、1607a等的表面上以减小层电阻。
在图5A所示的情况下，基本单元1601被预定由两个P-MOSFET和两个n-MOSFET构成。为此，为形成图16中所示的具有一个P-MOSFET及三个n-MOSFET的电路，需使用两个基本单元的区域。在此情况下，两个基本单元中包括八个MOSFET，四个MOSFET未被使用，其包含三个具有栅电1604a、c、d的P-MOSFET及一个具有栅电极1605d的n-MOSFET。这些未被使用的晶体管区域使元件的集成密度降低。
在图6A到7E中对第一最佳实施例中的半导体集成电路器件的制造方法进行描述。图6A为P-MOSFET及n-MOSFET形成在共用SOI基片上的反相器电路的布线图。图6B为沿图6A中线A-A切开的放大的截面示意图。
参考图6A，其示出了由栅电极101、106，有源区102、107，布线111a到111d及连接孔112组成的图形。在P-MOSFET的有源区102中，形成沟道区103，源极扩散层104及漏极扩散层105。同样在n-MOSFET的有源区107中，形成沟道区108、源极扩散层109及漏极扩散层110。
电源电势被从线路111a通过连接孔112连接到P-MOSFET的源极扩散层104，地电势从线路111b通过连接孔112连接到n-MOSFET的源极扩散层109。同样，P-MOSFET的栅电极通过线路111c及连接孔112连到n-MOSFET的栅电极106。P-MOSFET的漏极扩散层105通过线路111d及连接孔112连到n-MOSFET的漏极扩散层110。因此，形成图8中所示的反相器电路。P-硅基片113及n-MOSFET的源极接地，VDD(正电压)被提供给P-MOSFET的源极。
如图6B中所示，图6A中的P-MOSFET及n-MOSFET都形成在形成于衬底(硅基片113)上的被掩埋的氧化膜114上的SOI层上。栅氧化膜116形成在P-MOSFET及n-MOSFET的栅电极101、106下面，隔片117形成在两侧面上。同时，场氧化膜115形成在扩散层之间。
与图3B中所示的传统器件的差别在于图6B中所示的P-MOSFET的沟道区103的导电型为P-型而在传统器件中其为n-型。
在图7A到7E中将描述第一实施例中的反相器电路的制造过程。该工艺从使用图7A中所示的SOI基片200开始。SOI基片200由作为衬底的基片113、形成在硅基片113上的被掩埋的氧化膜114、及形成在被掩埋的氧化膜114上的SOI层201(硅层)构成。然后，象前面所述的传统过程一样，将SOI层201调节到所需的厚度。接着，通过形成缓冲层(未示出)及用第一掩膜对缓冲层加工图表并再进行热氧化，则形成图7B中所示的场氧化膜115。因此，SOI层201被分割成用于MOSFET的有源区202。
接着，在SOI层的整个有源区表面上进行用于调节MOSFET的Vt的离子注入。在图7B中，示出了整个有源区202的导电型为P-型的一个实例。在调节完Vt后，生长栅氧化膜204及栅多晶硅层203。然后，如图7c中所示，用第二掩膜对它们加工图形以形成栅电极。接着，如图4D中所示，在栅电极的侧面上形成隔片117，然后，通过用第三掩膜对光刻胶加工图形并选择地离子注入n-杂质，则形成n-MOSFET的n-型源极/漏极扩散层109、110。在此实施例中，通过此离子注入，确定MOSFET沟道的导电类型。
然后，通过第四掩膜对光刻胶加工图形然后再选择地离子注入P-杂质，则形成如图7E中所示的P-MOSFET的P-型源极/漏极扩散层104、105。
同样，通过离子注入形成MOSFET的源极/漏极扩散层，P-MOSFET的栅电极101的导电型及n-MOSFET的栅电极106的导电型被分别确定为P-型及n-型。
接着，对布线过程进行描述。其与传统SOI CMOS的生产过程相同。
如上所述，在第一实施例中，从工艺的开始直到在布线前的晶体管的形成的所需的掩膜图形可被减少为四个，用于(1)场氧化膜；(2)栅电极；(3)n-源极/漏极扩散层及(4)P-源极/漏极扩散层。因此，与传统的器件生产工艺相比生产成本被降低了。
在图9A到10E中将对第二实施例中的半导体集成电路的制造方法进行描述。图6A为P-MOSFET及n-MOSFET形成在共用SOI基片上的反相器电路的布线图。图7B为沿图6A中的线B-B切开的放大截面示意图。
在第二实施例中，P-MOSFET的栅电极的导电类型与n-MOSFET的栅电极106A的n-型相同，其在第一实施例中为P-型。其它的元件及结构都与第一实施例中的相同。
在图10A到10E中对第二实施例中的制造反相器电路的过程进行了描述述。该过程从用图10A中的SOI基片200开始。在第二实施例中，从开始到生长图10C中的栅氧化膜204及栅多晶硅层203A的步骤都与第一实施例中的相同。
在第二实施例中，在将300nm厚的栅多晶硅层的导电型加工成n-型(磷浓度为大约1021cm-3)后，如图10C中所示，用第二掩膜制作栅电极图形。
然后，如图10D中所示，在栅电极203A的侧面上形成隔片117，接着，通过选择地离子注入n-杂质(如砷)，MOSFET的将作为源极/漏极扩散层的整个区域自匹配地形成为n-型。此时，确定了n-MOSFET的源极/漏极扩散层109、110。
接着，通过用第三掩膜对光刻胶加工图形，并选择地离子注入P-杂质(BF2 +，1015cm-2)，形成如图10E中所示的P-MOSFET的P-型源极/漏极扩散层104、105。此时，确定了MOSFET沟道的导电型。
然后，进行布线过程。其与传统SOI CMOS的生产过程一样。
如上所述，在第二实施例中，从过程的开始直到在布线的晶体管的形成所需的掩膜图形可被减少到三个，用于(1)场氧化膜；(2)栅电极；(3)P-源极/漏极扩散层。因此，与传统器件的生产过程相比可大大降低生产成本。
同时，在第一实施例中P-MOSFET一般为耗尽型，这是因为杂质浓度是根据n-MOSFET的Vt值设定的，从而栅电极101的导电型为P-型而沟道区103为P-型。然而，在第二实施例中，因为P-MOSFET的栅电极101的导电型被制成n-型，从而P-MOSFET而为增强型。
例如，1995年8月的1995IEEE国际SOI会议的前言PP.12-13中，C.Raynaud等人报道了增强型的P-MOSFET，它具有400nm厚的被掩埋的氧化膜40nm厚的SOI层、4.5nm厚的栅氧化膜、0.2μm的栅极长度及-0.44V的阈值电平。同样的在此实施例中，用上述条件可获得增强型的P-MOSFET。
在图11A到12E中对第三最佳实施例中的制造半导体集成电路器件的方法进行了描述。图11A为P-MOSFET及n-MOSFET形成在共用SOI基片上的反相器电路的布线图。图11B为沿图11A中线C-C切开的放大的截面示意图。
在第三实施例中，P-MOSFET的沟道区103A的导电型为n-型，而在第一实施例中为P-型。
在图12A到12E中对第三实施例中的反相器的制造过程进行了描述。该过程从使用图12A中所示的SOI基片200开始。在第三实施例中，从开始一直到用图12C中的用第二掩膜对栅电极加工图形及在栅电极的两侧面上形成隔片117为止的步骤都与第一实施例中的相同。
在第三实施例中，如第二实施例中一样，通过在整个表面上选择地离子注入n-杂质，将为MOSFET的源极/漏极扩散层的整个区域自匹配形成为n-型，如图12D中所示。此时，确定了n-MOSFET的源极/漏极扩散层109、110。
然后，通过用第三掩膜对光刻胶制作图形然后选择离注植入P-杂质，形成如图12E中所示的P-MOSFET的P-型源极/漏极扩散层104、105。在此实施例中，此时确定了MOSFET沟道的导电型。
此外，通过用第四掩膜对光刻胶制作图形然后用可穿过栅多晶硅层203及栅氧化膜204的能量来选择地离子注入n-杂质，使P-MOSFET的沟道区103A的导电型被制成n-型。
接着，进行布线过程。其与传统SOI CMOS的制造过程相同。
如上所述，在第三实施例中，从过程开始直到布线前的晶体管的形成所需的掩膜图形可以被减为四个，用于(1)场氧化膜(2)栅电极(3)P-源极/漏极扩散层，(4)P-MOSFET的沟道注入。因此，与传统的器件生产过程相比生产成本可被大大降低。
同时，第一实施例中的P-MOSFET一般为耗尽型，这是因为由于杂质浓度是根据n-MOSFET的Vt值设定的，从而栅电极101的导电型为P-型而沟道区103为P-型。然而，在第三实施例中，因为P-MOSFET的沟道区103A的导电型被制成n-型，所以P-MOSFET可为增强型。
在图13A到14E中将对第四最佳实施例中的半导体集成电路的制造方法进行描述。图13A为P-MOSFET及n-MOSFET形成在共用SOI基片上的反相器电路的布线图。图13B为沿图13A中线D-D的切开的放大截面示意图。
在第四实施例中，如图13A中所示，n-阱801、803、n-阱电极802、804及n-阱接点805被加到图6A中。同样，图13B与图6B的区别在于n-阱801、803(所施加的电压高于地电势)形成在被掩埋的氧化膜114下面及P-MOSFET及n-MOSFET下面。
在图14A到14E中对第四实施例中的反相器电路的制造过程进行描述。该过程从用图14A中所示的SOI基片200开始。然后，将SOI层201调节到所需的厚度，形成缓冲层(未示出)并用第一掩膜对缓冲层加工图形，然后进行热氧化，从而形成如图14B中所示的场氧化膜115。因此，SOI层201被分割为用于MOSFET的有源区202。
然后，在SOI层的整个有源区上，进行用于调节MOSFET的Vt的离子注入。在图14B中，示出了整个有源区202的导电型为P型的一个实例。在调节完Vt后，通过用第二掩膜对光刻胶加工图形并在被掩埋的氧化膜114下选择地离子注入n-杂质，形成n-阱801、803。
此后，用第三掩膜对栅极加工图形，形成膈片117，一旦将作为MOSFET的源极/漏极扩散层的区域形成为n-型，则用第四掩膜对光刻胶加工图形。并选择地注入P-杂质从而形成P-MOSFET的P-型源极/漏极扩散层104、105，上述步骤都与第三实施例中的相同。
然后，在布线步骤中，被加入了形成阱接点805的步骤。
如上所述，在第四实施例中，从过程的开始直到布线前的形成晶体管为止所需的掩膜图形的数目被减为四个，用于(1)场氧化膜，(2)n-阱，(3)栅电极及(4)P-源极/漏极扩散层。
在第四实施例中，形成在MOSFET下的n-阱被用作后栅极(back gate)，其电势可通过n-阱电极802、804控制MOSFET的Vt值来被控制。
虽然，在此实施例中，示出了将n-阱加到第三实施例的一个实例，这样的n-阱还可被加到第一或第二实施例。
在图15A到15C中将对第5实施例中的CMOS母片型半导体集成电路器件及其制造方法进行描述。图15A为形成在SOI基片上的CMOS母片型半导体集成电路器件的布线图。图15B及15C为分别沿图15A中线E-E及F-F切开的放大的截面示意图。同时，在图15A中，还加入了图16中所示的反相器电路。
参考图15A，CMOS母片型半导体集成电路包括一列基本单元1001，每个基本单元由四个具有栅电极1002a到1002d、源极或漏极扩散层1006a到1006d的MOSFET构成。
在此实施例中，制备一个类似图10D中的母基片，母片区内的MOSFET的源极/漏极扩散层的整个区域被制成n-型。
也即，通过形成场氧化膜，SOI层被分割成几个有源区。所有的有源区被设计成具有相同的尺寸并被设置在两平行行中。该两行构成CMOS栅列的基本单元序列。然后，在形成栅氧化膜后，生长栅多晶硅层及掺杂为n-型，并将其制作图形。这里，对每个有源层形成两平行的栅电极。然后，形成隔片，并进而进行离子注入来将作为MOSFET的源极/漏极扩散层的整个区域形成为n-型。
然后，对此母基片(衬底基片)，所进行的定型过程包括从用于形成P-MOSFET扩散层的离子注入过程到布线过程，从而制造母片型半导体集成电路器件。即，可根据用户所需的电路任意确定P-MOSFET的结构。
参考图15A，电源电势从电源线路1004通过连接孔1009提供到具有栅电极1002b的P-MOSFET的P-型源极扩散层1003c。地电势被通过连接孔1009从地线1005提供给具有栅电极1002d的n-MOSFET的n-型源极扩散层1003f。此外，具有栅电极1002a的n-MOSFET的源极扩散层1003a通过信号线1008及连接孔1009连到具有栅电极1002c的n-MOSFET的n-型漏极扩散层1003d。同样，在此实施例中，具有栅电极1002b的P-MOSFET的P-型漏极扩散层1013及具有栅电极1002a的n-MOSFET的n-型漏极扩散层1012形成在共用扩散层形成区1003b内，且它们通过高熔点金属硅化物层1014彼此电连接。此电势通过连接孔1009取出到输出信号线1007。同样，四个栅电极1002a到1002d通过输入信号线1006〔与第二层的输入信号线相连(未示出)〕及连接孔1009相连。
根据MOS晶体管的连接关系，具有栅电极1002b的P-MOSFET对应于图16中的P-MOSFET1105，具有栅电极1002a、c、d的n-MOSFET分别对应于图16中的n-MOSFET1106a到1106c。因此，在此实施例中，在图5A中的传统器件中由两个单元形成的电路可只由一个单元构成。
在此实施例中，示出了作为一个基本单元1001的一实例。其它基本单元的一部分可由所需数目的相同单元构成，而其余的可象图5A中所示的传统基本单元1601一样形成。可也自由地形成所有有源区都为n-MOSFET的适宜数目的基本单元。在基本单元中的P-MOSFET及n-MOSFET的数目及结构可根据所需电路任意确定。
如上所述，在此实施例的母片型半导体集成电路器件中，在定型过程中，可以任意确定基本单元中的P-MOSFET及n-MOSFET的数目及结构。因此，在图5A中所示的传统器件中的未被使用的晶体管的数目可被减少，从而增高了元件的集成密度。
虽然所示出的实例中所有的有源区都被设计成具有相同的尺寸，也可形成具有不同尺寸的不同种类的有源区。在此情况下，也可根据有源区的尺寸来改变MOSFET的尺寸。虽然示出了对一有源区形成两个栅电极的实例，栅电极的数目不限于此。例如，也可形成三个栅电极。
在第四实施例中，采用第一实例中的结构及制造方法获得母片型半导体集成电路器件。然而，也可用第一、第二或第三实施例中MOSFET的结构及制造方法来获得。
同时，在上述实施例中，除非特别指出为耗尽型外产品都为增强型。同样，在表示各生产过程的截面图中，为了制图略去了一些斜边。
虽然已经对本发明的一些具体实施例进行完整清楚的描述，所附权利要求不限于此，对本领域技术人员所作的各种修改及变更都在本发明范围之内。

Claims (43)

1、一种制造半导体集成电路器件的方法，其用于在共用SOI基片上形成P-沟道MOS场效应晶体管及n-沟道MOS场效应晶体管，共用基片为具有第一硅层、绝缘膜及第二硅层的层状结构；
其特征在于从通过绝缘隔离将作为所述第二硅层的SOI层分割为多个有源区到形成至少一个栅电极的步骤执行与MOS场效应晶体管的导电类型无关，其中所述栅电极是通过所述多个有源区的每个表面上的栅绝缘膜来设置。
2、根据权利要求1所述的制造半导体集成电路器件的方法，其特征在于：
所述栅电极是在将用于控制MOS场效应晶体管的导电类型的第一杂质掺杂进SOI层后形成的。
3、根据权利要求1所述的制造半导体集成电路器件的方法，其特征在于：
所述栅电极是在有源区下的所述第一硅层内形成具有高杂质浓度的阱后形成的。
4、根据权利要求2所述的制造半导体集成电路器件的方法，其特征在于：
所述栅电极是在有源区下的所述第一硅层内形成具有高杂质浓度的阱后形成的。
5、根据权利要求2所述的制造半导体集成电路器件的方法，其特征在于：
在形成所述栅电极后，在所选的其中一个所述栅电极的两侧面上的有极区内形成漏极区的第二导电型源极区和第二导电型漏极区，及在另一个所述栅电极的两侧面上的有源区内形成第一导电型漏极区及第一导电型漏极区。
6、根据权利要求3所述的制造半导体集成电路器件的方法，其特征在于：
在形成所述栅电极后，在所选的其中一个所述栅电极的两侧面上的有极区内形成漏极区的第二导电型源极区和第二导电型漏极区，及在另一个所述栅电极的两侧面上的有源区内形成第一导电型漏极区及第一导电型漏极区。
7、根据权利要求4所述的制造半导体集成电路器件的方法，其特征在于：
在形成所述栅电极后，在所选的其中一个所述栅电极的两侧面上的有极区内形成漏极区的第二导电型源极区和第二导电型漏极区，及在另一个所述栅电极的两侧面上的有源区内形成第一导电型漏极区及第一导电型漏极区。
8、根据权利要求1所述的制造半导体集成电路器件的方法，其特征在于：
在形成所述栅电极后，在整个有源区内形成第二导电型漏极区及第二导电型源极区，然后在所选出的一个所述栅电极的两侧面上的有源区内形成的第二导电型漏极区及第二导电型源极区分别被转变为第一导电型漏极区及第一导电型源极区。
9、根据权利要求2所述的制造半导体集成电路器件的方法，其特征在于：
在形成所述栅电极后，在整个有源区内形成第二导电型漏极区及第二导电型源极区，然后在所选出的一个所述栅电极的两侧面上的有源区内形成的第二导电型漏极区及第二导电型源极区分别被转变为第一导电型漏极区及第一导电型源极区。
10、根据权利要求3所述的制造半导体集成电路器件的方法，其特征在于：
在形成所述栅电极后，在整个有源区内形成第二导电型漏极区及第二导电型源极区，然后在所选出的一个所述栅电极的两侧面上的有源区内形成的第二导电型漏极区及第二导电型源极区分别被转变为第一导电型漏极区及第一导电型源极区。
11、根据权利要求4所述的制造半导体集成电路器件的方法，其特征在于：
在形成所述栅电极后，在整个有源区内形成第二导电型漏极区及第二导电型源极区，然后在所选出的一个所述栅电极的两侧面上的有源区内形成的第二导电型漏极区及第二导电型源极区分别被转变为第一导电型漏极区及第一导电型源极区。
12、根据权利要求8所述的制造半导体集成电路器件的方法，其特征在于：
所述栅电极形成为栅绝缘膜上的第二导电型硅膜，且所述从第二导电型源极区及第二导电型漏极区转变为第一导电型源极区及第一导电型漏极区的步骤是在这样的条件下进行的，即所述第二导电型硅膜的导电类型不变。
13、根据权利要求9所述的制造半导体集成电路器件的方法，其特征在于：
所述栅电极形成为栅绝缘膜上的第二导电型硅膜，且所述从第二导电型源极区及第二导电型漏极区转变为第一导电型源极区及第一导电型漏极区的步骤是在这样的条件下进行的，即所述第二导电型硅膜的导电类型不变。
14、根据权利要求10所述的制造半导体集成电路器件的方法，其特征在于：
所述栅电极形成为栅绝缘膜上的第二导电型硅膜，且所述从第二导电型源极区及第二导电型漏极区转变为第一导电型源极区及第一导电型漏极区的步骤是在这样的条件下进行的，即所述第二导电型硅膜的导电类型不变。
15、根据权利要求11所述的制造半导体集成电路器件的方法，其特征在于：
所述栅电极形成为栅绝缘膜上的第二导电型硅膜，且所述从第二导电型源极区及第二导电型漏极区转变为第一导电型源极区及第一导电型漏极区的步骤是在这样的条件下进行的，即所述第二导电型硅膜的导电类型不变。
16、根据权利要求1所述的制造半导体集成电路器件的方法，其特征在于：
通过将第二导电型的杂质注入位于第一导电型源极区与第一导电型漏极区间的SOI层内来调节沟道区的杂质浓度。
17、根据权利要求2所述的制造半导体集成电路器件的方法，其特征在于：
通过将第二导电型的杂质注入位于第一导电型源极区与第一导电型漏极区间的SOI层内来调节沟道区的杂质浓度。
18、根据权利要求3所述的制造半导体集成电路器件的方法，其特征在于：
通过将第二导电型的杂质注入位于第一导电型源极区与第一导电型漏极区间的SOI层内来调节沟道区的杂质浓度。
19、根据权利要求5所述的制造半导体集成电路器件的方法，其特征在于：
通过将第二导电型的杂质注入位于第一导电型源极区与第一导电型漏极区间的SOI层内来调节沟道区的杂质浓度。
20、根据权利要求8所述的制造半导体集成电路器件的方法，其特征在于：
通过将第二导电型的杂质注入位于第一导电型源极区与第一导电型漏极区间的SOI层内来调节沟道区的杂质浓度。
21、根据权利要求12所述的制造半导体集成电路器件的方法，其特征在于：
通过将第二导电型的杂质注入位于第一导电型源极区与第一导电型漏极区间的SOI层内来调节沟道区的杂质浓度。
22、一种母片型半导体集成电路器件，其特征在于包含：
由设置在多个相邻有源区内的P沟道MOS场效应晶体管及/或n沟道MOS场效应晶体管构成的基本单元，所述基本单元形成在SOI基片上，该基片为具有第一硅层、绝缘膜及第二硅层的层状结构；
其中在所述有源区上的栅电极的结构是通用的，且所述母片型半导体集成电路器件具有不同种类的基本单元，这些基本单元具有P沟道场效应晶体管及/或n沟道场效应晶体管的不同组合。
23、一种制造半导体集成电路器件的方法，其特征在于包含如下步骤：
制备一个母基片，其是从通过绝缘隔离将作为第二硅层的SOI层分割成多对有源区到形成至少一个栅电极的步骤与MOS场效应晶体管的导电类型无关的制成的，该栅电极是通过所述多个有源区的每个表面上的栅绝缘膜设置而成的，及
根据用户所需要的电路定型所述母基片；
其中所述定型步骤如下进行，将P沟道MOS场效应晶体管及/或n沟道MOS场效应晶体管设置在所述一对有源区内形成不同种类的基本单元，并对所选出的其中一个所述基本单元进行布线，其中所述的基本单元具有P沟道MOS场效应晶体管及/或n沟道MOS场效应晶体管的不同组合。
24、根据权利要求23所述的制造半导体集成电路器件的方法，其特征在于：
所述栅电极是在将用于控制MOS场效应晶体管的导电类型的第一杂质掺入SOI层后形成的。
25、根据权利要求23所述的制造半导体集成电路器件的方法，其特征在于：
所述栅电极是在有源区下的所述第一硅层内形成具有高杂质浓度的阱后形成的。
26、根据权利要求24所述的制造半导体集成电路器件的方法，其特征在于：
所述栅电极是在有源区下的所述第一硅层内形成具有高杂质浓度的阱后形成的。
27、根据权利要求24所述的制造半导体集成电路器件的方法，其特征在于：
在形成所述栅电极后，第二导电型源极区及第二导电型漏极区形成在所选出的一个所述栅电极的两侧面上的有源区内，及第一导电型源极区及第一导电型漏极区形成在另一个所述栅电极的两侧面上的有源区内。
28、根据权利要求25所述的制造半导体集成电路器件的方法，其特征在于：
在形成所述栅电极后，第二导电型源极区及第二导电型漏极区形成在所选出的一个所述栅电极的两侧面上的有源区内，及第一导电型源极区及第一导电型漏极区形成在另一个所述栅电极的两侧面上的有源区内。
29、根据权利要求26所述的制造半导体集成电路器件的方法，其特征在于：
在形成所述栅电极后，第二导电型源极区及第二导电型漏极区形成在所选出的一个所述栅电极的两侧面上的有源区内，及第一导电型源极区及第一导电型漏极区形成在另一个所述栅电极的两侧面上的有源区内。
30、根据权利要求23所述的制造半导体集成电路器件的方法，其特征在于：
在形成所述栅电极后，第二导电型源极区及第二导电型漏极区形成在整个有源区内，然后形成在所选出的一个所述栅电极的两侧面上的有源区内的第二导电型漏极区及第二导电型源极区被分别转变为第一导电型漏极区及第一导电型源极区。
31、根据权利要求24所述的制造半导体集成电路器件的方法，其特征在于：
在形成所述栅电极后，第二导电型源极区及第二导电型漏极区形成在整个有源区内，然后形成在所选出的一个所述栅电极的两侧面上的有源区内的第二导电型漏极区及第二导电型源极区被分别转变为第一导电型漏极区及第一导电型源极区。
32、根据权利要求25所述的制造半导体集成电路器件的方法，其特征在于：
在形成所述栅电极后，第二导电型源极区及第二导电型漏极区形成在整个有源区内，然后形成在所选出的一个所述栅电极的两侧面上的有源区内的第二导电型漏极区及第二导电型源极区被分别转变为第一导电型漏极区及第一导电型源极区。
33、根据权利要求26所述的制造半导体集成电路器件的方法，其特征在于：
在形成所述栅电极后，第二导电型源极区及第二导电型漏极区形成在整个有源区内，然后形成在所选出的一个所述栅电极的两侧面上的有源区内的第二导电型漏极区及第二导电型源极区被分别转变为第一导电型漏极区及第一导电型源极区。
34、根据权利要求30所述的制造半导体集成电路器件的方法，其特征在于：
所述栅电极是作为第二导电型的硅膜形成在栅绝缘膜上，从第二导电型源极区及第二导电型漏极区向第一导电型漏极区及第一导电型源极区转变的步骤是在这样的条件下进行的，即：所述第二导电型硅膜的导电类型不变。
35、根据权利要求31所述的制造半导体集成电路器件的方法，其特征在于：
所述栅电极是作为第二导电型的硅膜形成在栅绝缘膜上，从第二导电型源极区及第二导电型漏极区向第一导电型漏极区及第一导电型源极区转变的步骤是在这样的条件下进行的，即：所述第二导电型硅膜的导电类型不变。
36、根据权利要求32所述的制造半导体集成电路器件的方法，其特征在于：
所述栅电极是作为第二导电型的硅膜形成在栅绝缘膜上，从第二导电型源极区及第二导电型漏极区向第一导电型漏极区及第一导电型源极区转变的步骤是在这样的条件下进行的，即：所述第二导电型硅膜的导电类型不变。
37、根据权利要求33所述的制造半导体集成电路器件的方法，其特征在于：
所述栅电极是作为第二导电型的硅膜形成在栅绝缘膜上，从第二导电型源极区及第二导电型漏极区向第一导电型漏极区及第一导电型源极区转变的步骤是在这样的条件下进行的，即：所述第二导电型硅膜的导电类型不变。
38、根据权利要求23所述的制造半导体集成电路器件的方法，其特征在于：
通过将第二导电型的杂质注入位于第一导电型源极区与第一导电型漏极区之间的SOI层来调节沟道区的杂质浓度。
39、根据权利要求24所述的制造半导体集成电路器件的方法，其特征在于：
通过将第二导电型的杂质注入位于第一导电型源极区与第一导电型漏极区之间的SOI层来调节沟道区的杂质浓度。
40、根据权利要求25所述的制造半导体集成电路器件的方法，其特征在于：
通过将第二导电型的杂质注入位于第一导电型源极区与第一导电型漏极区之间的SOI层来调节沟道区的杂质浓度。
41、根据权利要求27所述的制造半导体集成电路器件的方法，其特征在于：
通过将第二导电型的杂质注入位于第一导电型源极区与第一导电型漏极区之间的SOI层来调节沟道区的杂质浓度。
42、根据权利要求30所述的制造半导体集成电路器件的方法，其特征在于：
通过将第二导电型的杂质注入位于第一导电型源极区与第一导电型漏极区之间的SOI层来调节沟道区的杂质浓度。
43、根据权利要求34所述的制造半导体集成电路器件的方法，其特征在于：
通过将第二导电型的杂质注入位于第一导电型源极区与第一导电型漏极区之间的SOI层来调节沟道区的杂质浓度。
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