CN1348219A - 参考电压半导体 - Google Patents
参考电压半导体 Download PDFInfo
- Publication number
- CN1348219A CN1348219A CN01137955.3A CN01137955A CN1348219A CN 1348219 A CN1348219 A CN 1348219A CN 01137955 A CN01137955 A CN 01137955A CN 1348219 A CN1348219 A CN 1348219A
- Authority
- CN
- China
- Prior art keywords
- conductivity type
- mos transistor
- grid
- leakage
- depletion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims description 86
- 239000012535 impurity Substances 0.000 claims abstract description 22
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 74
- 229920005591 polysilicon Polymers 0.000 claims description 74
- 238000000034 method Methods 0.000 claims description 48
- 230000002708 enhancing effect Effects 0.000 claims description 46
- 239000003870 refractory metal Substances 0.000 claims description 26
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 26
- 238000004519 manufacturing process Methods 0.000 claims description 24
- 229910021332 silicide Inorganic materials 0.000 claims description 23
- 239000000758 substrate Substances 0.000 claims description 23
- 238000005229 chemical vapour deposition Methods 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 7
- 238000004544 sputter deposition Methods 0.000 claims description 7
- 238000002955 isolation Methods 0.000 claims description 5
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 claims description 4
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 claims description 4
- 239000010941 cobalt Substances 0.000 claims description 4
- 229910017052 cobalt Inorganic materials 0.000 claims description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 4
- 229910021344 molybdenum silicide Inorganic materials 0.000 claims description 4
- 229910021339 platinum silicide Inorganic materials 0.000 claims description 4
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 4
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 claims description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 3
- 238000010276 construction Methods 0.000 claims description 3
- 239000010936 titanium Substances 0.000 claims description 3
- 229910052719 titanium Inorganic materials 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 16
- 238000005530 etching Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 9
- 229910052785 arsenic Inorganic materials 0.000 description 8
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 8
- 230000007797 corrosion Effects 0.000 description 8
- 238000005260 corrosion Methods 0.000 description 8
- 238000001259 photo etching Methods 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/0883—Combination of depletion and enhancement field effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
随着温度变化具有小的输出电压变化的参考电压电路,并且提供了制造该参考电压电路的方法。在参考电压电路中,包含E型MOS和D型MOS作为其结构部件,E型MOS的栅的极性是阈晶体管的栅的极性相反的导电型,D型MOS的栅的极性是与晶体管一样的导电型,从而E型MOS和D型MOS都是掩埋沟道型。此外,为了设定预定的阈值,对于E型MOS和D型MOS,反沟道掺杂的剂量基本上相同。这样,对于两个MOSs,可以使阈值电压和互导随温度变化的变化程度相同。因此能够提供一种参考电压电路,该参考电压电路随温度的变化,输出电压具有很小的变化。
Description
发明领域
本发明涉及半导体器件，包含如电压检测器(下文称为VD)的参考电压电路或电压调节器(下文称为VR)。
发明背景
图18是传统的半导体器件的参考电压电路的截面示意图，图4是参考电压电路的电路图。不考虑施加到高压供电端的电压，参考电压电路是相对于低压供电端的电势总是从输出端输出恒定电压的电路。
参考电压电路由增强型(下文称为E型)N沟道MOS(下文称为NMOS)和与之串联连接的耗尽型(下文称为D型)NMOS。在E型NMOS中。栅和漏彼此短路，源连接到低压供电端。在D型NMOS中，源和栅彼此连接，漏连接到高压供电端。E型NMOS的漏与D型NMOS的源彼此连接，并在这里提供输出端。
在上述传统半导体器件的参考电压电路中，由于容易制造和稳定性，采用N+多晶硅作为如图18所示E型NMOS和D型NMOS的栅极的极性。在这种情况下，基于栅和阱之间的工作关系，E型是表面沟道，D型是掩埋沟道。作为参考电压的重要特性，给出了输出电压随温度的微小变化。然而，在表面沟道和掩埋沟道之间，MOS的阈值电压和互导随温度的变化程度大大地不同。结果存在一个问题就是很难使输出电压随温度的变化更小。
发明目的
鉴于上述原因完成了本发明，因此本发明的目的是提供一种参考电压电路及其制造方法，输出电压随温度变化具有小的波动。
发明方案概述
为了解决上述问题，本发明采用下列手段。
(1)提供一种半导体器件，包括参考电压电路，其中一种导电型的增强MOS晶体管的栅和漏短路，一种导电型的耗尽MOS晶体管的栅和源短路，一种导电型的增强MOS晶体管的栅和漏与一种导电型的耗尽MOS晶体管的的栅和源连接，用此连接点作为输出节点，其特征在于，一种导电型的增强MOS晶体管的栅极的极性是相反的导电型，一种导电型的耗尽MOS晶体管的栅极的极性是一种导电型。
(2)提供一种半导体器件，包括参考电压电路，其中一种导电型的增强MOS晶体管的栅和漏短路，一种导电型的耗尽MOS晶体管的栅和源短路，一种导电型的增强MOS晶体管的源与一种导电型的耗尽MOS晶体管的漏连接，采用此连接点作为输出节点，其特征在于，一种导电型的增强MOS晶体管的栅极的极性是相反的导电型，一种导电型的耗尽MOS晶体管的栅极的极性是一种导电型。
(3)提供一种半导体器件，包括参考电压电路，其中一种导电型的增强MOS晶体管的栅和漏短路，一种导电型的耗尽MOS晶体管的栅与一种导电型的增强MOS晶体管的源短路，一种导电型的增强MOS晶体管的栅和漏与一种导电型的耗尽MOS晶体管的源连接，用此连接点作为输出节点，其特征在于，一种导电型的增强MOS晶体管的栅极的极性是相反的导电型，一种导电型的耗尽MOS晶体管的栅极的极性是一种导电型。
(4)提供一种半导体器件，包括参考电压电路，其中一种导电型的耗尽MOS晶体管的栅和源短路，相反导电型的第一增强MOS晶体管的源与电源连接，一种导电型的耗尽MOS晶体管的漏与相反导电型的第一增强MOS晶体管的漏和栅连接，相反导电型的第二增强MOS晶体管的源与电源连接，栅通常与相反导电型的第一增强MOS晶体管连接，一种导电型的增强MOS晶体管的栅和漏短路，相反导电型的第二增强MOS晶体管的漏与一种导电型的增强MOS晶体管的栅和漏连接，采用此连接点作为输出节点，其特征在于，一种导电型的增强MOS晶体管的栅极的极性是相反的导电型，一种导电型的耗尽MOS晶体管的栅极的极性是一种导电型。
(5)提供一种半导体器件，包括参考电压电路，其中一种导电型的第一耗尽MOS晶体管的栅和源短路，一种导电型的第二耗尽MOS晶体管的栅和源短路，一种导电型的第一耗尽MOS晶体管的漏与一种导电型的第二耗尽MOS晶体管的栅和源连接，一种导电型的第二耗尽MOS晶体管的漏与电源连接，一种导电型的增强MOS晶体管的栅和漏短路，一种导电型的第一耗尽MOS晶体管的源与一种导电型的增强MOS晶体管连接，采用其连接点作为输出节点，其特征在于，一种导电型的增强MOS晶体管的栅极的极性是相反的导电型，一种导电型的第一耗尽MOS晶体管和一种导电型的第二耗尽MOS晶体管的栅极的极性是一种导电型。
(6)提供一种半导体器件，包括参考电压电路，其中一种导电型的增强MOS晶体管的栅和漏短路，一种导电型的第一耗尽MOS晶体管的栅与一种导电型的增强MOS晶体管的源短路，一种导电型的增强MOS晶体管的栅和漏与一种导电型的第一耗尽MOS晶体管的源连接，一种导电型的第一耗尽MOS晶体管的漏与一种导电型的第二耗尽MOS晶体管的栅和源连接，一种导电型的第二耗尽MOS晶体管的栅和源短路，一种导电型的第二耗尽MOS晶体管的漏与电源连接，采用一种导电型的增强MOS晶体管的漏和一种导电型的第一耗尽MOS晶体管的源的连接点作为输出节点，其特征在于，一种导电型的增强MOS晶体管的栅极的极性是相反导电型，一种导电型的第一耗尽MOS晶体管和一种导电型的第二耗尽MOS晶体管的栅极的极性是一种导电型。
(7)提供一种半导体器件，其特征在于，一种导电型的增强MOS晶体管和一种导电型的耗尽MOS晶体管的栅由多晶硅形成。
(8)提供一种半导体器件，其特征在于，一种导电型的增强MOS晶体管和一种导电型的耗尽MOS晶体管的栅由多晶硅和高熔点金属硅化物的层叠结构形成。
(9)提供一种半导体器件，其特征在于，相反导电型的第一增强MOS晶体管和相反导电型的第二增强MOS晶体管的栅极的极性是相反导电型。
(10)提供一种半导体器件的制造方法，其特征在于包括以下步骤：
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
为了控制阈值，将杂质掺杂进半导体衬底；
在半导体衬底上形成多晶硅膜；
在多晶硅膜中，有选择地形成一种导电型的高浓度区；
在多晶硅膜中，有选择地形成相反导电型的高浓度区；
在多晶硅膜上形成绝缘膜；
构图该绝缘膜和多晶硅膜，形成栅极；和
形成将作为MOS晶体管的源和漏的区。
(11)提供一种半导体器件的制造方法，其特征在于包括以下步骤：
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
为了控制阈值，将杂质掺杂进半导体衬底；
在半导体衬底上形成多晶硅膜；
在多晶硅膜中，有选择地形成一种导电型的高浓度区；
在多晶硅膜中，有选择地形成相反导电型的高浓度区；
在多晶硅膜上形成高熔点金属硅化物；
在高熔点金属硅化物上形成绝缘膜；
构图该绝缘膜、高熔点金属硅化物和多晶硅膜，形成栅极；和
形成将作为MOS晶体管的源和漏的区。
(12)提供一种半导体器件的制造方法，其特征在于，通过离子注入法进行用于阈值控制的杂质掺杂步骤，杂质具有与MOS晶体管一样的导电型。
(13)提供一种半导体器件的制造方法，其特征在于，绝缘膜是通过化学汽相淀积法或热氧化法形成的氧化硅膜，该绝缘膜的厚度在1000-2000的范围内。
(14)提供一种半导体器件的制造方法，其特征在于，绝缘膜是通过化学汽相淀积法形成的氮化硅膜，该绝缘膜的厚度在1000-2000的范围内。
(15)提供一种半导体器件的制造方法，其特征在于，高熔点金属硅化物是硅化钼、硅化钨、硅化钛和硅化铂之一，并且通过化学汽相淀积法或溅射法形成。
(16)提供一种半导体器件的制造方法，其特征在于，高熔点金属硅化物是这样一种物质，在这种物质中使通过溅射法形成在多晶硅上的钴或钛硅化。
附图简述
在附图中：
图1是根据本发明的半导体器件，显示参考电压电路实施例的截面示意图；
图2是根据本发明的半导体器件，显示参考电压电路实施例的截面示意图；
图3显示了根据半导体器件的正VR电路；
图4显示了根据半导体器件的参考电压电路的例子；
图5显示了根据半导体器件的参考电压电路的例子；
图6显示了根据半导体器件的参考电压电路的例子；
图7显示了根据半导体器件的参考电压电路的例子；
图8显示了根据半导体器件的参考电压电路的例子；
图9显示了根据半导体器件的参考电压电路的例子；
图10是根据本发明的实施例，显示半导体器件制造方法的截面示意图；
图11是根据本发明的实施例，显示半导体器件制造方法的截面示意图；
图12是根据本发明的实施例，显示半导体器件制造方法的截面示意图；
图13是根据本发明的实施例，显示半导体器件制造方法的截面示意图；
图14是根据本发明的实施例，显示半导体器件制造方法的截面示意图；
图15是根据本发明的实施例，显示半导体器件制造方法的截面示意图；
图16是根据本发明的实施例，显示半导体器件制造方法的截面示意图；
图17是根据本发明的实施例，显示半导体器件的截面示意图；
图18是传统半导体器件的参考电压电路的截面示意图。
优选实施方案详细描述
参考附图描述本发明的实施例。
图1是截面示意图，显示了根据本发明的参考电压电路的第一实施例，用于如图3所示的半导体器件的正VR电路。在本实施例中，展示有图4中的参考电压电路的例子，该参考电压电路由串联连接的E型NMOS和D型NMOS构成。
采用N型半导体衬底101，为了避免反馈偏压效应，分别在P型阱102和103中设置E型NMOS116和D型NMOS117。这些MOS分别由源106和108、漏107和109以及栅氧化物膜104构成。E型NMOS的栅极由P+多晶硅110形成，D型NMOS的栅极由N+多晶硅111形成。
通过图中未示出的布线金属，E型NMOS的漏107和形成栅的P+多晶硅110彼此短路，此外，E型NMOS的源106与低压供电端113连接，在本实施例中，所述低压供电端是地线。
通过图中未示出的布线金属，D型NMOS的源108和形成栅的N+多晶硅111彼此短路，D型NMOS的漏109与高压供电端115连接。
在本发明中，P+多晶硅用于E型NMOS的栅，N+多晶硅用于D型NMOS的栅。如果根本没有通过离子注入法进行所谓的沟道掺杂来将阈值电压设定为预定的值，尽管与栅氧化物膜的厚度或P阱浓度有关，其栅为N+型的NMOS的阈值电压为0V至0.2V，而其栅为P+型的NMOS的阈值电压为1.0V或更高。
在很多情况下，采用阈值电压大约为0.7V的E型NMOS。为了设定为这个阈值电压，在利用P型栅的NMOS中，通过沟道掺杂法将反掺杂剂例如磷或砷引入半导体。这样，MOS晶体管的沟道形成在具有最低浓度的部分中，E型NMOS是掩埋沟道型。
此外，通常采用阈值电压大约为-0.3V的D型NMOS。为了设定为这个阈值电压，沟道掺杂反掺杂剂，例如磷或砷。这样，D型NMOS也是掩埋沟道型。
因此，通过对于E型NMOS采用P型栅，对于D型NMOS采用N型栅，两种NMOSs都是掩埋沟道型。此外，如果不进行沟道掺杂，两种NMOS的阈值差基本上相同，E型NMOS的预定阈值为10.V至0.7V，D型NMOS的预定阈值为0.0V至-0.3V。这样，对于两种NMOSs，在制造方法中，掺杂到沟道的杂质剂量基本相同。结果，对于掩埋沟道型的E型和D型NMOSs，沟道形状也基本上相同。
如上所述，与D型NMOS是掩埋沟道型、E型NMOS是表面沟道型的传统结构相比，E型NMOS和D型NMOS都是掩埋沟道型MOS晶体管，具有基本上相同的沟道形状。这样，可以使各个MOSs的阈值电压和互导温度变化程度一样。结果，可以使参考电压电路的温度特性平坦。
由于沟道形状完全一样，当利用相同的掩模，同时进行E型NMOS和D型NMOS的反沟道掺杂，上述效果更明显。
图2是截面示意图，显示了根据本发明半导体器件的参考电压电路的第二实施例。
为了得到栅极的低电阻，栅采用所谓的多晶硅-难熔金属硅化物结构，即如硅化钼、硅化钨、硅化钛、硅化铂或硅化钴的高熔点金属硅化物和多晶硅的叠层结构。
栅极的下层多晶硅在E型NMOS中是P+型，在D型NMOS中是N+型。从而得到如图1所示的具有平坦温度特性的参考电压电路。此外，由于栅极的电阻降低，可以实现图2所示的实施例中的、在高速方面具有更高性能的集成电路。
除了图4中的参考电压电路，通过将本发明应用于给图5中的高压供电端输出恒定电压的参考电压电路、图6中适用于低压输出的参考电压电路和图7中的参考电压电路，图7中的参考电压电路用于在采用P型半导体衬底的情况下避免反馈偏压效应。
在图7的电路例子中，用E型PMOS作为负载元件。与E型NMOS的栅极一样，设定此PMOS的栅极为P+型，从而PMOS是表面沟道型。这样，即使与掩埋沟道型相比，阈值设得更低，也可以抑制PMOS的漏电流。因此，能够提供具有低压工作和低功耗特性的参考电压电路。
此外，根据本发明，在用于稳定输出参考电压的电路中，该电路没有受到叠加在图8和9中的高压供电端的噪声的影响，通过使E型NMOS的栅极性为P型，两个D型NMOSs的栅极性为N型，可以得到相同的效果。
利用如上所述E型NMOS和D型NMOS描述了本发明的实施例。然而，与NMOS的实施例一样，通过采用包括N+栅的E型PMOS和包括P+栅的D型PMOS，可以实现具有令人满意的温度特性的参考电压电路，E型PMOS和D型PMOS在极性方面与E型NMOS和D型NMOS相反。
在本发明的实施例模型中，采用避免反馈偏压效应的结构来描述。然而，不言而喻，在对其施加E型MOS晶体管和D型MOS晶体管的公用(common)反馈偏压的参考电压电路中也可以实现具有平坦温度特性的参考电压电路。
然后，参考附图描述根据本发明第一实施例的半导体器件的制造方法。
在图10中，在N型半导体衬底101中形成P阱102和103之后，通过所谓的LOCOS法形成作为元件隔离区的场绝缘膜105，通过离子注入法，对E型和D型NMOSs有选择地将杂质掺杂到沟道区，用于阈值控制。此后，例如通过在电炉中热氧化，形成栅绝缘膜104，然后在其上淀积多晶硅129。
在本实施例中，显示了利用N型半导体衬底的P阱结构。然而，考虑衬底价格和从用户需求的反应来看，在使Vss端具有与安装接头一样的电势的情况下，可以采用P型半导体衬底。也是在上述情况下，根据本发明的参考电压电路，可以得到与图10中的N型半导体衬底P阱法的情况一样的温度特性的效果。
通过如上所述的离子注入法，进行沟道区的杂质掺杂，用于阈值控制。然而，关于栅极的导电型，P+多晶硅形成E型NMOS的栅极，N+多晶硅形成D型NMOS的栅极，如后面所述。这样，关于E型NMOS和D型NMOS，采用如磷或砷的施主杂质作为掺杂剂。
E型NMOS和D型NMOS都是掩埋沟道型。由于当杂质分布接近于表面时，阈值电压的波动更小，因此通常采用具有小扩散系数的砷。
此外，如上所述，通过离子注入法，对E型NMOS和D型NMOS有选择地进行沟道区的杂质掺杂，用于阈值控制。然而，可以根据阈值电压通过相同的工艺同时形成两种类型的NMOSs。
杂质的剂量依赖于预定阈值的值，但在1011原子/cm2至1012原子/cm2的范围内。
通常在减压条件下，利用化学汽相淀积法(以下称为CVD)，通过分解硅烷气体，一般在氧化物膜上淀积多晶硅。厚度在2000至6000的范围内。
然后，如图11所示，构图光致抗蚀剂130，以便通过光刻法打开要成为D型NMOS的部分。然后，通过离子注入法有选择地将作为施主杂质的磷或砷引入多晶硅，以便形成N+多晶硅区131。
通常在浓度为1×1019原子/cm3或更高和剂量为1×1015原子/cm2或更高的条件下进行离子注入。
下一步，剥离光致抗蚀剂之后，如图12所示，构图光致抗蚀剂130，以便通过光刻方法打开要成为E型MOS的P+栅极的部分。然后，通过离子注入法有选择地将受主杂质BF2引入多晶硅，以形成P+多晶硅区132。
既然最好尽可能使栅极和布线的电阻更低，因此在浓度为1×1019原子/cm3或更高和剂量为1×1015原子/cm2或更高的条件下进行离子注入。
值得注意的是不一定必须采用图11和12的步骤顺序。也可以通过互换图11和图12的步骤来形成N+多晶硅区和P+多晶硅区。
下一步，如图13所示，通过CVD法或热氧化法在多晶硅上形成绝缘膜112。在电炉中，根据情况利用如氮或氩的惰性气体气氛进行热处理。
当在后面以自对准方式形成NMOS的源和漏时，提供的绝缘膜112作为掩模，用于防止施主掺杂剂进入P+栅极。为了使所说绝缘膜起掩模的作用，在NMOS的源和漏形成时，离子注入的加速能量低于100kev。这样，即使考虑离子的最大范围，1000至2000的厚度也足以形成保护。采用氧化物膜或氮化物膜作为绝缘膜的材料。
下一步，如图14所示，通过光刻法和蚀刻构图绝缘膜和多晶硅，以形成栅极。
通过两种方法来形成。一种方法是在通过光刻法构图光致抗蚀剂之后，利用此光致抗蚀剂作为掩模蚀刻绝缘膜，然后，在光致抗蚀剂保留的同时蚀刻多晶硅，此后，除去光致抗蚀剂。另一种方法是在通过光刻法构图光致抗蚀剂之后，利用此光致抗蚀剂作为掩模蚀刻绝缘膜，然后剥离光致抗蚀剂，此后，利用绝缘膜作为掩模蚀刻多晶硅。
由于需要精确度，采用各向异性干蚀来处理栅极。在蚀刻中，用光致抗蚀剂，通过产品的侧壁防护膜的作用实现各向异性蚀刻，这样，一般来说，在保留光致抗蚀剂的同时干蚀多晶硅。
如果绝缘膜是氧化物膜，可以通过湿蚀或干蚀进行处理。然而，干蚀在精度方面更好一些。此外，如果绝缘膜是氮化物膜，用光致抗蚀剂作为掩模的构图没有合适的湿蚀剂，这样，将蚀刻限定为干蚀。然而，在氮化物膜的情况下，由于干蚀的蚀刻速率与多晶硅的蚀刻速率几乎一样，这样，有一个好处是可以在一个蚀刻器中连续进行蚀刻。
然后，如图15所示，尽管图中未示出光致抗蚀剂本身，也同样构图光致抗蚀剂，以便通过光刻法打开要成为NMOS的部分。此后，通过离子注入法，以高浓度将如磷或砷的施主杂质引入P阱，以便形成NMOS的源106和108及漏107和109。
通常采用具有小扩散系数的砷作为杂质，用砷可以实现浅源和浅漏。为了使电阻尽可能的低，剂量为1×1015原子/cm2或更高，在这种情况下，浓度为1×1019原子/cm3或更高。
此外，由于在这种情况下在E型NMOS的栅极上提供绝缘膜，因此施主不进入E型NMOS的P+栅极。这样，不会改变工作性能。
在接着的步骤中，与制造MOS的普通工艺相同，形成布线金属。
如上所述，通过图10至15的步骤，得到了图1中根据本发明第一实施例的半导体器件的参考电压电路的结构。
在保留N+多晶硅上的绝缘膜的同时进行图10-15所示的步骤，所述N+多晶硅形成D型NMOS的栅极。然而，根据情况，在淀积绝缘膜之后，可以进行有选择地除去多晶硅上的绝缘膜的步骤，然后，可以进行后续步骤。
步骤的数量增加了，但在形成源和漏时，可以同时将施主掺杂剂引入N+多晶硅。这样，有一个优点是可以降低N+多晶硅的电阻值。
如果图2所示的栅极具有所谓的多晶硅．难熔金属硅化物结构，该结构是高熔点金属硅化物和多晶硅的叠层，在进行了直到图12的步骤之后，通过溅射法或CVD法在多晶硅上淀积高熔点金属硅化物。此外，通过CVD法在高熔点金属硅化物上淀积绝缘膜。然后，构图该绝缘膜、高熔点金属硅化物和多晶硅，以便形成图14的步骤中的栅极，以及进行图15的步骤。这样，就制造了半导体器件。
在这种情况下，多晶硅具有1000至4000的厚度，此厚度比多晶硅单层的情况薄。采用硅化钼、硅化钨、硅化钛或硅化铂作为高熔点金属硅化物。厚度在500至2500的范围内。尽管担心毁坏，但从高熔点金属硅化物和多晶硅的附着性能来看，通常还是采用溅射法来形成。高熔点金属硅化物可以使栅极和布线的表面电阻值显著降低，大约为几
至10
，由多晶硅单层制成的栅极和布线的表面电阻值大约为几十
。这样，提高了半导体产品的功能。
此外，高熔点金属硅化物可以按如下方式形成。即，通过溅射法在多晶硅上淀积高熔点金属硅化物，例如钴或钛，厚度大约为100至500。然后，例如通过快速热处理(RTP)，在大约600-7500℃对其进行几十秒至1分钟的热处理，从而在多晶硅上使高熔点金属硅化。
图16是根据本发明第三实施例的半导体器件的截面示意图。在E型NMOS的栅极由P+多晶硅110形成、D型NMOS的栅极由N+多晶硅111形成这一点上，第三实施例与图1和图2所示的本发明的实施例相同。然而，为了场松弛(field relaxation)，晶体管结构采用轻掺杂漏(LDD)结构，该结构具有低浓度扩散区133。
图16的结构是LDD结构，也是在栅长的精度和可靠性提高方面有利的结构。其它方面与图1和2中作为本发明基础的栅极的极性的结构相同。这样，参考电压电路的温度特性的效果相同。
在进行了图10-14的步骤之后，通过通常的LDD形成工艺，可以实现图16所示的结构。然而，在形成侧隔离层134之后，需要留下在多晶硅栅上提供的绝缘膜112。这样，对于绝缘膜来说，必须采用相对于侧隔离层材料具有蚀刻选择比的材料。由于通常采用氧化物膜作为侧隔离层，在这种情况下，采用氮化物膜作为多晶硅上的绝缘膜。
图17是根据本发明第四实施例的半导体器件的截面示意图。在E型NMOS的栅和D型NMOS的栅分别由P+多晶硅110和N+多晶硅111形成这一点上，与图1和图2所示的本发明的实施例相同。然而为了场松弛，晶体管结构采用所谓的漏扩展结构，该结构具有低浓度扩散区133。与图16的LDD结构一样，此结构的目的也是为了得到栅长的精度和可靠性的提高。此漏扩展结构适用于不将低浓度扩散层设置在源侧的结构，该结构在寄生电阻方面是有利的。其它方面与图1和2中作为本发明基础的栅极的极性的结构相同。这样，参考电压电路的温度特性的效果是一样的。
图17的结构可以按如下的方式实现。即在进行了图10-12的步骤之后，在不进行图13的步骤的情况下，采用通常的光刻法和离子注入法，有选择地形成低浓度扩散区133、源和漏。
图17的结构与图1、图2和图16中结构的不同点在于，不在多晶硅栅上设置绝缘膜。这是因为在以高浓度形成源和漏时，在光致抗蚀剂覆盖P+多晶硅110的同时进行离子注入。在形成低浓度区时，将施主杂质引入P+多晶硅110。然而施主杂质对P+多晶硅的浓度没有影响，即对工作功能没有影响，这是由于浓度的数量级降低了2-3位。
图16和17中的栅极由多晶硅单层形成。然而当然可以采用图2所示的多晶硅-难熔金属硅化物结构。
如上所述，在本发明中，在包含E型MOS和D型MOS作为其构成部件的参考电压电路中，E型MOS的栅的极性是与晶体管的栅的极性相反的导电型，D型MOS的栅的极性是与晶体管一样的导电型，从而E型MOS和D型MOS都是掩埋沟道型。此外，为了设定预定的阈值，对于E型MOS和D型MOS，反沟道掺杂的剂量基本上相同。这样，对于两个MOSs，可以使阈值电压和互导随温度变化的变化程度相同。因此能够提供一种参考电压电路，该参考电压电路随温度的变化，输出电压具有很小的变化。
Claims (16)
1.一种半导体器件，包括参考电压电路，其中一种导电型的增强MOS晶体管的栅和漏短路，一种导电型的耗尽MOS晶体管的栅和源短路，一种导电型的增强MOS晶体管的栅和漏与一种导电型的耗尽MOS晶体管的的栅和源连接，用此连接点作为输出节点，其特征在于，一种导电型的增强MOS晶体管的栅极的极性是相反的导电型，一种导电型的耗尽MOS晶体管的栅极的极性是一种导电型。
2.一种半导体器件，包括参考电压电路，其中一种导电型的增强MOS晶体管的栅和漏短路，一种导电型的耗尽MOS晶体管的栅和源短路，一种导电型的增强MOS晶体管的源与一种导电型的耗尽MOS晶体管的漏连接，采用此连接点作为输出节点，其特征在于，一种导电型的增强MOS晶体管的栅极的极性是相反的导电型，一种导电型的耗尽MOS晶体管的栅极的极性是一种导电型。
3.一种半导体器件，包括参考电压电路，其中一种导电型的增强MOS晶体管的栅和漏短路，一种导电型的耗尽MOS晶体管的栅与一种导电型的增强MOS晶体管的源短路，一种导电型的增强MOS晶体管的栅和漏与一种导电型的耗尽MOS晶体管的源连接，用此连接点作为输出节点，其特征在于，一种导电型的增强MOS晶体管的栅极的极性是相反的导电型，一种导电型的耗尽MOS晶体管的栅极的极性是一种导电型。
4.一种半导体器件，包括参考电压电路，其中一种导电型的耗尽MOS晶体管的栅和源短路，相反导电型的第一增强MOS晶体管的源与电源连接，一种导电型的耗尽MOS晶体管的漏与相反导电型的第一增强MOS晶体管的漏和栅连接，相反导电型的第二增强MOS晶体管的源与电源连接，栅通常与相反导电型的第一增强MOS晶体管连接，一种导电型的增强MOS晶体管的栅和漏短路，相反导电型的第二增强MOS晶体管的漏与一种导电型的增强MOS晶体管的栅和漏连接，采用此连接点作为输出节点，其特征在于，一种导电型的增强MOS晶体管的栅极的极性是相反的导电型，一种导电型的耗尽MOS晶体管的栅极的极性是一种导电型。
5.一种半导体器件，包括参考电压电路，其中一种导电型的第一耗尽MOS晶体管的栅和源短路，一种导电型的第二耗尽MOS晶体管的栅和源短路，一种导电型的第一耗尽MOS晶体管的漏与一种导电型的第二耗尽MOS晶体管的栅和源连接，一种导电型的第二耗尽MOS晶体管的漏与电源连接，一种导电型的增强MOS晶体管的栅和漏短路，一种导电型的第一耗尽MOS晶体管的源与一种导电型的增强MOS晶体管连接，采用其连接点作为输出节点，其特征在于，一种导电型的增强MOS晶体管的栅极的极性是相反的导电型，一种导电型的第一耗尽MOS晶体管和一种导电型的第二耗尽MOS晶体管的栅极的极性是一种导电型。
6.一种半导体器件，包括参考电压电路，其中一种导电型的增强MOS晶体管的栅和漏短路，一种导电型的第一耗尽MOS晶体管的栅与一种导电型的增强MOS晶体管的源短路，一种导电型的增强MOS晶体管的栅和漏与一种导电型的第一耗尽MOS晶体管的源连接，一种导电型的第一耗尽MOS晶体管的漏与一种导电型的第二耗尽MOS晶体管的栅和源连接，一种导电型的第二耗尽MOS晶体管的栅和源短路，一种导电型的第二耗尽MOS晶体管的漏与电源连接，采用一种导电型的增强MOS晶体管的漏和一种导电型的第一耗尽MOS晶体管的源的连接点作为输出节点，其特征在于，一种导电型的增强MOS晶体管的栅极的极性是相反导电型，一种导电型的第一耗尽MOS晶体管和一种导电型的第二耗尽MOS晶体管的栅极的极性是一种导电型。
7.根据权利要求1的半导体器件，其特征在于，一种导电型的增强MOS晶体管的栅和一种导电型的耗尽MOS晶体管的栅由多晶硅形成。
8.根据权利要求1的半导体器件，其特征在于，一种导电型的增强MOS晶体管的栅和一种导电型的耗尽MOS晶体管的栅由多晶硅和高熔点金属硅化物的层叠结构形成。
9.根据权利要求4的半导体器件，其特征在于，相反导电型的第一增强MOS晶体管和相反导电型的第二增强MOS晶体管的栅极的极性是相反导电型。
10.一种半导体器件的制造方法，包括以下步骤：
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
为了控制阈值，将杂质掺杂进半导体衬底；
在半导体衬底上形成多晶硅膜；
在多晶硅膜中，有选择地形成一种导电型的高浓度区；
在多晶硅膜中，有选择地形成相反导电型的高浓度区；
在多晶硅膜上形成绝缘膜；
构图该绝缘膜和多晶硅膜，形成栅极；和
形成将作为MOS晶体管的源和漏的区。
11.一种半导体器件的制造方法，包括以下步骤：
在半导体衬底上形成元件隔离区；
在半导体衬底上形成栅绝缘膜；
为了控制阈值，将杂质掺杂进半导体衬底；
在半导体衬底上形成多晶硅膜；
在多晶硅膜中，有选择地形成一种导电型的高浓度区；
在多晶硅膜中，有选择地形成相反导电型的高浓度区；
在多晶硅膜上形成高熔点金属硅化物；
在高熔点金属硅化物上形成绝缘膜；
构图该绝缘膜、高熔点金属硅化物和多晶硅膜，形成栅极；和
形成将作为MOS晶体管的源和漏的区。
12.根据权利要求10的半导体器件的制造方法，其特征在于，通过离子注入法进行用于阈值控制的杂质掺杂步骤，杂质具有与MOS晶体管一样的导电型。
13.根据权利要求10的半导体器件的制造方法，其特征在于，绝缘膜是通过化学汽相淀积法或热氧化法形成的氧化硅膜，该绝缘膜的厚度在1000-2000的范围内。
14.根据权利要求10的半导体器件的制造方法，其特征在于，绝缘膜是通过化学汽相淀积法形成的氮化硅膜，该绝缘膜的厚度在1000-2000的范围内。
15.根据权利要求10的半导体器件的制造方法，其特征在于，高熔点金属硅化物是硅化钼、硅化钨、硅化钛和硅化铂之一，并且通过化学汽相淀积法或溅射法形成。
16.根据权利要求10的半导体器件的制造方法，其特征在于，高熔点金属硅化物是这样一种物质，在这种物质中使通过溅射法形成在多晶硅上的钴或钛硅化。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000283201 | 2000-09-19 | ||
| JP283201/00 | 2000-09-19 | ||
| JP2001278384A JP2002170886A (ja) | 2000-09-19 | 2001-09-13 | 基準電圧用半導体装置とその製造方法 |
| JP278384/01 | 2001-09-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1348219A true CN1348219A (zh) | 2002-05-08 |
| CN1280918C CN1280918C (zh) | 2006-10-18 |
Family
ID=26600202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN01137955.3A Expired - Lifetime CN1280918C (zh) | 2000-09-19 | 2001-09-19 | 参考电压半导体 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6653694B1 (zh) |
| JP (1) | JP2002170886A (zh) |
| CN (1) | CN1280918C (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102683393A (zh) * | 2011-03-13 | 2012-09-19 | 精工电子有限公司 | 半导体装置及基准电压生成电路 |
| CN103699164A (zh) * | 2012-09-27 | 2014-04-02 | 精工电子有限公司 | 半导体集成电路装置 |
| CN104571251A (zh) * | 2013-10-28 | 2015-04-29 | 精工电子有限公司 | 基准电压产生装置 |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002252289A (ja) * | 2001-02-27 | 2002-09-06 | Fuji Electric Co Ltd | 半導体集積回路装置およびその製造方法 |
| US7049667B2 (en) * | 2002-09-27 | 2006-05-23 | Hrl Laboratories, Llc | Conductive channel pseudo block process and circuit to inhibit reverse engineering |
| AU2003293540A1 (en) * | 2002-12-13 | 2004-07-09 | Raytheon Company | Integrated circuit modification using well implants |
| JP4713280B2 (ja) * | 2005-08-31 | 2011-06-29 | 株式会社リコー | 基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路 |
| JP4704860B2 (ja) * | 2005-08-31 | 2011-06-22 | 株式会社リコー | 基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路 |
| JP4847103B2 (ja) * | 2005-11-07 | 2011-12-28 | 株式会社リコー | ハーフバンドギャップリファレンス回路 |
| JP4868868B2 (ja) * | 2006-02-01 | 2012-02-01 | 株式会社リコー | 基準電圧発生回路 |
| US8168487B2 (en) | 2006-09-28 | 2012-05-01 | Hrl Laboratories, Llc | Programmable connection and isolation of active regions in an integrated circuit using ambiguous features to confuse a reverse engineer |
| JP4859754B2 (ja) * | 2007-05-28 | 2012-01-25 | 株式会社リコー | 基準電圧発生回路及び基準電圧発生回路を使用した定電圧回路 |
| JP5369413B2 (ja) | 2007-09-14 | 2013-12-18 | 富士電機株式会社 | 半導体装置 |
| US7808308B2 (en) * | 2009-02-17 | 2010-10-05 | United Microelectronics Corp. | Voltage generating apparatus |
| JP5306094B2 (ja) * | 2009-07-24 | 2013-10-02 | セイコーインスツル株式会社 | 基準電圧回路及び電子機器 |
| JP2011204929A (ja) * | 2010-03-25 | 2011-10-13 | Toshiba Corp | 不揮発性記憶装置およびその製造方法 |
| JP5919520B2 (ja) * | 2012-02-24 | 2016-05-18 | パナソニックＩｐマネジメント株式会社 | 基準電圧源回路 |
| JP5594407B2 (ja) * | 2013-07-24 | 2014-09-24 | 富士電機株式会社 | 半導体装置 |
| US11145648B2 (en) | 2017-03-31 | 2021-10-12 | Intel Corporation | Enhancement/depletion device pairs and methods of producing the same |
| US11695011B2 (en) * | 2018-05-02 | 2023-07-04 | Nanyang Technological University | Integrated circuit layout cell, integrated circuit layout arrangement, and methods of forming the same |
| US10637472B1 (en) * | 2019-05-21 | 2020-04-28 | Advanced Micro Devices, Inc. | Reference voltage generation for current mode logic |
| US10782723B1 (en) | 2019-11-01 | 2020-09-22 | Analog Devices International Unlimited Company | Reference generator using fet devices with different gate work functions |
| CN112563139A (zh) * | 2020-11-17 | 2021-03-26 | 深圳宝铭微电子有限公司 | 一种mos管的sgt制造工艺 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61265829A (ja) * | 1985-05-20 | 1986-11-25 | Fujitsu Ltd | 半導体集積回路 |
| US5612557A (en) * | 1986-10-27 | 1997-03-18 | Seiko Epson Corporation | Semiconductor device having an inter-layer insulating film disposed between two wiring layers |
| JPH05235353A (ja) * | 1992-02-21 | 1993-09-10 | Seiko Epson Corp | アクティブマトリックス基板とその製造方法 |
| US5318855A (en) * | 1992-08-25 | 1994-06-07 | International Business Machines Corporation | Electronic assembly with flexible film cover for providing electrical and environmental protection |
| JP3174486B2 (ja) * | 1995-09-08 | 2001-06-11 | シャープ株式会社 | 太陽電池およびその製造方法 |
| JP3361221B2 (ja) * | 1995-12-12 | 2003-01-07 | シャープ株式会社 | Ａ／ｄ変換回路 |
| US5835387A (en) * | 1996-01-29 | 1998-11-10 | Yozan Inc. | Multiplication circuit |
| DE19638439C2 (de) * | 1996-09-19 | 2000-06-15 | Siemens Ag | Durch Feldeffekt steuerbares, vertikales Halbleiterbauelement und Herstellungsverfahren |
| WO1998023554A1 (en) * | 1996-11-25 | 1998-06-04 | The Regents Of The University Of Michigan | IN-SITU TOUGHENED ALPHA PRIME-SiAlON-BASED CERAMICS |
| JP2953425B2 (ja) * | 1997-03-31 | 1999-09-27 | 日本電気株式会社 | 半導体装置の製造方法 |
-
2001
- 2001-09-13 JP JP2001278384A patent/JP2002170886A/ja not_active Withdrawn
- 2001-09-19 US US09/956,309 patent/US6653694B1/en not_active Expired - Lifetime
- 2001-09-19 CN CN01137955.3A patent/CN1280918C/zh not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102683393A (zh) * | 2011-03-13 | 2012-09-19 | 精工电子有限公司 | 半导体装置及基准电压生成电路 |
| CN103699164A (zh) * | 2012-09-27 | 2014-04-02 | 精工电子有限公司 | 半导体集成电路装置 |
| CN103699164B (zh) * | 2012-09-27 | 2018-04-06 | 精工半导体有限公司 | 半导体集成电路装置 |
| CN104571251A (zh) * | 2013-10-28 | 2015-04-29 | 精工电子有限公司 | 基准电压产生装置 |
| CN104571251B (zh) * | 2013-10-28 | 2017-10-20 | 精工半导体有限公司 | 基准电压产生装置 |
| TWI658352B (zh) * | 2013-10-28 | 2019-05-01 | 日商艾普凌科有限公司 | 基準電壓產生裝置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002170886A (ja) | 2002-06-14 |
| CN1280918C (zh) | 2006-10-18 |
| US6653694B1 (en) | 2003-11-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1280918C (zh) | 参考电压半导体 | |
| CN1215554C (zh) | 互补型金属氧化物半导体器件及其制造方法 | |
| CN1251330C (zh) | 半导体装置及其制造方法 | |
| CN1293637C (zh) | 具有应变沟道的互补式金属氧化物半导体及其制作方法 | |
| CN1282253C (zh) | 具有小袋的半导体器件及其制造 | |
| CN1222021C (zh) | Mosfet器件系统和方法 | |
| CN1409400A (zh) | 互补金属氧化物半导体器件 | |
| CN1787230A (zh) | 包括场效应晶体管的半导体装置 | |
| JP2007073578A (ja) | 半導体装置及びその製造方法 | |
| CN1941380A (zh) | 具有铟掺杂子区域的栅隔离区的半导体结构 | |
| CN1897231A (zh) | 半导体装置及其形成方法 | |
| CN1734786A (zh) | 晶体管及其形成方法 | |
| CN1879218A (zh) | 半导体装置及半导体集成电路装置 | |
| CN1761071A (zh) | 半导体器件及其制造方法 | |
| CN1285127C (zh) | 薄膜半导体器件及其制造该器件的方法 | |
| CN1595608A (zh) | 半导体器件的制造方法 | |
| CN100341140C (zh) | 半导体器件及其制造方法 | |
| CN1744318A (zh) | 半导体装置及其制造方法 | |
| CN1825566A (zh) | 半导体装置的制造方法 | |
| CN101076894A (zh) | 绝缘膜半导体装置及方法 | |
| CN1224101C (zh) | 电子静电放电保护器件及其制造方法 | |
| CN1118872C (zh) | 半导体器件及其制造方法 | |
| CN1499577A (zh) | 制造半导体器件的方法 | |
| CN1085893C (zh) | 半导体集成电路装置及其制造方法 | |
| CN1519901A (zh) | 具有由氨气中侧氮化处理的多金属栅结构的栅电极的半导体器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20160307 Address after: Chiba County, Japan Patentee after: SEIKO INSTR INC Address before: Chiba County, Japan Patentee before: Seiko Instruments Inc. |
|
| CP01 | Change in the name or title of a patent holder |
Address after: Chiba County, Japan Patentee after: EPPs Lingke Co. Ltd. Address before: Chiba County, Japan Patentee before: SEIKO INSTR INC |
|
| CP01 | Change in the name or title of a patent holder | ||
| CX01 | Expiry of patent term |
Granted publication date: 20061018 |
|
| CX01 | Expiry of patent term |