JP2002252289A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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JP2002252289A JP2001052099A JP2001052099A JP2002252289A JP 2002252289 A JP2002252289 A JP 2002252289A JP 2001052099 A JP2001052099 A JP 2001052099A JP 2001052099 A JP2001052099 A JP 2001052099A JP 2002252289 A JP2002252289 A JP 2002252289A
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Akio Kitamura
明夫 北村
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    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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Abstract

(57)【要約】 【課題】 デプレッション形ＭＩＳトランジスタのプロ
セス工数をできるだけ増やさずに、デプレッション形Ｍ
ＩＳトランジスタとともに、マスクＲＯＭを構成するト
ランジスタ、さらにはサブミクロンＣＭＯＳを同一半導
体基板上に混載すること。 【解決手段】 エンハンスメント形のトランジスタをデ
プレッション形のトランジスタ１０１にするためにおこ
なうイオン注入の際に、マスクＲＯＭを構成するトラン
ジスタ１０２を抵抗化するために不純物イオンを注入す
ることによって、デプレッション形のトランジスタ１０
１とともに、マスクＲＯＭを構成するトランジスタ１０
２、さらにはサブミクロンＣＭＯＳを同一半導体基板１
上に集積する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造方法に関し、特にデプレッション形Ｍ
ＩＳトランジスタと、マスクＲＯＭを構成するトランジ
スタ、およびそれらとさらにサブミクロンＣＭＯＳとを
混載する半導体集積回路装置に適用して好適な技術に関
する。
【０００２】
【従来の技術】従来、デプレッション形ＭＯＳトランジ
スタは、出力電圧精度が高い基準電圧発生回路などに使
用されている。デプレッション形ＭＯＳトランジスタ
は、エンハンスメント形ＭＯＳトランジスタに不純物イ
オンを注入することによって、ゲート−ソース間電圧が
ゼロのときでも通電するようにしたデバイスである。ま
た、マスクＲＯＭは、マトリクス状に配置されたＭＯＳ
トランジスタ群の一部を不純物イオンの注入によって抵
抗化したデバイスである。従来、携帯機器等のパワーマ
ネージメント関係の装置では、マスクＲＯＭを備えたデ
ィジタル回路と、そのディジタル回路に電力を供給する
基準電圧発生回路とは別々のＩＣチップに搭載されてい
る。
【０００３】
【発明が解決しようとする課題】しかしながら、部品点
数の削減やプロセスの簡略化にともなうコスト低減など
の観点から、携帯機器等のパワーマネージメント装置に
おいて、マスクＲＯＭを備えたディジタル回路と、デプ
レッション形ＭＯＳトランジスタにより構成される基準
電圧発生回路とを、デプレッション形ＭＯＳトランジス
タのプロセス工数をできるだけ増やさずに、同じＩＣチ
ップに搭載するのが好ましい。
【０００４】本発明は、上記事情に鑑みてなされたもの
であって、デプレッション形ＭＩＳトランジスタのプロ
セス工数をできるだけ増やさずに、デプレッション形Ｍ
ＩＳトランジスタとともに、マスクＲＯＭを構成するト
ランジスタ、さらにはサブミクロンＣＭＯＳを同一半導
体基板上に混載してなる半導体集積回路装置およびその
製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明にかかる半導体集積回路装置は、エンハンス
メント形のトランジスタをデプレッション形のトランジ
スタにするためにおこなうイオン注入の際に、マスクＲ
ＯＭを構成するトランジスタを抵抗化するために不純物
イオンを注入することによって、デプレッション形ＭＩ
Ｓトランジスタとともに、マスクＲＯＭを構成するトラ
ンジスタ、さらにはサブミクロンＣＭＯＳを同一半導体
基板上に集積することを特徴とする。
【０００６】この発明によれば、エンハンスメント形の
トランジスタをデプレッション形のトランジスタにする
ための不純物イオンの注入と、マスクＲＯＭを構成する
トランジスタを抵抗化するための不純物イオンの注入と
が、同一のイオン注入工程によっておこなわれる。
【０００７】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しつつ詳細に説明する。以下の説明で
は、第１導電型をＰ型、第２導電型をＮ型として説明す
るが、本発明はその逆の場合にも適用できる。
【０００８】実施の形態１．図１は、本発明の実施の形
態１にかかる半導体集積回路装置の要部を示す縦断面図
である。この半導体集積回路装置は、同一の半導体基板
１上に、たとえば基準電圧発生回路などに用いられるデ
プレッション形のＭＩＳトランジスタとしてのＮＭＯＳ
トランジスタ（以下、デプレッションＭＯＳトランジス
タとする）１０１と、マスクＲＯＭを構成するＮＭＯＳ
トランジスタ（以下、マスクＲＯＭトランジスタとす
る）１０２とが形成されたものである。
【０００９】Ｐ型の半導体基板１の主面側にはＰ型のウ
ェル領域２が形成されている。ウェル領域２の表面には
素子分離のためのフィールド酸化膜３が形成されてい
る。デプレッションＭＯＳトランジスタ１０１とマスク
ＲＯＭトランジスタ１０２とはこのフィールド酸化膜３
により分離されている。
【００１０】デプレッションＭＯＳトランジスタ１０１
は、Ｎ+ソース領域１１、Ｎ+ドレイン領域１２、Ｎ+ソ
ース領域１１とＮ+ドレイン領域１２とに挟まれたチャ
ネル領域１３、チャネル領域１３上に形成されたゲート
絶縁膜１４およびゲート電極１５を備えている。チャネ
ル領域１３は、当該領域にＰ-チャネル領域を形成する
ためのイオン注入と、そのＰ-チャネル領域をデプレッ
ション化してＮ-デプレッション領域とするためのイオ
ン注入とにより形成される。
【００１１】ここで、Ｐ-チャネル領域を形成するため
のイオン注入は、この半導体基板１にデプレッションＭ
ＯＳトランジスタ１０１とともに集積された図示しない
他のトランジスタのしきい値電圧を調整するためにおこ
なわれる。また、Ｎ-デプレッション領域は、１×１０
12〜５×１０12／ｃｍ2のドーズ量で形成される。特に
限定しないが、たとえばＰ-チャネル領域を形成する際
のドーズ量は１．２×１０12／ｃｍ2程度であり、Ｎ-デ
プレッション領域を形成する際のドーズ量は３×１０12
／ｃｍ2程度である。この場合には、チャネル領域１３
の総体的なドーズ量は１．８×１０12／ｃｍ2程度とな
る。このデプレッションＭＯＳトランジスタ１０１を基
準電圧発生回路に用いた場合の出力電圧のばらつき精度
は±０．５％以内である。
【００１２】マスクＲＯＭトランジスタ１０２は、Ｎ+
ソース領域２１、Ｎ+ドレイン領域２２、Ｎ+ソース領域
２１とＮ+ドレイン領域２２とに挟まれたチャネル領域
２３、チャネル領域２３上に形成されたゲート絶縁膜２
４およびゲート電極２５を備えている。チャネル領域２
３は、図示しない他のトランジスタのしきい値電圧を調
整するためのイオン注入時に同時に当該領域に形成され
るＰ-チャネル領域を、さらにイオン注入により抵抗化
することにより形成される。
【００１３】この抵抗化する際のドーズ量は１×１０12
〜５×１０12／ｃｍ2であり、したがってこの抵抗化す
るためのイオン注入は、デプレッションＭＯＳトランジ
スタ１０１のチャネル領域１３をデプレッション化する
ためのイオン注入と同時におこなわれ得る。また、たと
えばマスクＲＯＭトランジスタ１０２のチャネル長は
１．６μｍ程度であり、チャネル幅は２μｍ程度であ
る。この場合のマスクＲＯＭトランジスタ１０２のオン
抵抗は１００ｋΩ程度である。
【００１４】マスクＲＯＭを構成するトランジスタ群の
うち、上述したマスクＲＯＭトランジスタ１０２のよう
に抵抗化されるのは、マスクＲＯＭの所望のアドレスに
対応するトランジスタのみである。それ以外のマスクＲ
ＯＭを構成するトランジスタは、抵抗化するためのイオ
ン注入時にマスクにより遮蔽され、抵抗化のための不純
物イオンが注入されない。なお、図１において、層間絶
縁膜、ソース電極、ドレイン電極、配線およびパッシベ
ーション膜等については図示省略した（他の図も同
じ）。
【００１５】つぎに、実施の形態１にかかる半導体集積
回路装置の製造プロセスについて説明する。図２〜図４
は、実施の形態１にかかる半導体集積回路装置の製造段
階における要部を示す縦断面図である。まず、図２に示
すように、半導体基板１の主面側にウェル領域２および
フィールド酸化膜３をそれぞれ公知の方法により形成す
る。
【００１６】つづいて、基板全面にイオン注入法により
ＢＦ2イオンをドーズ量１．２×１０12／ｃｍ2程度で注
入してＰ-チャネル領域を形成する。しかる後、デプレ
ッションＭＯＳトランジスタ１０１の形成領域とマスク
ＲＯＭトランジスタ１０２の形成領域を開口させたマス
クを用いて、デプレッションＭＯＳトランジスタ１０１
の形成領域とマスクＲＯＭトランジスタ１０２の形成領
域にイオン注入法によりＰイオンをドーズ量３×１０12
／ｃｍ2程度で注入する。ここで、Ｐイオンの注入をお
こなわない領域については、マスクにより遮蔽する。
【００１７】これらの注入イオンが熱処理により活性化
されることによって、チャネル領域１３，２３が形成さ
れる。つまり、ＢＦ2イオンの注入につづいてＰイオン
の注入をおこなうことにより、デプレッションＭＯＳト
ランジスタ１０１ではチャネル領域１３が形成され、一
方、マスクＲＯＭトランジスタ１０２ではチャネル領域
２３が形成される。その後、各素子形成領域の表面の薄
い酸化膜を除去する。ここまでの状態が図３に示されて
いる。
【００１８】つづいて、図４に示すように、ゲート絶縁
膜１４，２４，およびゲート電極１５，２５をそれぞれ
公知の方法により形成する。そして、ゲート電極１５，
２５をマスクとしたセルフアラインにてＮ+ソース領域
１１，２１およびＮ+ドレイン領域１２，２２を形成す
る。この状態が図１に示す状態である。なお、各不純物
拡散領域は熱処理により活性化される。つづいて、図示
省略するが、基板全面に層間絶縁膜を積層し、コンタク
ト穴を開口する。そして、ソース電極、ドレイン電極、
配線およびパッシベーション膜等を形成し、半導体集積
回路装置ができあがる。
【００１９】上述した実施の形態１によれば、デプレッ
ションＭＯＳトランジスタ１０１のチャネル領域１３を
形成するためのＰイオンのドーズ量と、マスクＲＯＭト
ランジスタ１０２のチャネル領域２３を形成するための
Ｐイオンのドーズ量とが同じであるため、Ｐイオンを同
一のイオン注入工程によりそれぞれの領域に注入するこ
とができる。したがって、デプレッションＭＯＳトラン
ジスタ１０１のプロセス工数をできるだけ増やさずに、
デプレッションＭＯＳトランジスタ１０１とマスクＲＯ
Ｍトランジスタ１０２とを同一半導体基板１上に集積す
ることができる。
【００２０】実施の形態２．図５は、本発明の実施の形
態２にかかる半導体集積回路装置の要部を示す縦断面図
である。実施の形態２の半導体集積回路装置は、実施の
形態１において、デプレッションＭＯＳトランジスタ２
０１のＮ+ソース領域１１およびＮ+ドレイン領域１２と
チャネル領域１３との間、並びにマスクＲＯＭトランジ
スタ２０２のＮ+ソース領域２１およびＮ+ドレイン領域
２２とチャネル領域２３との間に、それぞれＮ+ソース
領域１１，２１およびＮ+ドレイン領域１２，２２より
も不純物濃度が低いＮ-ＬＤＤ領域１６，２６を設けた
ものである。また、ゲート電極１５，２５の側部にはス
ペーサ膜１７，２７が設けられている。その他の構成は
実施の形態１と同じである。したがって、実施の形態２
において実施の形態１と同じ構成については実施の形態
１と同一の符号を付して説明を省略する。
【００２１】実施の形態２では、デプレッションＭＯＳ
トランジスタ２０１を基準電圧発生回路に用いた場合の
出力電圧のばらつき精度は±０．５％以内である。ま
た、たとえばマスクＲＯＭトランジスタ２０２のチャネ
ル長は１μｍ程度であり、チャネル幅は２μｍ程度であ
る。マスクＲＯＭトランジスタ２０２のオン抵抗は１０
０ｋΩ程度である。
【００２２】つぎに、実施の形態２にかかる半導体集積
回路装置の製造プロセスについて説明する。図６は、実
施の形態２にかかる半導体集積回路装置の製造段階にお
ける要部を示す縦断面図である。まず、実施の形態１と
同様にして、ウェル領域２およびフィールド酸化膜３を
形成し（図２参照）、ＢＦ2イオンの注入およびＰイオ
ンの注入をおこなってチャネル領域１３，２３を形成
し、表面酸化膜を除去する（図３参照）。
【００２３】つづいて、図６に示すように、ゲート絶縁
膜１４，２４、およびゲート電極１５，２５をそれぞれ
公知の方法により形成し、ゲート電極１５，２５をマス
クとしたセルフアラインにてＮ-ＬＤＤ領域１６，２６
を形成する。そして、スペーサ膜１７，２７を形成し、
スペーサ膜１７，２７をマスクとしたセルフアラインに
てＮ+ソース領域１１，２１およびＮ+ドレイン領域１
２，２２を形成する。この状態が図５に示す状態であ
る。なお、各不純物拡散領域は熱処理により活性化され
る。つづいて、図示省略するが、基板全面に層間絶縁膜
を積層し、コンタクト穴を開口する。そして、ソース電
極、ドレイン電極、配線およびパッシベーション膜等を
形成し、半導体集積回路装置ができあがる。
【００２４】上述した実施の形態２によれば、実施の形
態１と同様に、チャネル領域１３，２３を形成するため
のＰイオンの注入を同一のイオン注入工程にておこなう
ことができるので、デプレッションＭＯＳトランジスタ
２０１のプロセス工数をできるだけ増やさずに、デプレ
ッションＭＯＳトランジスタ２０１とマスクＲＯＭトラ
ンジスタ２０２とを同一半導体基板１上に集積すること
ができる。
【００２５】実施の形態３．図７は、本発明の実施の形
態３にかかる半導体集積回路装置の要部を示す縦断面図
である。実施の形態３の半導体集積回路装置は、実施の
形態２において、デプレッションＭＯＳトランジスタ３
０１のＮ+ソース領域１１とＮ+ドレイン領域１２との
間、およびマスクＲＯＭトランジスタ３０２のＮ+ソー
ス領域２１とドレイン領域２２との間に、Ｐ-パンチス
ルーストッパー領域４を設けたものである。その他の構
成は実施の形態２と同じである。したがって、実施の形
態３において実施の形態２と同じ構成については、実施
の形態２と同一の符号を付して説明を省略する。
【００２６】実施の形態３では、デプレッションＭＯＳ
トランジスタ３０１を基準電圧発生回路に用いた場合の
出力電圧のばらつき精度は±０．５％以内である。ま
た、たとえばマスクＲＯＭトランジスタ３０２のチャネ
ル長は０．６μｍ程度であり、チャネル幅は１μｍ程度
である。マスクＲＯＭトランジスタ３０２のオン抵抗は
１００ｋΩ程度である。
【００２７】つぎに、実施の形態３にかかる半導体集積
回路装置の製造プロセスについて説明する。図８〜図１
０は、実施の形態３にかかる半導体集積回路装置の製造
段階における要部を示す縦断面図である。まず、図８に
示すように、半導体基板１の主面側にウェル領域２を形
成し、その後Ｐ-パンチスルーストッパー領域４を公知
の方法により形成し、さらにフィールド酸化膜３を形成
する。つづいて、図９に示すように、ＢＦ2イオンの注
入およびＰイオンの注入をおこなってチャネル領域１
３，２３を形成し、表面酸化膜を除去する。
【００２８】つづいて、図１０に示すように、ゲート絶
縁膜１４，２４、ゲート電極１５，２５、Ｎ-ＬＤＤ領
域１６，２６を形成し、さらにスペーサ膜１７，２７を
形成してＮ+ソース領域１１，２１およびＮ+ドレイン領
域１２，２２を形成する。この状態が図７に示す状態で
ある。なお、各不純物拡散領域は熱処理により活性化さ
れる。つづいて、図示省略するが、基板全面に層間絶縁
膜を積層し、コンタクト穴を開口する。そして、ソース
電極、ドレイン電極、配線およびパッシベーション膜等
を形成し、半導体集積回路装置ができあがる。
【００２９】上述した実施の形態３によれば、実施の形
態１および実施の形態２と同様に、チャネル領域１３，
２３を形成するためのＰイオンの注入を同一のイオン注
入工程にておこなうことができるので、デプレッション
ＭＯＳトランジスタ３０１のプロセス工数をできるだけ
増やさずに、デプレッションＭＯＳトランジスタ３０１
とマスクＲＯＭトランジスタ３０２とを同一半導体基板
１上に集積することができる。
【００３０】実施の形態４．図１１は、本発明の実施の
形態４にかかる半導体集積回路装置の要部を示す縦断面
図である。実施の形態４の半導体集積回路装置は、実施
の形態３において、デプレッションＭＯＳトランジスタ
３０１およびマスクＲＯＭトランジスタ３０２ととも
に、サブミクロンＣＭＯＳデバイスを構成するＮＭＯＳ
トランジスタ３０３およびＰＭＯＳトランジスタ３０４
が同一半導体基板１上に集積されているものである。
【００３１】ＮＭＯＳトランジスタ３０３およびＰＭＯ
Ｓトランジスタ３０４はそれぞれ一般的な構成のもので
あるため、これらについては詳細な説明を省略する。な
お、図１１において、符号３１、３２、３３、３４、３
５、３６および３７はそれぞれＮＭＯＳトランジスタ３
０３のＮ+ソース領域、Ｎ+ドレイン領域、チャネル領
域、ゲート絶縁膜、ゲート電極、Ｎ-ＬＤＤ領域および
スペーサ膜である。また、図１１において、符号４１、
４２、４３、４４、４５、４６および４７はそれぞれＰ
ＭＯＳトランジスタ３０４のＰ+ソース領域、Ｐ+ドレイ
ン領域、チャネル領域、ゲート絶縁膜、ゲート電極、Ｐ
-ＬＤＤ領域およびスペーサ膜である。
【００３２】ＮＭＯＳトランジスタ３０３はＰ型のウェ
ル領域２内に形成されており、そのＮ+ソース領域３１
とＮ+ドレイン領域３２との間にはＰ-パンチスルースト
ッパー領域４が設けられている。ＰＭＯＳトランジスタ
３０４は、半導体基板１の主面側に設けられたＮ型のウ
ェル領域５内に形成されている。ＰＭＯＳトランジスタ
３０４のＰ+ソース領域４１とＮ+ドレイン領域４２との
間にはＮ-パンチスルーストッパー領域６が設けられて
いる。その他の構成は実施の形態３と同じである。した
がって、実施の形態４において実施の形態３と同じ構成
については実施の形態３と同一の符号を付して説明を省
略する。
【００３３】実施の形態４では、デプレッションＭＯＳ
トランジスタ３０１を基準電圧発生回路に用いた場合の
出力電圧のばらつき精度は±０．５％以内である。ま
た、たとえばマスクＲＯＭトランジスタ３０２のチャネ
ル長は０．６μｍ程度であり、チャネル幅は１μｍ程度
である。マスクＲＯＭトランジスタ３０２のオン抵抗は
１００ｋΩ程度である。
【００３４】つぎに、実施の形態４にかかる半導体集積
回路装置の製造プロセスについて説明する。図１２〜図
１４は、実施の形態４にかかる半導体集積回路装置の製
造段階における要部を示す縦断面図である。まず、図１
２に示すように、半導体基板１の主面側にＮ型のウェル
領域５を形成し、ついでＰ型のウェル領域２を形成し、
その後Ｐ-パンチスルーストッパー領域４およびＮ-パン
チスルーストッパー領域６を順に公知の方法により形成
し、さらにフィールド酸化膜３を形成する。
【００３５】つづいて、図１３に示すように、ＢＦ2イ
オンの注入をおこなってＰ-チャネル領域３３，４３を
形成する。その際、ＢＦ2イオンはデプレッションＭＯ
Ｓトランジスタ３０１およびマスクＲＯＭトランジスタ
３０２の各チャネル領域１３，２３にも注入される。つ
いで、ＮＭＯＳトランジスタ３０３、ＰＭＯＳトランジ
スタ３０４およびマスクＲＯＭを構成するトランジスタ
のうちの一部をマスクにより遮蔽してＰイオンの注入を
おこない、チャネル領域１３，２３を形成する。そし
て、表面酸化膜を除去する。
【００３６】つづいて、図１４に示すように、ゲート絶
縁膜１４，２４，３４，４４、ゲート電極１５，２５，
３５，４５を形成し、Ｎ-ＬＤＤ領域１６，２６，３６
およびＰ-ＬＤＤ領域４６を順に形成する。さらに、ス
ペーサ膜１７，２７，３７，４７を形成してＮ+ソース
領域１１，２１，３１およびＮ+ドレイン領域１２，２
２，３２を形成し、またＰ+ソース領域４１およびＰ+ド
レイン領域４２を形成する。この状態が図１１に示す状
態である。なお、各不純物拡散領域は熱処理により活性
化される。つづいて、図示省略するが、基板全面に層間
絶縁膜を積層し、コンタクト穴を開口する。そして、ソ
ース電極、ドレイン電極、配線およびパッシベーション
膜等を形成し、半導体集積回路装置ができあがる。
【００３７】上述した実施の形態４によれば、実施の形
態１〜実施の形態３と同様に、チャネル領域１３，２３
を形成するためのＰイオンの注入を同一のイオン注入工
程にておこなうことができるので、デプレッションＭＯ
Ｓトランジスタ３０１のプロセス工数をできるだけ増や
さずに、デプレッションＭＯＳトランジスタ３０１とマ
スクＲＯＭトランジスタ３０２とを同一半導体基板１上
に集積することができる。また、デプレッションＭＯＳ
トランジスタ３０１およびマスクＲＯＭトランジスタ３
０２とサブミクロンＣＭＯＳデバイス（３０３，３０
４）とを同一半導体基板１上に集積することができる。
【００３８】実施の形態５．図１５は、本発明の実施の
形態５にかかる半導体集積回路装置の要部を示す縦断面
図である。実施の形態５の半導体集積回路装置は、図５
に示す実施の形態２において、デプレッションＭＯＳト
ランジスタ２０１およびマスクＲＯＭトランジスタ２０
２とともに、サブミクロンＣＭＯＳデバイスを構成する
ＮＭＯＳトランジスタ３０３およびＰＭＯＳトランジス
タ３０４が同一半導体基板１上に集積されているもので
ある。
【００３９】つまり、実施の形態５は、実施の形態４に
おいてデプレッションＭＯＳトランジスタとマスクＲＯ
ＭトランジスタにＰ-パンチスルーストッパー領域４が
設けられていない構成のものである。その他の構成は実
施の形態２または実施の形態４と同じである。したがっ
て、実施の形態５において実施の形態２または実施の形
態４と同じ構成についてはそれらと同一の符号を付して
説明を省略する。
【００４０】この実施の形態５のように、デプレッショ
ンＭＯＳトランジスタ２０１に対してＰ-パンチスルー
ストッパー領域４を設けない場合には、マスクＲＯＭト
ランジスタ２０２に対してもＰ-パンチスルーストッパ
ー領域４を設けない構成とする必要がある。その理由
は、デプレッションＭＯＳトランジスタ２０１にＰ-パ
ンチスルーストッパー領域４がないとチャネル領域１
３，２３の不純物濃度の最適値が低濃度方向にシフトす
るが、その場合にマスクＲＯＭトランジスタ２０２にＰ
-パンチスルーストッパー領域４があるとＲＯＭの抵抗
が非常に大きくなり、応答速度が遅くなってしまうから
である。
【００４１】つぎに、実施の形態５にかかる半導体集積
回路装置の製造プロセスについて説明する。図１６〜図
１８は、実施の形態５にかかる半導体集積回路装置の製
造段階における要部を示す縦断面図である。まず、図１
６に示すように、半導体基板１の主面側にＮ型のウェル
領域５を形成し、ついでＰ型のウェル領域２を形成す
る。その後、デプレッションＭＯＳトランジスタ２０１
の形成領域、マスクＲＯＭトランジスタ２０２の形成領
域およびＰＭＯＳトランジスタ３０４の形成領域をマス
クにより遮蔽して、ＮＭＯＳトランジスタ３０３の形成
領域にＰ-パンチスルーストッパー領域４を公知の方法
により形成する。
【００４２】また、デプレッションＭＯＳトランジスタ
２０１の形成領域、マスクＲＯＭトランジスタ２０２の
形成領域およびＮＭＯＳトランジスタ３０３の形成領域
をマスクにより遮蔽して、ＰＭＯＳトランジスタ３０４
の形成領域にＮ-パンチスルーストッパー領域６を公知
の方法により形成する。そして、フィールド酸化膜３を
形成する。
【００４３】つづいて、図１７に示すように、ＢＦ2イ
オンの注入によりＰ-チャネル領域３３，４３を形成
し、さらにＮＭＯＳトランジスタ３０３、ＰＭＯＳトラ
ンジスタ３０４およびマスクＲＯＭを構成するトランジ
スタのうちの一部をマスクにより遮蔽してＰイオンの注
入によりチャネル領域１３，２３を形成する。そして、
表面酸化膜を除去する。
【００４４】つづいて、図１８に示すように、ゲート絶
縁膜１４，２４，３４，４４の形成、ゲート電極１５，
２５，３５，４５の形成、Ｎ-ＬＤＤ領域１６，２６，
３６の形成およびＰ-ＬＤＤ領域４６の形成を順におこ
なう。そして、スペーサ膜１７，２７，３７，４７の形
成、Ｎ+ソース領域１１，２１，３１とＮ+ドレイン領域
１２，２２，３２の形成、およびＰ+ソース領域４１と
Ｐ+ドレイン領域４２の形成を順におこなう。この状態
が図１５に示す状態である。なお、各不純物拡散領域は
熱処理により活性化される。つづいて、図示省略する
が、基板全面に層間絶縁膜を積層し、コンタクト穴を開
口する。そして、ソース電極、ドレイン電極、配線およ
びパッシベーション膜等を形成し、半導体集積回路装置
ができあがる。
【００４５】上述した実施の形態５によれば、実施の形
態１〜実施の形態４と同様に、チャネル領域１３，２３
を形成するためのＰイオンの注入を同一のイオン注入工
程にておこなうことができるので、デプレッションＭＯ
Ｓトランジスタ２０１のプロセス工数をできるだけ増や
さずに、デプレッションＭＯＳトランジスタ２０１とマ
スクＲＯＭトランジスタ２０２とを同一半導体基板１上
に集積することができる。また、デプレッションＭＯＳ
トランジスタ２０１およびマスクＲＯＭトランジスタ２
０２とサブミクロンＣＭＯＳデバイス（３０３，３０
４）とを同一半導体基板１上に集積することができる。
【００４６】さらには、実施の形態５によれば、デプレ
ッションＭＯＳトランジスタ２０１にＰ-パンチスルー
ストッパー領域４が設けられていないため、実施の形態
４と比較して、デプレッションＭＯＳトランジスタ２０
１のしきい値電圧を決定する拡散層が一層分少ないの
で、しきい値電圧のばらつきが抑制され、デプレッショ
ンＭＯＳトランジスタ２０１を基準電圧発生回路に用い
た場合の出力電圧のばらつき精度がより高くなる。
【００４７】実施の形態６．図１９は、本発明の実施の
形態６にかかる半導体集積回路装置の要部を示す縦断面
図である。実施の形態６の半導体集積回路装置は、図５
に示す実施の形態２において、デプレッションＭＯＳト
ランジスタ２０１およびマスクＲＯＭトランジスタ２０
２とともに、サブミクロンＣＭＯＳデバイスを構成する
ＮＭＯＳトランジスタ４０３およびＰＭＯＳトランジス
タ４０４が同一半導体基板１上に集積されているもので
ある。ＮＭＯＳトランジスタ４０３はポケット構造のＰ
-パンチスルーストッパー領域４を有し、一方、ＰＭＯ
Ｓトランジスタ４０４はポケット構造のＮ-パンチスル
ーストッパー領域６を有する。
【００４８】つまり、実施の形態６は、実施の形態５に
おいてＰ-パンチスルーストッパー領域４およびＮ-パン
チスルーストッパー領域６がともにポケット構造となっ
ているものである。その他の構成は実施の形態５と同じ
である。したがって、実施の形態６において実施の形態
５と同じ構成については実施の形態５と同一の符号を付
して説明を省略する。
【００４９】つぎに、実施の形態６にかかる半導体集積
回路装置の製造プロセスについて説明する。図２０〜図
２２は、実施の形態６にかかる半導体集積回路装置の製
造段階における要部を示す縦断面図である。まず、図２
０に示すように、半導体基板１の主面側にＮ型のウェル
領域５を形成し、ついでＰ型のウェル領域２を形成した
後、フィールド酸化膜３を形成する。
【００５０】つづいて、図２１に示すように、ＢＦ2イ
オンの注入によりＰ-チャネル領域３３，４３を形成
し、さらにＮＭＯＳトランジスタ４０３、ＰＭＯＳトラ
ンジスタ４０４およびマスクＲＯＭを構成するトランジ
スタのうちの一部をマスクにより遮蔽してＰイオンの注
入によりチャネル領域１３，２３を形成する。そして、
表面酸化膜を除去する。
【００５１】つづいて、図２２に示すように、ゲート絶
縁膜１４，２４，３４，４４およびゲート電極１５，２
５，３５，４５を形成する。その後、デプレッションＭ
ＯＳトランジスタ２０１の形成領域、マスクＲＯＭトラ
ンジスタ２０２の形成領域およびＰＭＯＳトランジスタ
４０４の形成領域をマスクにより遮蔽し、ＮＭＯＳトラ
ンジスタ４０３の形成領域に、ゲート電極３５をマスク
にしたセルフアラインによるイオン注入法によりＰ-パ
ンチスルーストッパー領域４を形成する。
【００５２】また、デプレッションＭＯＳトランジスタ
２０１の形成領域、マスクＲＯＭトランジスタ２０２の
形成領域およびＮＭＯＳトランジスタ４０３の形成領域
をマスクにより遮蔽して、ＰＭＯＳトランジスタ４０４
の形成領域に、ゲート電極４５をマスクにしたセルフア
ラインによるイオン注入法によりＮ-パンチスルースト
ッパー領域６を公知の方法により形成する。しかる後、
Ｎ-ＬＤＤ領域１６，２６，３６の形成およびＰ-ＬＤＤ
領域４６の形成を順におこなう。ここまでの状態が図２
２に示されている。
【００５３】そして、スペーサ膜１７，２７，３７，４
７の形成、Ｎ+ソース領域１１，２１，３１とＮ+ドレイ
ン領域１２，２２，３２の形成、およびＰ+ソース領域
４１とＰ+ドレイン領域４２の形成を順におこなう。こ
の状態が図１９に示す状態である。なお、各不純物拡散
領域は熱処理により活性化される。つづいて、図示省略
するが、基板全面に層間絶縁膜を積層し、コンタクト穴
を開口する。そして、ソース電極、ドレイン電極、配線
およびパッシベーション膜等を形成し、半導体集積回路
装置ができあがる。
【００５４】上述した実施の形態６によれば、実施の形
態１〜実施の形態５と同様に、チャネル領域１３，２３
を形成するためのＰイオンの注入を同一のイオン注入工
程にておこなうことができるので、デプレッションＭＯ
Ｓトランジスタ２０１のプロセス工数をできるだけ増や
さずに、デプレッションＭＯＳトランジスタ２０１とマ
スクＲＯＭトランジスタ２０２とを同一半導体基板１上
に集積することができる。また、デプレッションＭＯＳ
トランジスタ２０１およびマスクＲＯＭトランジスタ２
０２とサブミクロンＣＭＯＳデバイス（４０３，４０
４）とを同一半導体基板１上に集積することができる。
【００５５】さらには、実施の形態６によれば、デプレ
ッションＭＯＳトランジスタ２０１にＰ-パンチスルー
ストッパー領域４が設けられていないため、実施の形態
４と比較して、デプレッションＭＯＳトランジスタ２０
１のしきい値電圧を決定する拡散層が一層分少ないの
で、しきい値電圧のばらつきが抑制され、デプレッショ
ンＭＯＳトランジスタ２０１を基準電圧発生回路に用い
た場合の出力電圧のばらつき精度がより高くなる。
【００５６】実施の形態７．図２３は、本発明の実施の
形態７にかかる半導体集積回路装置の要部を示す縦断面
図である。実施の形態７の半導体集積回路装置は、図７
に示す実施の形態３のデプレッションＭＯＳトランジス
タ３０１と、図５に示す実施の形態２のマスクＲＯＭト
ランジスタ２０２と、サブミクロンＣＭＯＳデバイスを
構成するＮＭＯＳトランジスタ３０３およびＰＭＯＳト
ランジスタ３０４とが同一半導体基板１上に集積されて
いるものである。
【００５７】つまり、実施の形態７は、実施の形態４に
おいてマスクＲＯＭトランジスタにＰ-パンチスルース
トッパー領域４が設けられていない構成、換言すれば実
施の形態５または実施の形態６においてデプレッション
ＭＯＳトランジスタにＰ-パンチスルーストッパー領域
４が設けられている構成のものである。なお、実施の形
態７において他の実施の形態と同じ構成についてはそれ
らと同一の符号を付して説明を省略する。
【００５８】つぎに、実施の形態７にかかる半導体集積
回路装置の製造プロセスについて説明する。図２４〜図
２６は、実施の形態７にかかる半導体集積回路装置の製
造段階における要部を示す縦断面図である。まず、図２
４に示すように、半導体基板１の主面側にＮ型のウェル
領域５を形成し、ついでＰ型のウェル領域２を形成す
る。その後、マスクＲＯＭトランジスタ２０２の形成領
域およびＰＭＯＳトランジスタ３０４の形成領域をマス
クにより遮蔽して、デプレッションＭＯＳトランジスタ
３０１の形成領域およびＮＭＯＳトランジスタ３０３の
形成領域にＰ-パンチスルーストッパー領域４を公知の
方法により形成する。
【００５９】また、デプレッションＭＯＳトランジスタ
３０１の形成領域、マスクＲＯＭトランジスタ２０２の
形成領域およびＮＭＯＳトランジスタ３０３の形成領域
をマスクにより遮蔽して、ＰＭＯＳトランジスタ３０４
の形成領域にＮ-パンチスルーストッパー領域６を公知
の方法により形成する。そして、フィールド酸化膜３を
形成する。
【００６０】つづいて、図２５に示すように、ＢＦ2イ
オンの注入によりＰ-チャネル領域３３，４３を形成
し、さらにＮＭＯＳトランジスタ３０３、ＰＭＯＳトラ
ンジスタ３０４およびマスクＲＯＭを構成するトランジ
スタのうちの一部をマスクにより遮蔽してＰイオンの注
入によりチャネル領域１３，２３を形成する。そして、
表面酸化膜を除去する。
【００６１】つづいて、図２６に示すように、ゲート絶
縁膜１４，２４，３４，４４、ゲート電極１５，２５，
３５，４５、Ｎ-ＬＤＤ領域１６，２６，３６およびＰ-
ＬＤＤ領域４６を順に形成する。そして、スペーサ膜１
７，２７，３７，４７、Ｎ+ソース領域１１，２１，３
１とＮ+ドレイン領域１２，２２，３２、およびＰ+ソー
ス領域４１とＰ+ドレイン領域４２を順に形成する。こ
の状態が図２３に示す状態である。なお、各不純物拡散
領域は熱処理により活性化される。つづいて、図示省略
するが、基板全面に層間絶縁膜を積層し、コンタクト穴
を開口する。そして、ソース電極、ドレイン電極、配線
およびパッシベーション膜等を形成し、半導体集積回路
装置ができあがる。
【００６２】上述した実施の形態７によれば、実施の形
態１〜実施の形態６と同様に、チャネル領域１３，２３
を形成するためのＰイオンの注入を同一のイオン注入工
程にておこなうことができるので、デプレッションＭＯ
Ｓトランジスタ３０１のプロセス工数をできるだけ増や
さずに、デプレッションＭＯＳトランジスタ３０１とマ
スクＲＯＭトランジスタ２０２とを同一半導体基板１上
に集積することができる。また、デプレッションＭＯＳ
トランジスタ３０１およびマスクＲＯＭトランジスタ２
０２とサブミクロンＣＭＯＳデバイス（３０３，３０
４）とを同一半導体基板１上に集積することができる。
【００６３】さらには、実施の形態７によれば、デプレ
ッションＭＯＳトランジスタ３０１にＰ-パンチスルー
ストッパー領域４が設けられているため、実施の形態５
または実施の形態６と比べてデプレッションＭＯＳトラ
ンジスタ３０１のしきい値電圧のばらつきが増えるおそ
れがあるが、チャネル領域１３，２３の不純物濃度がＰ
-パンチスルーストッパー領域４の不純物濃度に見合う
ように高濃度方向にシフトするため、ＲＯＭの抵抗が小
さくなり、応答速度が向上する。
【００６４】以上において本発明は、上述した各実施の
形態に限らず、種々変更可能である。また、上述した各
実施の形態の半導体集積回路装置によれば、マスクＲＯ
Ｍを備えたディジタル回路と、デプレッション形ＭＯＳ
トランジスタにより構成される基準電圧発生回路とを同
一ＩＣチップに搭載することが可能となる。
【００６５】図２７は、本発明にかかる半導体集積回路
装置を適用したＩＣチップの一例を示す概略図である。
このＩＣチップは、半導体基板７上にたとえばＲＯＭ７
１、ＲＡＭ７２、ＣＰＵ７３、アナログ−ディジタル変
換回路（Ａ／Ｄ）７４および基準電圧発生回路（Ｐｏｗ
ｅｒ Ｓｕｐｐｌｙ）７５などが集積され、その周辺領
域に入出回路領域（Ｉ／Ｏ）７６およびボンディングパ
ッド７７などが配置された１チップ・マイコンである。
上述した各実施の形態において、たとえば、デプレッシ
ョンＭＯＳトランジスタ１０１，２０１，３０１は基準
電圧発生回路７５に使用され、マスクＲＯＭトランジス
タ１０２，２０２，３０２はＲＯＭ７１を構成し、ＮＭ
ＯＳトランジスタ３０３，４０３およびＰＭＯＳトラン
ジスタ３０４，４０４はＣＰＵ７３などに使用される。
ＣＰＵ７３等の動作速度は１〜数ＭＨｚ程度であるのが
適当である。
【００６６】
【発明の効果】本発明によれば、エンハンスメント形の
トランジスタをデプレッション形のトランジスタにする
ための不純物イオンの注入と、マスクＲＯＭを構成する
トランジスタを抵抗化するための不純物イオンの注入と
が、同一のイオン注入工程によっておこなわれるので、
デプレッション形のトランジスタのプロセス工数をでき
るだけ増やさずに、デプレッション形ＭＩＳトランジス
タとともに、マスクＲＯＭを構成するトランジスタ、さ
らにはサブミクロンＣＭＯＳを同一半導体基板上に集積
することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１にかかる半導体集積回路
装置の要部を示す縦断面図である。
【図２】本発明の実施の形態１にかかる半導体集積回路
装置の製造段階における要部を示す縦断面図である。
【図３】本発明の実施の形態１にかかる半導体集積回路
装置の製造段階における要部を示す縦断面図である。
【図４】本発明の実施の形態１にかかる半導体集積回路
装置の製造段階における要部を示す縦断面図である。
【図５】本発明の実施の形態２にかかる半導体集積回路
装置の要部を示す縦断面図である。
【図６】本発明の実施の形態２にかかる半導体集積回路
装置の製造段階における要部を示す縦断面図である。
【図７】本発明の実施の形態３にかかる半導体集積回路
装置の要部を示す縦断面図である。
【図８】本発明の実施の形態３にかかる半導体集積回路
装置の製造段階における要部を示す縦断面図である。
【図９】本発明の実施の形態３にかかる半導体集積回路
装置の製造段階における要部を示す縦断面図である。
【図１０】本発明の実施の形態３にかかる半導体集積回
路装置の製造段階における要部を示す縦断面図である。
【図１１】本発明の実施の形態４にかかる半導体集積回
路装置の要部を示す縦断面図である。
【図１２】本発明の実施の形態４にかかる半導体集積回
路装置の製造段階における要部を示す縦断面図である。
【図１３】本発明の実施の形態４にかかる半導体集積回
路装置の製造段階における要部を示す縦断面図である。
【図１４】本発明の実施の形態４にかかる半導体集積回
路装置の製造段階における要部を示す縦断面図である。
【図１５】本発明の実施の形態５にかかる半導体集積回
路装置の要部を示す縦断面図である。
【図１６】本発明の実施の形態５にかかる半導体集積回
路装置の製造段階における要部を示す縦断面図である。
【図１７】本発明の実施の形態５にかかる半導体集積回
路装置の製造段階における要部を示す縦断面図である。
【図１８】本発明の実施の形態５にかかる半導体集積回
路装置の製造段階における要部を示す縦断面図である。
【図１９】本発明の実施の形態６にかかる半導体集積回
路装置の要部を示す縦断面図である。
【図２０】本発明の実施の形態６にかかる半導体集積回
路装置の製造段階における要部を示す縦断面図である。
【図２１】本発明の実施の形態６にかかる半導体集積回
路装置の製造段階における要部を示す縦断面図である。
【図２２】本発明の実施の形態６にかかる半導体集積回
路装置の製造段階における要部を示す縦断面図である。
【図２３】本発明の実施の形態７にかかる半導体集積回
路装置の要部を示す縦断面図である。
【図２４】本発明の実施の形態７にかかる半導体集積回
路装置の製造段階における要部を示す縦断面図である。
【図２５】本発明の実施の形態７にかかる半導体集積回
路装置の製造段階における要部を示す縦断面図である。
【図２６】本発明の実施の形態７にかかる半導体集積回
路装置の製造段階における要部を示す縦断面図である。
【図２７】本発明にかかる半導体集積回路装置を適用し
たＩＣチップの一例を示す概略図である。
【符号の説明】
１０１，２０１，３０１ デプレッションＭＯＳトラン
ジスタ（デプレッション形ＭＩＳトランジスタ） １０２，２０２，３０２ マスクＲＯＭトランジスタ
（マスクＲＯＭの一部を構成するトランジスタ） ３０３，４０３ ＮＭＯＳトランジスタ（エンハンスメ
ント形のＮＭＯＳトランジスタ） ３０４，４０４ ＰＭＯＳトランジスタ（エンハンスメ
ント形のＰＭＯＳトランジスタ） １ 半導体基板 ２ Ｐウェル領域 ３ フィールド酸化膜 ４ Ｐ-パンチスルーストッパー領域 ５ Ｎウェル領域 ６ Ｎ-パンチスルーストッパー領域 １１，２１，３１ Ｎ+ソース領域 １２，２２，３２ Ｎ+ドレイン領域 １３，２３，３３，４３ チャネル領域 １４，２４，３４，４４ ゲート絶縁膜 １５，２５，３５，４５ ゲート電極 １６，２６，３６ Ｎ-ＬＤＤ領域 ４１ Ｐ+ソース領域 ４２ Ｐ+ドレイン領域 ４６ Ｐ-ＬＤＤ領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 27/10 ４８１

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の主面側に第１導電型のウェ
    ル領域が形成され、該ウェル領域内にチャネル領域を挟
    んで第２導電型のソース領域および第２導電型のドレイ
    ン領域が形成され、前記チャネル領域上にゲート絶縁膜
    を介してゲート電極が形成されてなり、前記チャネル領
    域が、ゲート−ソース間電圧がゼロのときに通電するよ
    うな不純物濃度を有するデプレッション形ＭＩＳトラン
    ジスタと、 前記半導体基板の主面側に第１導電型のウェル領域が形
    成され、該ウェル領域内に、前記デプレッション形ＭＩ
    Ｓトランジスタのチャネル領域と同じ不純物濃度を有す
    るチャネル領域が形成され、該チャネル領域の両側に第
    ２導電型のソース領域および第２導電型のドレイン領域
    が形成され、当該チャネル領域上にゲート絶縁膜を介し
    てゲート電極が形成されてなり、かつマスクＲＯＭの一
    部を構成するトランジスタと、 を具備することを特徴とする半導体集積回路装置。
  2. 【請求項２】 前記デプレッション形ＭＩＳトランジス
    タおよび前記マスクＲＯＭの一部を構成するトランジス
    タのいずれも、それぞれ、チャネル領域とソース領域と
    の間、およびチャネル領域とドレイン領域との間に、そ
    れぞれのソース領域またはドレイン領域よりも不純物濃
    度が低い第２導電型のＬＤＤ領域を備えていることを特
    徴とする請求項１に記載の半導体集積回路装置。
  3. 【請求項３】 前記デプレッション形ＭＩＳトランジス
    タおよび前記マスクＲＯＭの一部を構成するトランジス
    タのいずれも、それぞれのソース領域とドレイン領域と
    の間に第１導電型のパンチスルーストッパー領域を備え
    ていることを特徴とする請求項２に記載の半導体集積回
    路装置。
  4. 【請求項４】 前記半導体基板の主面側にＰ型のウェル
    領域が形成され、該ウェル領域内にチャネル領域を挟ん
    でＮ型のソース領域およびＮ型のドレイン領域が形成さ
    れ、該チャネル領域とソース領域との間、および該チャ
    ネル領域とドレイン領域との間に、それらソース領域ま
    たはドレイン領域よりも不純物濃度が低いＮ型のＬＤＤ
    領域が形成され、前記チャネル領域上にゲート絶縁膜を
    介してゲート電極が形成され、前記ソース領域とドレイ
    ン領域との間にＰ型のパンチスルーストッパー領域を有
    するエンハンスメント形のＮＭＯＳトランジスタと、 前記半導体基板の主面側にＮ型のウェル領域が形成さ
    れ、該ウェル領域内にチャネル領域を挟んでＰ型のソー
    ス領域およびＰ型のドレイン領域が形成され、該チャネ
    ル領域とソース領域との間、および該チャネル領域とド
    レイン領域との間に、それらソース領域またはドレイン
    領域よりも不純物濃度が低いＰ型のＬＤＤ領域が形成さ
    れ、前記チャネル領域上にゲート絶縁膜を介してゲート
    電極が形成され、前記ソース領域とドレイン領域との間
    にＮ型のパンチスルーストッパー領域を有するエンハン
    スメント形のＰＭＯＳトランジスタと、 をさらに具備することを特徴とする請求項２に記載の半
    導体集積回路装置。
  5. 【請求項５】 前記デプレッション形ＭＩＳトランジス
    タのソース領域とドレイン領域との間に第１導電型のパ
    ンチスルーストッパー領域を備えていることを特徴とす
    る請求項４に記載の半導体集積回路装置。
  6. 【請求項６】 前記マスクＲＯＭの一部を構成するトラ
    ンジスタのソース領域とドレイン領域との間に第１導電
    型のパンチスルーストッパー領域を備えていることを特
    徴とする請求項５に記載の半導体集積回路装置。
  7. 【請求項７】デプレッション形ＭＩＳトランジスタと、
    マスクＲＯＭの一部を構成するトランジスタと、を同一
    半導体基板上に形成するにあたり、 前記デプレッション形ＭＩＳトランジスタおよび前記マ
    スクＲＯＭの一部を構成するトランジスタの各形成領域
    に第１導電型のウェル領域を形成するとともに、選択酸
    化により前記デプレッション形ＭＩＳトランジスタおよ
    び前記マスクＲＯＭの一部を構成するトランジスタの各
    形成領域を形成する工程と、 前記デプレッション形ＭＩＳトランジスタの形成領域お
    よび前記マスクＲＯＭの一部を構成するトランジスタの
    形成領域に第１導電型の不純物イオンを注入する工程
    と、 前記デプレッション形ＭＩＳトランジスタの形成領域お
    よび前記マスクＲＯＭの一部を構成するトランジスタの
    形成領域に、前記デプレッション形ＭＩＳトランジスタ
    のゲート−ソース間電圧がゼロのときに通電するように
    第２導電型の不純物イオンを注入する工程と、 前記デプレッション形ＭＩＳトランジスタおよび前記マ
    スクＲＯＭの一部を構成するトランジスタのそれぞれに
    ついて、ゲート絶縁膜、ゲート電極、第２導電型のソー
    ス領域および第２導電型のドレイン領域を形成する工程
    と、 を含むことを特徴とする半導体集積回路装置の製造方
    法。
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