JP2003152099A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 サブミクロンＣＭＯＳ集積回路とデプレッシ
ョンＭＯＳ基準電圧回路とを搭載した半導体集積回路装
置において、デプレッションＭＯＳ基準電圧回路の出力
電圧のばらつきを小さくすること。 【解決手段】 チャネル領域に短チャネル効果を抑制す
るためのイオン注入をおこなう際に、デプレッションＭ
ＯＳ基準電圧回路を構成するデプレッション型ＮＭＯＳ
トランジスタ４およびエンハンスメント型ＮＭＯＳトラ
ンジスタ５の一方または両方をマスクによって遮蔽して
それらに不純物イオンが注入されるのを防ぎ、それによ
ってそれらデプレッション型ＮＭＯＳトランジスタ４お
よびエンハンスメント型ＮＭＯＳトランジスタ５の一方
または両方がパンチスルーストッパー層を有しない構成
とする。
ョンＭＯＳ基準電圧回路とを搭載した半導体集積回路装
置において、デプレッションＭＯＳ基準電圧回路の出力
電圧のばらつきを小さくすること。 【解決手段】 チャネル領域に短チャネル効果を抑制す
るためのイオン注入をおこなう際に、デプレッションＭ
ＯＳ基準電圧回路を構成するデプレッション型ＮＭＯＳ
トランジスタ４およびエンハンスメント型ＮＭＯＳトラ
ンジスタ５の一方または両方をマスクによって遮蔽して
それらに不純物イオンが注入されるのを防ぎ、それによ
ってそれらデプレッション型ＮＭＯＳトランジスタ４お
よびエンハンスメント型ＮＭＯＳトランジスタ５の一方
または両方がパンチスルーストッパー層を有しない構成
とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、ゲート長がサブミクロン以下のＣＭＯ
Ｓ集積回路とデプレッションＭＯＳ基準電圧回路とを搭
載した半導体集積回路装置に関する。
置に関し、特に、ゲート長がサブミクロン以下のＣＭＯ
Ｓ集積回路とデプレッションＭＯＳ基準電圧回路とを搭
載した半導体集積回路装置に関する。
【０００２】
【従来の技術】近時、ＭＯＳＦＥＴを用いた集積回路で
は、ゲート長がサブミクロン以下のＭＯＳＦＥＴでデバ
イスを構成することによって、高集積化を図っている。
このようにゲート長がサブミクロン以下のＣＭＯＳデバ
イス（以下、サブミクロンＣＭＯＳデバイスとする）で
は、チャネル長を短くすることによってしきい値電圧が
低下したり、ソースおよびドレイン間を流れる電流を制
御することができなくなるパンチスルー減少が起こるこ
とが知られている。この対策として、ＮＭＯＳトランジ
スタおよびＰＭＯＳトランジスタのそれぞれについて、
短チャネル効果を抑制するため、ゲート電極の下のチャ
ネル領域、すなわちドレイン−ソース間領域に、それぞ
れのウェルと同じ種類の不純物イオンを打ち込み、パン
チスルーストッパー層を形成している。
は、ゲート長がサブミクロン以下のＭＯＳＦＥＴでデバ
イスを構成することによって、高集積化を図っている。
このようにゲート長がサブミクロン以下のＣＭＯＳデバ
イス（以下、サブミクロンＣＭＯＳデバイスとする）で
は、チャネル長を短くすることによってしきい値電圧が
低下したり、ソースおよびドレイン間を流れる電流を制
御することができなくなるパンチスルー減少が起こるこ
とが知られている。この対策として、ＮＭＯＳトランジ
スタおよびＰＭＯＳトランジスタのそれぞれについて、
短チャネル効果を抑制するため、ゲート電極の下のチャ
ネル領域、すなわちドレイン−ソース間領域に、それぞ
れのウェルと同じ種類の不純物イオンを打ち込み、パン
チスルーストッパー層を形成している。
【０００３】従来、アナログ・デジタル混載の集積回路
において、ゲート長がサブミクロン以上のＣＭＯＳデバ
イスとサブミクロンＣＭＯＳデバイスとがある場合、ゲ
ート長がサブミクロン以上のＣＭＯＳデバイスはサブミ
クロンＣＭＯＳデバイスと同様の工程で作られる。した
がって、ゲート長がサブミクロン以上のＣＭＯＳデバイ
スにもパンチスルーストッパー層が形成される。
において、ゲート長がサブミクロン以上のＣＭＯＳデバ
イスとサブミクロンＣＭＯＳデバイスとがある場合、ゲ
ート長がサブミクロン以上のＣＭＯＳデバイスはサブミ
クロンＣＭＯＳデバイスと同様の工程で作られる。した
がって、ゲート長がサブミクロン以上のＣＭＯＳデバイ
スにもパンチスルーストッパー層が形成される。
【０００４】ところで、アナログ回路の中には、その回
路の制御の基準として使われ、温度や電源電圧変動にも
影響されず、常に一定の電圧を発生することが要求され
る基準電圧回路がある。図８は、デプレッション型ＮＭ
ＯＳトランジスタとエンハンスメン卜型ＮＭＯＳトラン
ジスタとからなるデプレッションＭＯＳ基準電圧回路の
構成を示す図である。
路の制御の基準として使われ、温度や電源電圧変動にも
影響されず、常に一定の電圧を発生することが要求され
る基準電圧回路がある。図８は、デプレッション型ＮＭ
ＯＳトランジスタとエンハンスメン卜型ＮＭＯＳトラン
ジスタとからなるデプレッションＭＯＳ基準電圧回路の
構成を示す図である。
【０００５】このデプレッションＭＯＳ基準電圧回路１
は、デプレッション型ＮＭＯＳトランジスタ１１のドレ
イン端子を電源端子ＶCCに接続するとともに、エンハン
スメン卜型ＮＭＯＳトランジスタ１２のソース端子を接
地し、デプレッション型ＮＭＯＳトランジスタ１１のソ
ース端子とエンハンスメン卜型ＮＭＯＳトランジスタ１
２のドレイン端子との接続ノードをそれら各トランジス
タ１１，１２のゲート端子に短絡した構成となってい
る。そして、その接続ノードから基準となる電圧Ｖref
が出力される。
は、デプレッション型ＮＭＯＳトランジスタ１１のドレ
イン端子を電源端子ＶCCに接続するとともに、エンハン
スメン卜型ＮＭＯＳトランジスタ１２のソース端子を接
地し、デプレッション型ＮＭＯＳトランジスタ１１のソ
ース端子とエンハンスメン卜型ＮＭＯＳトランジスタ１
２のドレイン端子との接続ノードをそれら各トランジス
タ１１，１２のゲート端子に短絡した構成となってい
る。そして、その接続ノードから基準となる電圧Ｖref
が出力される。
【０００６】ここで、出力電圧Ｖrefおよび消費電流Ｉ
CCはそれぞれつぎの（１）式および（２）式で表され
る。ただし、デプレッション型ＮＭＯＳトランジスタ１
１に関し、チャネル幅をＷd、チャネル長をＬd、しきい
値電圧をＶthd、コンダクタンスをｋdとする。また、エ
ンハンスメン卜型ＮＭＯＳトランジスタ１２のチャネル
幅をＷe、チャネル長をＬe、しきい値電圧をＶthe、コ
ンダクタンスをｋeとする。
CCはそれぞれつぎの（１）式および（２）式で表され
る。ただし、デプレッション型ＮＭＯＳトランジスタ１
１に関し、チャネル幅をＷd、チャネル長をＬd、しきい
値電圧をＶthd、コンダクタンスをｋdとする。また、エ
ンハンスメン卜型ＮＭＯＳトランジスタ１２のチャネル
幅をＷe、チャネル長をＬe、しきい値電圧をＶthe、コ
ンダクタンスをｋeとする。
【０００７】
【数１】
【数２】
【０００８】図９は、図８に示す構成のデプレッション
ＭＯＳ基準電圧回路を用いたアナログ回路における基準
電圧回路の構成を示す図である。この基準電圧回路２
は、図８に示す構成のデプレッションＭＯＳ基準電圧回
路１の出力電圧Ｖrefをオペアンプ２１の非反転入力端
子に入力させ、オペアンプ２１の出力電圧Ｖoutをトリ
ミング回路２２の抵抗Ｒ2と抵抗Ｒ1とで抵抗分割してオ
ペアンプ２１の反転入力端子にフィードバックさせる構
成となっている。この基準電圧回路２全体の出力電圧、
すなわちオペアンプ２１の出力電圧Ｖoutはつぎの
（３）式で表される。
ＭＯＳ基準電圧回路を用いたアナログ回路における基準
電圧回路の構成を示す図である。この基準電圧回路２
は、図８に示す構成のデプレッションＭＯＳ基準電圧回
路１の出力電圧Ｖrefをオペアンプ２１の非反転入力端
子に入力させ、オペアンプ２１の出力電圧Ｖoutをトリ
ミング回路２２の抵抗Ｒ2と抵抗Ｒ1とで抵抗分割してオ
ペアンプ２１の反転入力端子にフィードバックさせる構
成となっている。この基準電圧回路２全体の出力電圧、
すなわちオペアンプ２１の出力電圧Ｖoutはつぎの
（３）式で表される。
【０００９】
【数３】
【００１０】上記（３）式より、図８に示す構成のデプ
レッションＭＯＳ基準電圧回路１の出力電圧Ｖrefのば
らつきが小さいほど、図９に示す構成の基準電圧回路２
の出力電圧Ｖoutのばらつきが小さくなることがわか
る。つまり、より精度の高い基準電圧発生回路２が得ら
れる。
レッションＭＯＳ基準電圧回路１の出力電圧Ｖrefのば
らつきが小さいほど、図９に示す構成の基準電圧回路２
の出力電圧Ｖoutのばらつきが小さくなることがわか
る。つまり、より精度の高い基準電圧発生回路２が得ら
れる。
【００１１】
【発明が解決しようとする課題】しかしながら、上述し
たように従来のアナログ・デジタル混載の集積回路では
ゲート長がサブミクロン以上のＣＭＯＳデバイスもサブ
ミクロンＣＭＯＳデバイスと同様の工程で作られるた
め、図９に示す構成の基準電圧回路２がサブミクロンＣ
ＭＯＳデバイスと同一基板上に集積される場合、図８に
示す構成のデプレッションＭＯＳ基準電圧回路１のデプ
レッション型ＮＭＯＳトランジスタとエンハンスメン卜
型ＮＭＯＳトランジスタの各チャネル領域に短チャネル
効果を抑制するためのイオン注入がおこなわれてしま
う。
たように従来のアナログ・デジタル混載の集積回路では
ゲート長がサブミクロン以上のＣＭＯＳデバイスもサブ
ミクロンＣＭＯＳデバイスと同様の工程で作られるた
め、図９に示す構成の基準電圧回路２がサブミクロンＣ
ＭＯＳデバイスと同一基板上に集積される場合、図８に
示す構成のデプレッションＭＯＳ基準電圧回路１のデプ
レッション型ＮＭＯＳトランジスタとエンハンスメン卜
型ＮＭＯＳトランジスタの各チャネル領域に短チャネル
効果を抑制するためのイオン注入がおこなわれてしま
う。
【００１２】そのため、それぞれのしきい値電圧Ｖthd
およびＶtheは新たなばらつきの要因を有することにな
り、図９に示す構成の基準電圧回路２の出力電圧Ｖout
のばらつきが大きくなるおそれがある。換言すれば、図
９に示す構成の基準電圧回路２の精度を高くするために
は、図８に示す構成のデプレッションＭＯＳ基準電圧回
路１の出力電圧Ｖrefのばらつきを小さくする必要があ
る。
およびＶtheは新たなばらつきの要因を有することにな
り、図９に示す構成の基準電圧回路２の出力電圧Ｖout
のばらつきが大きくなるおそれがある。換言すれば、図
９に示す構成の基準電圧回路２の精度を高くするために
は、図８に示す構成のデプレッションＭＯＳ基準電圧回
路１の出力電圧Ｖrefのばらつきを小さくする必要があ
る。
【００１３】本発明は、上記問題点に鑑みてなされたも
のであって、サブミクロンＣＭＯＳ集積回路とデプレッ
ションＭＯＳ基準電圧回路とを搭載した半導体集積回路
装置において、デプレッションＭＯＳ基準電圧回路の出
力電圧のばらつきを小さくすることを目的とする。
のであって、サブミクロンＣＭＯＳ集積回路とデプレッ
ションＭＯＳ基準電圧回路とを搭載した半導体集積回路
装置において、デプレッションＭＯＳ基準電圧回路の出
力電圧のばらつきを小さくすることを目的とする。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、サブミクロンＣＭＯＳ集積回路とデプレ
ッションＭＯＳ基準電圧回路とを搭載した半導体集積回
路装置において、チャネル領域に短チャネル効果を抑制
するためのイオン注入をおこなう際に、デプレッション
ＭＯＳ基準電圧回路を構成するデプレッション型ＮＭＯ
Ｓトランジスタおよびエンハンスメント型ＮＭＯＳトラ
ンジスタの一方または両方をマスクによって遮蔽してそ
れらに不純物イオンが注入されるのを防ぎ、それによっ
てそれらデプレッション型ＮＭＯＳトランジスタおよび
エンハンスメント型ＮＭＯＳトランジスタの一方または
両方がパンチスルーストッパー層を有しない構成とす
る。
め、本発明は、サブミクロンＣＭＯＳ集積回路とデプレ
ッションＭＯＳ基準電圧回路とを搭載した半導体集積回
路装置において、チャネル領域に短チャネル効果を抑制
するためのイオン注入をおこなう際に、デプレッション
ＭＯＳ基準電圧回路を構成するデプレッション型ＮＭＯ
Ｓトランジスタおよびエンハンスメント型ＮＭＯＳトラ
ンジスタの一方または両方をマスクによって遮蔽してそ
れらに不純物イオンが注入されるのを防ぎ、それによっ
てそれらデプレッション型ＮＭＯＳトランジスタおよび
エンハンスメント型ＮＭＯＳトランジスタの一方または
両方がパンチスルーストッパー層を有しない構成とす
る。
【００１５】この発明によれば、デプレッションＭＯＳ
基準電圧回路を構成するデプレッション型ＮＭＯＳトラ
ンジスタおよびエンハンスメント型ＮＭＯＳトランジス
タの一方または両方には、短チャネル効果を抑制するた
めのイオン注入がおこなわれない。そのため、それらト
ランジスタのしきい値電圧のばらつきを小さく抑えるこ
とができる。
基準電圧回路を構成するデプレッション型ＮＭＯＳトラ
ンジスタおよびエンハンスメント型ＮＭＯＳトランジス
タの一方または両方には、短チャネル効果を抑制するた
めのイオン注入がおこなわれない。そのため、それらト
ランジスタのしきい値電圧のばらつきを小さく抑えるこ
とができる。
【００１６】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しつつ詳細に説明する。
いて図面を参照しつつ詳細に説明する。
【００１７】実施の形態１．図１は、本発明の実施の形
態１にかかる半導体集積回路装置のデプレッションＭＯ
Ｓ基準電圧回路を構成するトランジスタ対の要部を示す
縦断面図である。このトランジスタ対３は、Ｐ型の半導
体基板３１の表面層に形成されたＰ型のウェル３２内
に、チャネル領域４１がこのウェル３２に接して形成さ
れたデプレッション型ＮＭＯＳトランジスタ４と、チャ
ネル領域５１がこのウェル３２に接して形成されたエン
ハンスメント型ＮＭＯＳトランジスタ５とが形成された
構成となっている。デプレッション型ＮＭＯＳトランジ
スタ４とエンハンスメント型ＮＭＯＳトランジスタ５と
はフィールド酸化膜３３によって素子分離されている。
態１にかかる半導体集積回路装置のデプレッションＭＯ
Ｓ基準電圧回路を構成するトランジスタ対の要部を示す
縦断面図である。このトランジスタ対３は、Ｐ型の半導
体基板３１の表面層に形成されたＰ型のウェル３２内
に、チャネル領域４１がこのウェル３２に接して形成さ
れたデプレッション型ＮＭＯＳトランジスタ４と、チャ
ネル領域５１がこのウェル３２に接して形成されたエン
ハンスメント型ＮＭＯＳトランジスタ５とが形成された
構成となっている。デプレッション型ＮＭＯＳトランジ
スタ４とエンハンスメント型ＮＭＯＳトランジスタ５と
はフィールド酸化膜３３によって素子分離されている。
【００１８】デプレッション型ＮＭＯＳトランジスタ４
において、Ｎ+ソース領域、Ｎ-ＬＤＤ領域およびプラグ
領域からなるＮ型半導体領域４２と、Ｎ+ドレイン領
域、Ｎ-ＬＤＤ領域およびプラグ領域からなるＮ型半導
体領域４３とがチャネル領域４１を挟んで形成されてい
る。また、このチャネル領域４１上にはゲート酸化膜４
４が形成され、さらにその上にゲートポリシリコン４５
が形成されている。
において、Ｎ+ソース領域、Ｎ-ＬＤＤ領域およびプラグ
領域からなるＮ型半導体領域４２と、Ｎ+ドレイン領
域、Ｎ-ＬＤＤ領域およびプラグ領域からなるＮ型半導
体領域４３とがチャネル領域４１を挟んで形成されてい
る。また、このチャネル領域４１上にはゲート酸化膜４
４が形成され、さらにその上にゲートポリシリコン４５
が形成されている。
【００１９】エンハンスメント型ＮＭＯＳトランジスタ
５においても同様であり、チャネル領域５１を挟んでＮ
+ソース領域、Ｎ-ＬＤＤ領域およびプラグ領域からなる
Ｎ型半導体領域５２と、Ｎ+ドレイン領域、Ｎ-ＬＤＤ領
域およびプラグ領域からなるＮ型半導体領域５３とが形
成されている。また、ゲートポリシリコン５５はゲート
酸化膜５４を介してチャネル領域５１上に形成されてい
る。
５においても同様であり、チャネル領域５１を挟んでＮ
+ソース領域、Ｎ-ＬＤＤ領域およびプラグ領域からなる
Ｎ型半導体領域５２と、Ｎ+ドレイン領域、Ｎ-ＬＤＤ領
域およびプラグ領域からなるＮ型半導体領域５３とが形
成されている。また、ゲートポリシリコン５５はゲート
酸化膜５４を介してチャネル領域５１上に形成されてい
る。
【００２０】図１に示す構成のトランジスタ対３を形成
するためには、短チャネル効果を抑制するためのイオン
注入をおこなう際に、このトランジスタ対３をマスクに
よって遮蔽して不純物イオンが注入されるのを防げばよ
い。なお、図１においては図示省略したが、実際にはさ
らに層間絶縁膜や配線層や保護膜等が積層されている。
するためには、短チャネル効果を抑制するためのイオン
注入をおこなう際に、このトランジスタ対３をマスクに
よって遮蔽して不純物イオンが注入されるのを防げばよ
い。なお、図１においては図示省略したが、実際にはさ
らに層間絶縁膜や配線層や保護膜等が積層されている。
【００２１】つぎに、本発明者が検証のため、図１に示
す構成のトランジスタ対３を用いて図８に示す構成のデ
プレッションＭＯＳ基準電圧回路を作製し、その出力電
圧Ｖ refのばらつきについて調べた結果について説明す
る。ここで、デプレッション型ＮＭＯＳトランジスタ４
のチャネル長Ｌdおよびチャネル幅（ゲート幅）Ｗdをそ
れぞれ２４０μｍおよびｌ０μｍとし、エンハンスメン
ト型ＮＭＯＳトランジスタ５のチャネル長Ｌeおよびチ
ャネル幅Ｗeをそれぞれ１６０μｍおよびｌ２μｍとし
た。そして、出力電圧Ｖrefが０．９２Ｖになるように
イオンドーズ量を調整した。
す構成のトランジスタ対３を用いて図８に示す構成のデ
プレッションＭＯＳ基準電圧回路を作製し、その出力電
圧Ｖ refのばらつきについて調べた結果について説明す
る。ここで、デプレッション型ＮＭＯＳトランジスタ４
のチャネル長Ｌdおよびチャネル幅（ゲート幅）Ｗdをそ
れぞれ２４０μｍおよびｌ０μｍとし、エンハンスメン
ト型ＮＭＯＳトランジスタ５のチャネル長Ｌeおよびチ
ャネル幅Ｗeをそれぞれ１６０μｍおよびｌ２μｍとし
た。そして、出力電圧Ｖrefが０．９２Ｖになるように
イオンドーズ量を調整した。
【００２２】図２は、図１に示す構成のトランジスタ対
よりなるデプレッションＭＯＳ基準電圧回路の出力電圧
のばらつきを示す特性図である。図２において、横軸は
基準電圧出力、すなわちデプレッションＭＯＳ基準電圧
回路の出力電圧Ｖrefであり、縦軸は測定した頻度を規
格化したものである（図５および図７も同じ）。図２よ
り、出力電圧Ｖrefは９２０ｍＶ±８０ｍＶであり、ば
らつきの範囲は±８０ｍＶであった。
よりなるデプレッションＭＯＳ基準電圧回路の出力電圧
のばらつきを示す特性図である。図２において、横軸は
基準電圧出力、すなわちデプレッションＭＯＳ基準電圧
回路の出力電圧Ｖrefであり、縦軸は測定した頻度を規
格化したものである（図５および図７も同じ）。図２よ
り、出力電圧Ｖrefは９２０ｍＶ±８０ｍＶであり、ば
らつきの範囲は±８０ｍＶであった。
【００２３】比較として、図６に示す構成のトランジス
タ対を用いて図８に示す構成のデプレッションＭＯＳ基
準電圧回路を作製し、その出力電圧Ｖrefのばらつきに
ついて調べた。図６に示すように、このトランジスタ対
では、Ｐ型のウェル３２の表面層にＰ型のパンチスルー
ストッパー層３４が形成されている。そして、デプレッ
ション型ＮＭＯＳトランジスタ７のチャネル領域７１お
よびエンハンスメント型ＮＭＯＳトランジスタ９のチャ
ネル領域９１はいずれも、このパンチスルーストッパー
層３４の表面層においてパンチスルーストッパー層３４
に接して形成されている。
タ対を用いて図８に示す構成のデプレッションＭＯＳ基
準電圧回路を作製し、その出力電圧Ｖrefのばらつきに
ついて調べた。図６に示すように、このトランジスタ対
では、Ｐ型のウェル３２の表面層にＰ型のパンチスルー
ストッパー層３４が形成されている。そして、デプレッ
ション型ＮＭＯＳトランジスタ７のチャネル領域７１お
よびエンハンスメント型ＮＭＯＳトランジスタ９のチャ
ネル領域９１はいずれも、このパンチスルーストッパー
層３４の表面層においてパンチスルーストッパー層３４
に接して形成されている。
【００２４】なお、図６において、符号７２、７３、９
２および９３はソース−ドレイン領域となるＮ型半導体
領域であり、符号７４および９４はゲート酸化膜であ
り、符号７５および９５はゲートポリシリコンである。
２および９３はソース−ドレイン領域となるＮ型半導体
領域であり、符号７４および９４はゲート酸化膜であ
り、符号７５および９５はゲートポリシリコンである。
【００２５】図７は、図６に示す構成のトランジスタ対
よりなるデプレッションＭＯＳ基準電圧回路の出力電圧
のばらつきを示す特性図である。図７より、出力電圧Ｖ
refは９２０ｍＶ±１４０ｍＶであり、ばらつきの範囲
は±１４０ｍＶであった。なお、デプレッション型ＮＭ
ＯＳトランジスタ７およびエンハンスメント型ＮＭＯＳ
トランジスタ９のデバイスサイズ等については図２の場
合と同じである。
よりなるデプレッションＭＯＳ基準電圧回路の出力電圧
のばらつきを示す特性図である。図７より、出力電圧Ｖ
refは９２０ｍＶ±１４０ｍＶであり、ばらつきの範囲
は±１４０ｍＶであった。なお、デプレッション型ＮＭ
ＯＳトランジスタ７およびエンハンスメント型ＮＭＯＳ
トランジスタ９のデバイスサイズ等については図２の場
合と同じである。
【００２６】上述した実施の形態１によれば、デプレッ
ションＭＯＳ基準電圧回路を構成するデプレッション型
ＮＭＯＳトランジスタ４およびエンハンスメント型ＮＭ
ＯＳトランジスタ５のいずれにおいても、チャネル領域
４１，５１に短チャネル効果を抑制するためのイオン注
入がおこなわれないため、それらトランジスタ４，５に
よって構成されるデプレッションＭＯＳ基準電圧回路の
出力電圧のばらつきを小さくすることができる。
ションＭＯＳ基準電圧回路を構成するデプレッション型
ＮＭＯＳトランジスタ４およびエンハンスメント型ＮＭ
ＯＳトランジスタ５のいずれにおいても、チャネル領域
４１，５１に短チャネル効果を抑制するためのイオン注
入がおこなわれないため、それらトランジスタ４，５に
よって構成されるデプレッションＭＯＳ基準電圧回路の
出力電圧のばらつきを小さくすることができる。
【００２７】実施の形態２．図３は、本発明の実施の形
態２にかかる半導体集積回路装置のデプレッションＭＯ
Ｓ基準電圧回路を構成するトランジスタ対の一例の要部
を示す縦断面図である。このトランジスタ対６は、図６
に示す構成のトランジスタ対におけるデプレッション型
ＮＭＯＳトランジスタ７と、図１に示す構成のトランジ
スタ対３におけるエンハンスメント型ＮＭＯＳトランジ
スタ５とを組み合わせたものである。つまり、デプレッ
ション型ＮＭＯＳトランジスタ７側にのみ、短チャネル
効果を抑制するためのイオン注入によってパンチスルー
ストッパー層３４が形成されている。エンハンスメント
型ＮＭＯＳトランジスタ５側にはパンチスルーストッパ
ー層は形成されていない。
態２にかかる半導体集積回路装置のデプレッションＭＯ
Ｓ基準電圧回路を構成するトランジスタ対の一例の要部
を示す縦断面図である。このトランジスタ対６は、図６
に示す構成のトランジスタ対におけるデプレッション型
ＮＭＯＳトランジスタ７と、図１に示す構成のトランジ
スタ対３におけるエンハンスメント型ＮＭＯＳトランジ
スタ５とを組み合わせたものである。つまり、デプレッ
ション型ＮＭＯＳトランジスタ７側にのみ、短チャネル
効果を抑制するためのイオン注入によってパンチスルー
ストッパー層３４が形成されている。エンハンスメント
型ＮＭＯＳトランジスタ５側にはパンチスルーストッパ
ー層は形成されていない。
【００２８】また、図４は、本発明の実施の形態２にか
かる半導体集積回路装置のデプレッションＭＯＳ基準電
圧回路を構成するトランジスタ対の他の例の要部を示す
縦断面図である。このトランジスタ対８は、図６に示す
構成のトランジスタ対におけるエンハンスメント型ＮＭ
ＯＳトランジスタ９と、図１に示す構成のトランジスタ
対３におけるデプレッション型ＮＭＯＳトランジスタ４
とを組み合わせたものである。つまり、パンチスルース
トッパー層３４は、エンハンスメント型ＮＭＯＳトラン
ジスタ９側にのみ形成されており、デプレッション型Ｎ
ＭＯＳトランジスタ４側には形成されていない。
かる半導体集積回路装置のデプレッションＭＯＳ基準電
圧回路を構成するトランジスタ対の他の例の要部を示す
縦断面図である。このトランジスタ対８は、図６に示す
構成のトランジスタ対におけるエンハンスメント型ＮＭ
ＯＳトランジスタ９と、図１に示す構成のトランジスタ
対３におけるデプレッション型ＮＭＯＳトランジスタ４
とを組み合わせたものである。つまり、パンチスルース
トッパー層３４は、エンハンスメント型ＮＭＯＳトラン
ジスタ９側にのみ形成されており、デプレッション型Ｎ
ＭＯＳトランジスタ４側には形成されていない。
【００２９】図５は、図３または図４に示す構成のトラ
ンジスタ対６，８よりなるデプレッションＭＯＳ基準電
圧回路の出力電圧のばらつきを示す特性図である。図５
より、出力電圧Ｖrefは９２０ｍＶ±１００ｍＶであ
り、ばらつきの範囲は±１００ｍＶであった。なお、デ
プレッション型ＮＭＯＳトランジスタ４，７およびエン
ハンスメント型ＮＭＯＳトランジスタ５，９のデバイス
サイズ等については図２の場合と同じである。
ンジスタ対６，８よりなるデプレッションＭＯＳ基準電
圧回路の出力電圧のばらつきを示す特性図である。図５
より、出力電圧Ｖrefは９２０ｍＶ±１００ｍＶであ
り、ばらつきの範囲は±１００ｍＶであった。なお、デ
プレッション型ＮＭＯＳトランジスタ４，７およびエン
ハンスメント型ＮＭＯＳトランジスタ５，９のデバイス
サイズ等については図２の場合と同じである。
【００３０】上述した実施の形態２によれば、デプレッ
ションＭＯＳ基準電圧回路を構成するデプレッション型
ＮＭＯＳトランジスタ４またはエンハンスメント型ＮＭ
ＯＳトランジスタ５のいずれか一方において、チャネル
領域４１，５１に短チャネル効果を抑制するためのイオ
ン注入がおこなわれないため、それらトランジスタ４，
５を用いて構成されるデプレッションＭＯＳ基準電圧回
路の出力電圧のばらつきを小さくすることができる。
ションＭＯＳ基準電圧回路を構成するデプレッション型
ＮＭＯＳトランジスタ４またはエンハンスメント型ＮＭ
ＯＳトランジスタ５のいずれか一方において、チャネル
領域４１，５１に短チャネル効果を抑制するためのイオ
ン注入がおこなわれないため、それらトランジスタ４，
５を用いて構成されるデプレッションＭＯＳ基準電圧回
路の出力電圧のばらつきを小さくすることができる。
【００３１】以上において本発明は上述した実施の形態
に限らず、種々変更可能である。たとえばデバイスサイ
ズ等は適宜選択可能である。なお、デプレッションＭＯ
Ｓ基準電圧回路はサブミクロンＣＭＯＳ集積回路と同一
基板上に集積されるが、サブミクロンＣＭＯＳ集積回路
の構成等については説明および図示を省略した。
に限らず、種々変更可能である。たとえばデバイスサイ
ズ等は適宜選択可能である。なお、デプレッションＭＯ
Ｓ基準電圧回路はサブミクロンＣＭＯＳ集積回路と同一
基板上に集積されるが、サブミクロンＣＭＯＳ集積回路
の構成等については説明および図示を省略した。
【００３２】
【発明の効果】本発明によれば、デプレッションＭＯＳ
基準電圧回路を構成するデプレッション型ＮＭＯＳトラ
ンジスタおよびエンハンスメント型ＮＭＯＳトランジス
タの一方または両方には、短チャネル効果を抑制するた
めのイオン注入がおこなわれないため、それらトランジ
スタのしきい値電圧のばらつきを小さく抑えることがで
きるので、デプレッションＭＯＳ基準電圧回路の出力電
圧のばらつきを小さくすることができる。
基準電圧回路を構成するデプレッション型ＮＭＯＳトラ
ンジスタおよびエンハンスメント型ＮＭＯＳトランジス
タの一方または両方には、短チャネル効果を抑制するた
めのイオン注入がおこなわれないため、それらトランジ
スタのしきい値電圧のばらつきを小さく抑えることがで
きるので、デプレッションＭＯＳ基準電圧回路の出力電
圧のばらつきを小さくすることができる。
【図１】本発明の実施の形態１にかかる半導体集積回路
装置のデプレッションＭＯＳ基準電圧回路を構成するト
ランジスタ対の要部を示す縦断面図である。
装置のデプレッションＭＯＳ基準電圧回路を構成するト
ランジスタ対の要部を示す縦断面図である。
【図２】図１に示す構成のトランジスタ対よりなるデプ
レッションＭＯＳ基準電圧回路の出力電圧のばらつきを
示す特性図である。
レッションＭＯＳ基準電圧回路の出力電圧のばらつきを
示す特性図である。
【図３】本発明の実施の形態２にかかる半導体集積回路
装置のデプレッションＭＯＳ基準電圧回路を構成するト
ランジスタ対の一例の要部を示す縦断面図である。
装置のデプレッションＭＯＳ基準電圧回路を構成するト
ランジスタ対の一例の要部を示す縦断面図である。
【図４】本発明の実施の形態２にかかる半導体集積回路
装置のデプレッションＭＯＳ基準電圧回路を構成するト
ランジスタ対の他の例の要部を示す縦断面図である。
装置のデプレッションＭＯＳ基準電圧回路を構成するト
ランジスタ対の他の例の要部を示す縦断面図である。
【図５】図３または図４に示す構成のトランジスタ対よ
りなるデプレッションＭＯＳ基準電圧回路の出力電圧の
ばらつきを示す特性図である。
りなるデプレッションＭＯＳ基準電圧回路の出力電圧の
ばらつきを示す特性図である。
【図６】従来のデプレッションＭＯＳ基準電圧回路を構
成するトランジスタ対の要部を示す縦断面図である。
成するトランジスタ対の要部を示す縦断面図である。
【図７】図６に示す構成のトランジスタ対よりなるデプ
レッションＭＯＳ基準電圧回路の出力電圧のばらつきを
示す特性図である。
レッションＭＯＳ基準電圧回路の出力電圧のばらつきを
示す特性図である。
【図８】デプレッション型ＮＭＯＳトランジスタとエン
ハンスメン卜型ＮＭＯＳトランジスタとからなる基準電
圧回路の構成を示す図である。
ハンスメン卜型ＮＭＯＳトランジスタとからなる基準電
圧回路の構成を示す図である。
【図９】図８に示す構成のデプレッションＭＯＳ基準電
圧回路を使用したアナログ回路における基準電圧回路の
構成を示す図である。
圧回路を使用したアナログ回路における基準電圧回路の
構成を示す図である。
１ デプレッションＭＯＳ基準電圧回路
４，７，１１ デプレッション型ＮＭＯＳトランジス
タ ５，９，１２ エンハンスメント型ＮＭＯＳトランジ
スタ ３２ ウェル ３４ パンチスルーストッパー層
タ ５，９，１２ エンハンスメント型ＮＭＯＳトランジ
スタ ３２ ウェル ３４ パンチスルーストッパー層
Claims (3)
- 【請求項１】 ゲート長がサブミクロン以下のＣＭＯＳ
集積回路とデプレッションＭＯＳ基準電圧回路とを搭載
した半導体集積回路装置において、 デプレッションＭＯＳ基準電圧回路を構成するデプレッ
ション型ＮＭＯＳトランジスタおよびエンハンスメント
型ＮＭＯＳトランジスタのうち、デプレッション型ＮＭ
ＯＳトランジスタのチャネル層はＰ型ウェル内のＰ型パ
ンチスルーストッパー層に接し、一方、エンハンスメン
ト型ＮＭＯＳトランジスタのチャネル層はＰ型ウェルに
接していることを特徴とする半導体集積回路装置。 - 【請求項２】 ゲート長がサブミクロン以下のＣＭＯＳ
集積回路とデプレッションＭＯＳ基準電圧回路とを搭載
した半導体集積回路装置において、 デプレッションＭＯＳ基準電圧回路を構成するデプレッ
ション型ＮＭＯＳトランジスタおよびエンハンスメント
型ＮＭＯＳトランジスタのうち、デプレッション型ＮＭ
ＯＳトランジスタのチャネル層はＰ型ウェルに接し、一
方、エンハンスメント型ＮＭＯＳトランジスタのチャネ
ル層はＰ型ウェル内のＰ型パンチスルーストッパー層に
接していることを特徴とする半導体集積回路装置。 - 【請求項３】 ゲート長がサブミクロン以下のＣＭＯＳ
集積回路とデプレッションＭＯＳ基準電圧回路とを搭載
した半導体集積回路装置において、 デプレッションＭＯＳ基準電圧回路を構成するデプレッ
ション型ＮＭＯＳトランジスタおよびエンハンスメント
型ＮＭＯＳトランジスタはいずれも、それらのチャネル
層がＰ型ウェルに接していることを特徴とする半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001353037A JP2003152099A (ja) | 2001-11-19 | 2001-11-19 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001353037A JP2003152099A (ja) | 2001-11-19 | 2001-11-19 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003152099A true JP2003152099A (ja) | 2003-05-23 |
Family
ID=19165121
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001353037A Pending JP2003152099A (ja) | 2001-11-19 | 2001-11-19 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003152099A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010067754A (ja) * | 2008-09-10 | 2010-03-25 | Seiko Instruments Inc | 半導体装置 |
| JP2010153683A (ja) * | 2008-12-26 | 2010-07-08 | Hitachi Ltd | 半導体装置 |
| JP2011124272A (ja) * | 2009-12-08 | 2011-06-23 | Oki Semiconductor Co Ltd | 半導体装置及びその製造方法 |
| KR20140041374A (ko) * | 2012-09-27 | 2014-04-04 | 세이코 인스트루 가부시키가이샤 | 반도체 집적 회로 장치 |
| JP2014071515A (ja) * | 2012-09-27 | 2014-04-21 | Seiko Instruments Inc | 基準電圧発生装置 |
| JP2016143227A (ja) * | 2015-02-02 | 2016-08-08 | ローム株式会社 | 定電圧生成回路 |
-
2001
- 2001-11-19 JP JP2001353037A patent/JP2003152099A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2014072235A (ja) * | 2012-09-27 | 2014-04-21 | Seiko Instruments Inc | 半導体集積回路装置 |
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| US10014294B2 (en) * | 2012-09-27 | 2018-07-03 | Ablic Inc. | Semiconductor integrated circuit device having enhancement type NMOS and depression type MOS with N-type channel impurity region and P-type impurity layer under N-type channel impurity region |
| KR102074124B1 (ko) * | 2012-09-27 | 2020-02-06 | 에이블릭 가부시키가이샤 | 반도체 집적 회로 장치 |
| JP2016143227A (ja) * | 2015-02-02 | 2016-08-08 | ローム株式会社 | 定電圧生成回路 |
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