KR102074124B1 - 반도체 집적 회로 장치 - Google Patents

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Abstract

과제
출력 전압 안정성이 우수한 정전압 회로를 제공한다.
해결 수단
인핸스형 NMOS 와 디프레션형 NMOS 를 직렬로 접속하여 구성하는 정전압 회로에 있어서, 디프레션형 NMOS 의 백 바이어스 효과를 높이기 위해, 디프레션형 NMOS 를 탑재하는 P 형 웰 영역만 불순물 농도를 짙게 한다.

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은, 높은 출력 전압 정밀도가 요구되는 아날로그 반도체 집적 회로 장치에 관한 것이다.
반도체 집적 회로에 있어서, 전원 전압에 상관없이 일정한 전압을 출력하는 정전압 회로는, 도 2(1) 및 도 2(2) 에 나타내는 바와 같이 인핸스형과 디프레션형의 2 개의 N 채널 전계 효과형 MOS 트랜지스터 (이하, NMOS 라고 한다) 를 직렬 접속하여 구성하는 방식이 간편하고 저비용으로 실현할 수 있기 때문에 널리 채용되고 있다.
도 2(1) 에 있어서, 인핸스형의 NMOS (101) 는, 소스 단자 및 P 형 웰 영역 (이하 Pwell 이라고 한다) 에 접속하는 보디 단자를 정전압 회로에 있어서의 최저 전위인 접지 단자에 접속하고, 게이트 단자 및 드레인 단자는 디프레션형 NMOS (102) 의 소스 단자에 접속하고 있다.
또, 디프레션형 NMOS (102) 의 드레인 단자는, 정전압 회로의 최고 전위가 되는 전원 전압 단자에 접속하고, 게이트 단자는 NMOS (102) 의 소스 단자에 접속하고 있다.
이와 같은 접속을 실시하면, 먼저 NMOS (101) 에 대해서는 게이트 단자와 드레인 단자의 전위가 공통되기 때문에 포화 동작이 되고, NMOS (102) 에 대해서도 어느 크기 이상의 전압이 드레인 단자에 인가되면 포화 동작이 되기 때문에, 각각의 NMOS 의 전류가 일치하는 점에서, 하기에 나타내는 바와 같이, 각각의 포화 전류가 균형을 이루고 있는 상태를 나타내는 간단한 관계식이 얻어진다.
Kne(Vg1-Vtne)2=Knd(Vg2-Vtnd)2 … (a) 식
여기서, Kne, Vg1, Vtne 는 각각 NMOS (101) 의 상호 컨덕턴스, 게이트 전위, 임계값 전압이고, Knd, Vg2, Vtnd 는 각각 NMOS (102) 의 상호 컨덕턴스, 게이트 전위, 임계값 전압이다.
이 관계로부터 정전압 회로의 출력값 (Vout) 은 하기와 같이 된다.
Vout=(Knd/Kne)1/2ㆍ｜Vtnd｜＋Vtne … (b) 식
이상과 같이 Vout 은 각각의 NMOS 의 소자 특성으로 조정하는 것이 가능하지만, 도 2 에서는 NMOS (102) 의 보디 단자는 소스 단자보다 전위가 낮게 되어 있기 때문에, 상기 Vtnd, Knd 는 Vout 만큼의 전압의 백 바이어스 효과가 가해진 상태에서의 임계값 전압, 상호 컨덕턴스이다. 이 백 바이어스 효과에 의한 특성 변화를 피하고자 하는 경우에는, 보디 단자를 소스 단자에 접속하게 된다. 그 경우에는 NMOS (101, 102) 를 탑재하는 각각의 Pwell 영역의 전위가 바뀌도록 반도체 기판으로서 N 형 기판 상을 선택하고, 각각 PN 접합 분리된 Pwell 영역을 형성하고, 각각의 Pwell 영역 상에 NMOS (101 와 102) 를 형성해야 한다. 이와 같은 예를 제외하면, 도 2 의 회로 구성은 반도체 기판의 극성에 관계없이 범용성이 높은 것이라고 할 수 있다.
다음으로, 도 4 에 기초하여 상기 종래의 반도체 집적 회로 장치의 제조 방법의 개략을 설명한다. 설명하는 부분의 명칭은 도 2 와 동일하게 한다.
먼저, P 형 혹은 N 형의 반도체 기판을 준비하고, 원하는 NMOS 형성 예정 영역에 붕소 (B) 혹은 BF2 의 P 형 불순물을 이온 주입법으로 주입 후, 열 확산을 실시하여 Pwell 영역을 형성한다 (a). 이 Pwell 영역의 불순물 농도는 1×1016 ㎝-3 내지 1×1017 ㎝-3 사이의 값이며 수 ㎛ 의 깊이가 되도록 불순물 주입량 및 열 확산의 조건을 선택한다.
다음으로, 소자끼리를 전기적으로 분리시키기 위해 LOCOS 법 등을 이용하여 소자 분리 영역을 형성한다 (b).
다음으로, 인핸스형 NMOS 의 임계값 전압을 원하는 값이 되도록 조정하기 위해, 붕소 (B) 혹은 BF2 의 P 형 불순물을 인핸스형 NMOS 형성 예정 영역에 이온 주입법으로 주입한다 (c).
다음으로, 디프레션형 NMOS 의 임계값 전압을 원하는 값이 되도록 조정하기 위해 인 (P) 혹은 비소 (As) 의 N 형 불순물을 디프레션형 NMOS 형성 예정 영역에 이온 주입법으로 주입한다 (d).
다음으로, 열 산화법에 의해 인핸스형 NMOS 및 디프레션형 NMOS 의 게이트 산화막을 형성한다 (e).
다음으로, 인핸스형 NMOS 및 디프레션형 NMOS 의 게이트 전극을 형성하기 위해, PolySi 막의 퇴적 및 1×1019 ㎝-3 이상이 되도록 고농도의 불순물 주입을 이온 주입법 혹은 열 확산법으로 실시하여 패터닝을 실시한다 (f).
다음으로, 인핸스형 NMOS 및 디프레션형 NMOS 의 소스/드레인 영역, 및 채널 아래의 Pwell 영역 (보디 영역이라고 한다) 의 전위를 부여하기 위한 영역을 형성하기 위해, 불순물 주입을 이온 주입법으로 실시한다. 이 때, 소스/드레인 형성을 위한 N 형 고농도 불순물은 1×1019 ㎝-3 이상이 되는 농도로 하고, 게이트 전극단(端)으로부터 소정의 거리만큼 이간시켜 배치한다. 한편, 이 소스/드레인의 N 형 고농도 불순물 영역에서부터 게이트 전극단까지는 5×1016 ㎝-3 내지 5×1017 ㎝-3 이 되는 N 형 저농도 불순물 영역을 형성한다. 이 N 형 저농도 불순물 영역은 고전압을 인가했을 경우의 전계 완화의 역할을 한다 (g).
다음으로, 전체에 산화막으로 이루어지는 절연막을 퇴적시키고, 소정 위치에 콘택트 홀을 형성한 후에, 각각의 NMOS 소자의 게이트ㆍ소스ㆍ드레인ㆍ보디의 전위를 부여하기 위해 금속 배선의 형성을 금속막의 스퍼터링 및 패터닝에 의해 실시한다 (h).
또, 종래 기술의 다른 정전압 회로예에 대하여 도 3(1), 도 3(2) 를 기초로 설명한다. 도 3(1) 및 도 3(2) 에서는, 도 2(1) 및 도 2(2) 와 동일한 NMOS 소자를 사용하고, 배선 방법만을 바꾼 것이다. 즉, 디프레션형 NMOS (102) 의 게이트 단자를 정전압 회로에 있어서의 최저 전위인 접지 단자에 접속하는 변경을 실시하고 있다. 이것은, 디프레션형 NMOS (102) 의 게이트 전압을 Vout 만큼 마이너스측으로 시프트시키기 때문에, 출력 전압과 소비 전류를 크게 저하시킬 수 있다. 상기와 같은 정전압 회로의 방식에 대해서는, 예를 들어 특허문헌 1 에 개시되어 있다.
일본 공개특허공보 2008-293409호
상기와 같은 저전압 회로를 포함하는 반도체 집적 회로 장치를 수지 패키지 중에 봉지하기 위한 종래의 실장을 실시하면 이하와 같은 과제가 있었다.
예를 들어, 인핸스형 NMOS 나 디프레션형 NMOS 의 임계값 전압이나 상호 컨덕턴스가 양산에 있어서 불균일한 경우, 정전압 회로의 출력 전압이 불균일해져 버린다. 또, 온도 등의 환경 변동에 의해서도 그 출력 전압이 변동되어 버린다. 그 때문에, 정전압 회로의 출력 전압의 변동을 작게 할 수 있는 NMOS 소자 구조 혹은 반도체 집적 회로 방식을 실현하는 방법이 요망되고 있었다.
이와 같은 과제를 해결하기 위해, P 형 웰 영역 상에 형성하고, 게이트 산화막과, 게이트 전극과, N 형 저농도 영역 및 N 형 고농도 영역으로 이루어지는 소스 및 드레인 영역을 갖고, 임계값 전압이 정 (正) 의 값을 갖는 인핸스형의 제 1 N 채널형 MOS 트랜지스터와, P 형 웰 영역 상에 형성하고, 게이트 산화막과, 게이트 전극과, N 형 저농도 영역 및 N 형 고농도 영역으로 이루어지는 소스 및 드레인 영역과 N 형의 채널 불순물 영역을 갖고, 임계값 전압이 부 (負) 의 값을 갖는 디프레션형의 제 2 N 채널형 MOS 트랜지스터로 이루어지고, 제 1 NMOS 의, 게이트 전극에 접속하는 게이트 단자 및 드레인 영역에 접속하는 드레인 단자를 제 2 NMOS 의 소스 영역에 접속하는 소스 단자 및 게이트 단자에 접속하고, 제 1 NMOS 의 소스 단자 및 P 형 웰 영역에 접속하는 보디 단자를 회로 상의 최저 전위인 접지 전위로 하고, 제 2 NMOS 의 드레인 단자를 회로 상의 최대 전위인 전원 전압으로 하고, 보디 단자를 접지 전위로 하고, 제 2 NMOS 를 탑재하는 P 형 웰 영역의 불순물 농도가 제 1 NMOS 를 탑재하는 P 형 웰 영역의 불순물 농도보다 짙은 반도체 집적 회로 장치로 하였다.
또는 P 형 웰 영역 상에 형성하고, 게이트 산화막과, 게이트 전극과, N 형 저농도 영역 및 N 형 고농도 영역으로 이루어지는 소스 및 드레인 영역을 갖고, 임계값 전압이 정의 값을 갖는 인핸스형의 제 1 N 채널형 MOS 트랜지스터와, P 형 웰 영역 상에 형성하고, 게이트 산화막과, 게이트 전극과, N 형 저농도 영역 및 N 형 고농도 영역으로 이루어지는 소스 및 드레인 영역과 N 형의 채널 불순물 영역을 갖고, 임계값 전압이 부의 값을 갖는 디프레션형의 제 2 N 채널형 MOS 트랜지스터로 이루어지고, 제 1 NMOS 의, 게이트 전극에 접속하는 게이트 단자 및 드레인 영역에 접속하는 드레인 단자를 제 2 NMOS 의 소스 영역에 접속하는 소스 단자에 접속하고, 제 1 NMOS 의 소스 단자 및 P 형 웰 영역에 접속하는 보디 단자를 회로 상의 최저 전위인 접지 전위로 하고, 제 2 NMOS 의 드레인 단자를 회로 상의 최대 전위인 전원 전압으로 하고, 게이트 단자 및 보디 단자를 접지 전위로 하고, 제 2 NMOS 를 탑재하는 P 형 웰 영역의 불순물 농도가 제 1 NMOS 를 탑재하는 P 형 웰 영역의 불순물 농도보다 짙은 반도체 집적 회로 장치로 하였다.
또한 제 1 NMOS 를 탑재하는 P 형 웰 영역의 농도가 1×1017 ㎝-3 보다 옅고, 제 2 NMOS 를 탑재하는 P 형 웰 영역의 농도가 1×1017 ㎝-3 보다 짙은 반도체 집적 회로 장치로 하였다.
또는 제 1 및 제 2 NMOS 의 P 형 웰 영역의 농도는 동일하면서, 제 2 NMOS 의 N 형의 채널 불순물 영역 아래에, 부분적으로 P 형 웰 영역보다 짙은 P 형 불순물층을 갖는 반도체 집적 회로 장치로 하였다.
또한, 제 1 NMOS 를 탑재하는 P 형 웰 영역의 농도가 1×1017 ㎝-3 보다 옅고, 제 2 NMOS 의 N 형의 채널 불순물 영역 아래의, 부분적으로 P 형 웰 영역보다 짙은 P 형 불순물층의 농도가 1×1017 ㎝-3 보다 짙은 반도체 집적 회로 장치로 하였다.
또는 제 2 NMOS 의 소스/드레인 영역이 게이트 전극에 근접한 N 형 저농도 영역과, N 형 저농도 영역에 접하여 콘택트 홀 아래에 형성하는 N 형 고농도 영역으로 이루어지고, 소스 영역 내의 N 형 저농도 영역에 있어서의 게이트 전극단에서부터 N 형 고농도 영역까지의 길이가, 드레인 영역 내의 N 형 저농도 영역에 있어서의 게이트 전극단에서부터 N 형 고농도 영역까지의 길이보다 긴 반도체 집적 회로 장치로 하였다.
본 발명에 의하면, 정전압 회로의 출력 전압의 변동을 억제할 수 있어, 고정밀도의 아날로그 반도체 집적 회로 장치를 제공하는 것이 가능해진다.
도 1 은 본 발명의 제 1 실시예의 반도체 집적 회로 장치를 포함하는 모식 단면도이다.
도 2(1) 은 종래의 반도체 집적 회로 장치를 포함하는 모식 단면도이고, 도 2(2) 는 종래의 반도체 집적 회로 장치의 회로 결선도이다.
도 3(1) 은 종래의 다른 반도체 집적 회로 장치를 포함하는 모식 단면도이고, 도 3(2) 는 종래의 다른 반도체 집적 회로 장치의 회로 결선도이다.
도 4 는 종래의 반도체 집적 회로 장치를 제조하기 위한 공정 플로우도이다.
도 5 는 본 발명의 제 1 실시예의 반도체 집적 회로 장치를 제조하기 위한 공정 플로우도이다.
도 6 은 디프레션형 NMOS 트랜지스터의 게이트 전압-드레인 전류 관계도이다.
도 7 은 본 발명의 제 1 실시예의 다른 반도체 집적 회로 장치를 포함하는 모식 단면도이다.
도 8 은 본 발명의 제 2 실시예의 반도체 집적 회로 장치를 포함하는 모식 단면도이다.
도 9 는 본 발명의 제 2 실시예의 다른 반도체 집적 회로 장치를 포함하는 모식 단면도이다.
도 10 은 본 발명의 제 2 실시예의 반도체 집적 회로 장치를 제조하기 위한 공정 플로우도이다.
도 11 은 본 발명의 제 3 실시예의 반도체 집적 회로 장치를 포함하는 모식 단면도이다.
도 12 는 본 발명의 제 3 실시예의 다른 반도체 집적 회로 장치를 포함하는 모식 단면도이다.
이하에 본 발명의 실시형태를 도면에 기초하여 설명한다. 도 1 은, 본 발명의 제 1 실시예인 반도체 집적 회로 장치의 단면도로, 정전압 회로에 있어서 디프레션형 NMOS 에 가해지는 백 바이어스를 유효하게 활용한 예이다.
도 1 은 종래예인 도 2 에 본 발명의 특징을 부가한 정전압 회로의 단면도로 되어 있다. 그 차이는, 인핸스형 NMOS (101) 와 디프레션형 NMOS (102) 를 탑재하는 Pwell 영역을 따로따로 형성하고, 각각의 Pwell 영역의 불순물 농도를 바꾸고 있는 것이다. 즉, 인핸스형 NMOS (101) 를 탑재하는 Pwell 영역 (5) 의 농도는 1×1015 ㎝-3 이상 1×1017 ㎝-3 미만의 일반적인 농도로 하고, 디프레션형 NMOS (102) 를 탑재하는 Pwell 영역 (6) 의 농도는 특별히 이 부분만 1×1017 ㎝-3 이상의 농도로 한다.
이와 같이 함으로써, 원래 디프레션형 NMOS 에 대해 보디 단자에 인가되고 있는 백 바이어스 효과를 강화시키는 효과를 발휘하게 하고 있다.
NMOS 에 있어서 보디 단자에 부의 백 바이어스를 인가했을 경우, 채널에 있어서의 불순물 프로파일에 따라 다르기도 하지만, 임계값 전압이 높아지는 방향으로, 또한 상호 컨덕턴스 (도 6 의 전압-전류 특성에 있어서의 기울기에 상당) 가 낮아지는 방향으로 시프트한다.
이 효과는 Pwell 농도가 짙을수록 현저하다. 그 이유는 백 바이어스를 인가했을 때에 발생하는 게이트 아래의 공핍층 내 전하와 균형을 이루기 위해 필요로 하는 게이트 전압만큼 임계값 전압이 상승하는데, Pwell 농도를 증가시킴으로써 공핍층 전하 밀도가 상승하기 때문에, 임계값 전압의 상승이 보다 커지기 때문이다. 또, 그 때 채널을 흐르는 평면 방향의 전류에 대해 수직 방향으로 전계가 강해지기 때문에, 캐리어의 이동도가 저하되어 상호 컨덕턴스는 감소한다.
이와 같은 효과를 도 1 의 반도체 집적 회로 장치에 대해서 생각하면, 예를 들어 (b) 식에 있어서 Vtne 가 어떠한 원인으로 변화했을 경우, 종래예에서는 그 변화분에 상당하는 출력 전압의 변화가 발생한다. 단, 백 바이어스 효과에 의해 하기와 같은 Vout 값의 변화를 억제하는 피드백이 크게 작용하여 변동폭이 억제되지만, 본 예에서는 디프레션형 NMOS 를 탑재하고 있는 Pwell 농도를 짙게 하고 있기 때문에 보다 현저하게 하기 효과가 발휘된다. 이것은 Kne, Vtnd, Knd 의 변화에 대해서도 동일한 효과가 작용한다.
Vtne 증가 (감소)
→Vout 값 증가 (감소)
→백 바이어스 효과에 의한 Vtnd 증가 (감소)/Knd 감소 (증가)
→Vout 값 감소 (증가)
또, 이들의 소자 특성이 온도 등의 외부 요인으로 변화했을 경우에도 동일한 효과가 있어, 출력 전압의 변동에 대해 매우 안정적인 정전압 회로로 할 수 있다.
다음으로, 도 5 에 기초하여 본 실시예의 반도체 집적 회로 장치의 제조 방법의 개략을 설명한다. 설명하는 부분의 번호는 도 1 과 동일하게 한다.
먼저, P 형 혹은 N 형의 반도체 기판 (1) 을 준비하고, 원하는 NMOS 형성 예정 영역에 붕소 (B) 혹은 BF2 의 P 형 불순물을 이온 주입법으로 주입 후, 열 확산을 실시하여 상이한 농도를 갖는 Pwell 영역 (5, 6) 을 형성한다 (단계 a, b). Pwell 영역 (5) 의 불순물 농도는 1×1016 ㎝-3 이상 1×1017 ㎝-3 미만의 값, Pwell 영역 (6) 의 불순물 농도는 1×1017 ㎝-3 이상의 값이며 모두 수 ㎛ 의 깊이가 되도록 불순물 주입량 및 열 확산의 조건을 선택한다.
다음으로, 소자끼리를 전기적으로 분리시키기 위해 LOCOS 법 등을 이용하여 소자 분리 영역을 형성한다 (단계 c).
다음으로, 인핸스형 NMOS 의 임계값 전압을 원하는 값이 되도록 조정하기 위해 붕소 (B) 혹은 BF2 의 P 형 불순물을 인핸스형 NMOS 형성 예정 영역에 이온 주입법으로 주입한다 (단계 d).
다음으로, 디프레션형 NMOS 의 임계값 전압을 원하는 값이 되도록 조정하기 위해, 인 (P) 혹은 비소 (As) 의 N 형 불순물을 디프레션형 NMOS 형성 예정 영역에 이온 주입법으로 주입하여 N 형 채널 불순물 영역 (10) 을 형성한다 (단계 e).
다음으로, 열 산화법에 의해 인핸스형 NMOS 및 디프레션형 NMOS 의 게이트 산화막 (9) 을 형성한다 (단계 f).
다음으로, 인핸스형 NMOS 및 디프레션형 NMOS 의 게이트 전극 (8) 을 형성하기 위해, PolySi 막의 퇴적 및 1×1019 ㎝-3 이상이 되도록 고농도의 불순물 주입을 이온 주입법 혹은 열 확산법으로 실시하여 패터닝을 실시한다 (단계 g).
다음으로, 인핸스형 NMOS 및 디프레션형 NMOS 의 소스/드레인 영역 (7), 및 채널 아래의 Pwell 영역 (보디 영역이라고 한다) 의 전위를 부여하기 위한 영역을 형성하기 위해, 불순물 주입을 이온 주입법으로 실시한다. 이 때, 소스/드레인 형성을 위한 고농도 N 형 불순물은, 게이트 전극단으로부터 소정의 거리만큼 이간시켜 1×1019 ㎝-3 이상이 되는 농도로 형성한다. 한편, 이 고농도 소스 불순물 영역에서부터 게이트 전극단까지는 5×1016 ㎝-3 내지 5×1017 ㎝-3 이 되는 N 형 저농도 불순물 영역을 형성한다. 이 N 형 저농도 불순물 영역은 고전압을 인가했을 경우의 전계 완화의 역할을 한다 (단계 h).
다음으로, 전체에 산화막으로 이루어지는 절연막을 퇴적시키고, 소정 위치에 콘택트 홀을 형성한 후에, 각각의 NMOS 소자의 게이트ㆍ소스ㆍ드레인ㆍ보디의 전위를 부여하기 위해 금속 배선 (2 ∼ 4) 의 형성을 금속막의 스퍼터링 및 패터닝에 의해 실시한다 (단계 i).
도 7 은, 도 1 에 있어서의 디프레션형 NMOS (102) 의 게이트 단자를 VSS 단자 (104) 에 접속한 것으로, 도 3 의 종래예의 반도체 집적 회로 장치에 대응하고 있다. 도 7 에서는, 디프레션형 NMOS 의 게이트 전위가 출력 전압의 증감에 연동하기 때문에, 출력 전압 변동을 억제하는 피드백이 가해진다. 그에 더하여, 도 1 의 설명에서 서술한 백 바이어스 효과에 의한 피드백이 작용하여, 보다 안정성이 높은 출력 전위를 실현할 수 있다.
도 8 은 도 1 에서 서술한 바와 같은 백 바이어스 효과를 실현하기 위한 제 2 실시예이다. 도 8 에서는, 종래예와 같이 인핸스형 NMOS (101) 및 디프레션형 NMOS (102) 의 Pwell 영역 (5) 을 공통화하면서, 디프레션형 NMOS (102) 의 N 형 채널 불순물 영역 (10) 바로 아래에 Pwell 영역보다 불순물 농도가 짙은 P 형 채널 불순물 영역 (11) 을 국소적으로 형성하고 있다. 이와 같은 구성으로 함으로써, 도 1 과 마찬가지로 디프레션형 NMOS (102) 에 대해 충분한 백 바이어스 효과를 얻을 수 있어, 정전압 회로의 출력 전압 안정성을 향상시킬 수 있다.
도 9 는, 도 8 에 있어서의 디프레션형 NMOS (102) 의 게이트 단자를 VSS 단자 (104) 에 접속한 것으로, 디프레션형 NMOS 의 게이트 전위에 의한 피드백에 더하여, 본 발명의 백 바이어스 효과에 의한 피드백이 작용하여, 보다 안정성이 높은 출력 전위를 실현할 수 있다.
도 10 에 제 2 실시예의 반도체 제조 공정의 개략을 나타낸다. 본 실시예에서는 종래예의 도 4 에 대해 임계값 전압 조정용의 디프레션형 NMOS (102) 의 N 형 불순물 주입 공정 후에 디프레션형 NMOS 용 붕소 (B) 혹은 BF2 등의 P 형 불순물의 주입 공정 (e) 을 추가하고 있다. 이 때, 이 P 형 불순물 영역의 형성은 이온 주입법을 이용하고, 그 에너지는 앞의 N 형 채널 불순물 영역 바로 아래에 농도 최대값이 형성되는 주입 깊이가 되는 값을 선택한다.
이 공정은, 앞의 N 형 불순물 주입시와 동일한 마스크 공정으로 연속해서 실시함으로써, 마스크 공정의 증가를 억제할 수 있다. 따라서, 제 1 실시예와 같이 디프레션형 NMOS 전용의 Pwell 영역 형성용 마스크를 준비할 필요가 없어, 제 1 실시예에 비해 제조 공정을 단축시킴에 따른 저비용화를 실현할 수 있다는 이점이 있다.
도 11 은 도 1 에서 서술한 바와 같은 백 바이어스 효과를 다른 수법에 의해 얻기 위한 제 3 실시예이다. 도면에서는 디프레션형 NMOS (102) 의 N 형 저농도 소스/드레인 영역 (7) 중 소스측을 드레인측과 비교하여 길게 신장시키고 있다.
일반적으로, 이 저농도 소스/드레인 영역은 특성 열화가 일어나지 않는 범위에서 짧게 하는 편이 바람직하다. 이유는 점유 면적을 축소하여 저비용화에 이바지한다는 점을 들 수 있다. 그러나, 본 발명에서는 백 바이어스 효과를 높인다는 관점에서 디프레션형 NMOS (102) 의 소스측의 N 형 저농도 영역만 길이를 수 ㎛ 내지 수 10 ㎛ 의 레벨로 신장시키고, 다른 N 형 저농도 영역은 통상적으로 수 ㎛ 이하의 레벨로 가능한 한 짧게 한다. 이 N 형 저농도 영역은 수 ㏀/□ 내지 수 10 ㏀/□ 의 표면 저항률을 갖기 때문에, 디프레션형 NMOS 를 동작시키면 이 N 형 저농도 영역에도 트랜지스터의 구동 전류가 흘러, 수 100 ㎷ 내지 수 V 의 전압 강하가 생긴다. 이 전압 강하에 의해 디프레션형 NMOS 의 채널 영역에 있어서의 소스 단자와 보디 단자에 전압 강하만큼의 전압 차이가 발생하여, 이것이 디프레션형 NMOS 에 있어서의 백 바이어스가 된다.
이 실시예에 있어서는, 소요 면적이 증가하기는 하지만 특수한 반도체 제조 공정의 증가는 없기 때문에, 여러 가지 반도체 프로세스에 적용할 수 있는 범용성이 높은 방법이라고 할 수 있다.
도 12 는, 도 11 에 있어서의 디프레션형 NMOS (102) 의 게이트 단자를 VSS 단자 (104) 에 접속한 것으로, 디프레션형 NMOS 의 게이트 전위에 의한 피드백에 더하여, 본 발명의 백 바이어스 효과에 의한 피드백이 작용하여, 보다 안정성이 높은 출력 전위를 실현할 수 있다.
지금까지 서술한 제 1 내지 제 3 실시예는 각각 개별로만 이루어진다는 것이 아니라, 적절히 조합함으로써 효과를 강화할 수 있다는 것은 말할 필요도 없다. 도시는 하지 않지만, 예를 들어 디프레션형 NMOS 의 Pwell 의 농도를 높인 다음 추가로 N 형 채널 불순물 영역 아래에 짙은 P 형 채널 불순물 영역을 형성하는 것은 동시에 성립할 수 있다. 또한, Pwell 영역의 고농도화와 P 형 채널 불순물 영역을 가지면서, 소스측의 N 형 저농도 영역의 신장을 동시에 실시함으로써, 백 바이어스 효과를 높여, 보다 정전압 회로의 출력 전압 안정성을 향상시키는 것이 가능하다.
1 : 반도체 기판
2 : 드레인 단자
3 : 소스 단자
4 : 보디 단자
5 : 제 1 P 형 웰 영역
6 : 제 2 P 형 웰 영역
7 : N 형 저농도 소스/드레인 영역
8 : 게이트 전극
9 : 게이트 산화막
10 : N 형 채널 불순물 영역
11 : P 형 채널 불순물 영역
101 : 인핸스형 NMOS 트랜지스터
102 : 디프레션형 NMOS 트랜지스터
103 : VDD 단자
104 : VSS 단자
105 : VOUT 단자

Claims (7)

  1. 삭제
  2. 삭제
  3. 제 1 P 형 웰 영역 상에 형성된, 제 1 게이트 산화막과, 제 1 게이트 전극과, 상기 제 1 게이트 전극에 접속된 제 1 게이트 단자와, N 형 저농도 영역 및 N 형 고농도 영역으로 이루어지는 제 1 소스 영역 및 제 1 드레인 영역과, 상기 제 1 드레인 영역에 접속된 제 1 드레인 단자와, 상기 제 1 소스 영역에 접속된 제 1 소스 단자와, 상기 제 1 P 형 웰 영역에 접속된 제 1 보디 단자를 갖고, 임계값 전압이 정의 값을 갖는 인핸스형의 제 1 N 채널형 MOS 트랜지스터와,
    제 2 P 형 웰 영역 상에 형성된, 제 2 게이트 산화막과, 제 2 게이트 전극과, 상기 제 2 게이트 전극에 접속된 제 2 게이트 단자와, N 형 저농도 영역 및 N 형 고농도 영역으로 이루어지는 제 2 소스 영역 및 제 2 드레인 영역과, 상기 제 2 드레인 영역에 접속된 제 2 드레인 단자와, 상기 제 2 소스 영역에 접속된 제 2 소스 단자와, 상기 제 2 P 형 웰 영역에 접속된 제 2 보디 단자와, N 형의 채널 불순물 영역을 갖고, 임계값 전압이 부의 값을 갖는 디프레션형의 제 2 N 채널형 MOS 트랜지스터로 이루어지고,
    상기 제 1 게이트 단자 및 상기 제 1 드레인 단자는, 상기 제 2 소스 단자 및 상기 제 2 게이트 단자에 접속되고,
    상기 제 1 소스 단자 및 상기 제 1 보디 단자는 회로 상의 최저 전위인 접지 전위에 접속되고,
    상기 제 2 드레인 단자는 회로 상의 최대 전위인 전원 전압에 접속되고, 상기 제 2 보디 단자는 상기 접지 전위에 접속되고,
    상기 제 1 P 형 웰 영역의 불순물 농도와 상기 제 2 P 형 웰 영역의 불순물 농도는 동일하고, 상기 N 형의 채널 불순물 영역 아래에, 부분적으로 상기 제 1 및 제 2 P 형 웰 영역의 불순물 농도보다 짙은 P 형 불순물층을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제 1 P 형 웰 영역 상에 형성된, 제 1 게이트 산화막과, 제 1 게이트 전극과, 상기 제 1 게이트 전극에 접속된 제 1 게이트 단자와, N 형 저농도 영역 및 N 형 고농도 영역으로 이루어지는 제 1 소스 영역 및 제 1 드레인 영역과, 상기 제 1 드레인 영역에 접속된 제 1 드레인 단자와, 상기 제 1 소스 영역에 접속된 제 1 소스 단자와, 상기 제 1 P 형 웰 영역에 접속된 제 1 보디 단자를 갖고, 임계값 전압이 정의 값을 갖는 인핸스형의 제 1 N 채널형 MOS 트랜지스터와,
    제 2 P 형 웰 영역 상에 형성된, 제 2 게이트 산화막과, 제 2 게이트 전극과, 상기 제 2 게이트 전극에 접속된 제 2 게이트 단자와, N 형 저농도 영역 및 N 형 고농도 영역으로 이루어지는 제 2 소스 영역 및 제 2 드레인 영역과, 상기 제 2 드레인 영역에 접속된 제 2 드레인 단자와, 상기 제 2 소스 영역에 접속된 제 2 소스 단자와, 상기 제 2 P 형 웰 영역에 접속된 제 2 보디 단자와, N 형의 채널 불순물 영역을 갖고, 임계값 전압이 부의 값을 갖는 디프레션형의 제 2 N 채널형 MOS 트랜지스터로 이루어지고,
    상기 제 1 게이트 단자 및 상기 제 1 드레인 단자는, 상기 제 2 소스 단자에 접속되고,
    상기 제 1 소스 단자 및 상기 제 2 보디 단자는 회로 상의 최저 전위인 접지 전위에 접속되고,
    상기 제 2 드레인 단자는 회로 상의 최대 전위인 전원 전압에 접속되고, 상기 제 2 게이트 단자 및 상기 제 2 보디 단자는 상기 접지 전위에 접속되고,
    상기 제 1 P 형 웰 영역의 불순물 농도와 상기 제 2 P 형 웰 영역의 불순물 농도는 동일하고, 상기 N 형의 채널 불순물 영역 아래에, 부분적으로 상기 제 1 및 제 2 P 형 웰 영역의 불순물 농도보다 짙은 P 형 불순물층을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제 1 P 형 웰 영역 상에 형성된, 제 1 게이트 산화막과, 제 1 게이트 전극과, 상기 제 1 게이트 전극에 접속된 제 1 게이트 단자와, N 형 저농도 영역 및 N 형 고농도 영역으로 이루어지는 제 1 소스 영역 및 제 1 드레인 영역과, 상기 제 1 드레인 영역에 접속된 제 1 드레인 단자와, 상기 제 1 소스 영역에 접속된 제 1 소스 단자와, 상기 제 1 P 형 웰 영역에 접속된 제 1 보디 단자를 갖고, 임계값 전압이 정의 값을 갖는 인핸스형의 제 1 N 채널형 MOS 트랜지스터와,
    제 2 P 형 웰 영역 상에 형성된, 제 2 게이트 산화막과, 제 2 게이트 전극과, 상기 제 2 게이트 전극에 접속된 제 2 게이트 단자와, N 형 저농도 영역 및 N 형 고농도 영역으로 이루어지는 제 2 소스 영역 및 제 2 드레인 영역과, 상기 제 2 드레인 영역에 접속된 제 2 드레인 단자와, 상기 제 2 소스 영역에 접속된 제 2 소스 단자와, 상기 제 2 P 형 웰 영역에 접속된 제 2 보디 단자와, N 형의 채널 불순물 영역을 갖고, 임계값 전압이 부의 값을 갖는 디프레션형의 제 2 N 채널형 MOS 트랜지스터로 이루어지고,
    상기 제 1 게이트 단자 및 상기 제 1 드레인 단자는, 상기 제 2 소스 단자 및 상기 제 2 게이트 단자에 접속되고, 상기 제 1 소스 단자 및 상기 제 1 보디 단자는 회로 상의 최저 전위인 접지 전위에 접속되고,
    상기 제 2 드레인 단자는 회로 상의 최대 전위인 전원 전압에 접속되고, 상기 제 2 보디 단자는 상기 접지 전위에 접속되고,
    상기 제 2 P 형 웰 영역의 불순물 농도가 상기 제 1 P 형 웰 영역의 불순물 농도보다 짙고, 상기 N 형의 채널 불순물 영역 바로 아래에만, 국소적으로 상기 제 2 P 형 웰 영역의 불순물 농도보다 짙은 P 형 불순물층을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 제 1 P 형 웰 영역 상에 형성된, 제 1 게이트 산화막과, 제 1 게이트 전극과, 상기 제 1 게이트 전극에 접속된 제 1 게이트 단자와, N 형 저농도 영역 및 N 형 고농도 영역으로 이루어지는 제 1 소스 영역 및 제 1 드레인 영역과, 상기 제 1 드레인 영역에 접속된 제 1 드레인 단자와, 상기 제 1 소스 영역에 접속된 제 1 소스 단자와, 상기 제 1 P 형 웰 영역에 접속된 제 1 보디 단자를 갖고, 임계값 전압이 정의 값을 갖는 인핸스형의 제 1 N 채널형 MOS 트랜지스터와,
    제 2 P 형 웰 영역 상에 형성된, 제 2 게이트 산화막과, 제 2 게이트 전극과, 상기 제 2 게이트 전극에 접속된 제 2 게이트 단자와, N 형 저농도 영역 및 N 형 고농도 영역으로 이루어지는 제 2 소스 영역 및 제 2 드레인 영역과, 상기 제 2 드레인 영역에 접속된 제 2 드레인 단자와, 상기 제 2 소스 영역에 접속된 제 2 소스 단자와, 상기 제 2 P 형 웰 영역에 접속된 제 2 보디 단자와, N 형의 채널 불순물 영역을 갖고, 임계값 전압이 부의 값을 갖는 디프레션형의 제 2 N 채널형 MOS 트랜지스터로 이루어지고,
    상기 제 1 게이트 단자 및 상기 제 1 드레인 단자는, 상기 제 2 소스 단자에 접속되고, 상기 제 1 소스 단자 및 상기 제 2 보디 단자는 회로 상의 최저 전위인 접지 전위에 접속되고,
    상기 제 2 드레인 단자는 회로 상의 최대 전위인 전원 전압에 접속되고, 상기 제 2 게이트 단자 및 상기 제 2 보디 단자는 상기 접지 전위에 접속되고,
    상기 제 2 P 형 웰 영역의 불순물 농도가 상기 제 1 P 형 웰 영역의 불순물 농도보다 짙고, 상기 N 형의 채널 불순물 영역 바로 아래에만, 국소적으로 상기 제 2 P 형 웰 영역의 불순물 농도보다 짙은 P 형 불순물층을 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
  7. 제 3 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 2 소스 영역 및 제 2 드레인 영역이 상기 제 2 게이트 전극에 근접한 N 형 저농도 영역과, 상기 N 형 저농도 영역에 접하여 배치된 N 형 고농도 영역으로 이루어지고, 상기 제 2 소스 영역 내의 상기 N 형 저농도 영역에 있어서의 상기 제 2 게이트 전극단에서부터 상기 N 형 고농도 영역까지의 길이가, 상기 제 2 드레인 영역 내의 상기 N 형 저농도 영역에 있어서의 상기 제 2 게이트 전극단에서부터 상기 N 형 고농도 영역까지의 길이보다 긴 것을 특징으로 하는 반도체 집적 회로 장치.
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