KR20130014952A - 폴리 실리콘 저항, 이를 포함하는 기준 전압 회로, 및 폴리 실리콘 저항 제조 방법 - Google Patents

폴리 실리콘 저항, 이를 포함하는 기준 전압 회로, 및 폴리 실리콘 저항 제조 방법 Download PDF

Info

Publication number
KR20130014952A
KR20130014952A KR1020110076723A KR20110076723A KR20130014952A KR 20130014952 A KR20130014952 A KR 20130014952A KR 1020110076723 A KR1020110076723 A KR 1020110076723A KR 20110076723 A KR20110076723 A KR 20110076723A KR 20130014952 A KR20130014952 A KR 20130014952A
Authority
KR
South Korea
Prior art keywords
polysilicon
resistor
region
contact
poly
Prior art date
Application number
KR1020110076723A
Other languages
English (en)
Other versions
KR101896412B1 (ko
Inventor
최정현
Original Assignee
페어차일드코리아반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 페어차일드코리아반도체 주식회사 filed Critical 페어차일드코리아반도체 주식회사
Priority to KR1020110076723A priority Critical patent/KR101896412B1/ko
Priority to US13/559,218 priority patent/US8558608B2/en
Publication of KR20130014952A publication Critical patent/KR20130014952A/ko
Priority to US14/025,673 priority patent/US20140008765A1/en
Application granted granted Critical
Publication of KR101896412B1 publication Critical patent/KR101896412B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C13/00—Resistors not provided for elsewhere
    • H01C13/02—Structural combinations of resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C17/00—Apparatus or processes specially adapted for manufacturing resistors
    • H01C17/06—Apparatus or processes specially adapted for manufacturing resistors adapted for coating resistive material on a base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01C—RESISTORS
    • H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/003—Thick film resistors
    • H01C7/005—Polymer thick films
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49082—Resistor making

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 폴리 실리콘 저항 및 이를 포함하는 기준 전압 회로, 및 폴리 실리콘 저항 제조 방법에 관한 것이다.
폴리 실리콘 저항은 제1 폴리 실리콘 저항, 및 제1 폴리 실리콘 저항에 직렬 연결되어 있는 적어도 하나의 제2 폴리 실리콘 저항을 포함한다. 제1 폴리 실리콘 저항 및 제2 폴리 실리콘 저항은 P형 폴리 실리콘이고, 제1 폴리 실리콘 저항의 도핑 농도가 상기 적어도 하나의 제2 폴리 실리콘 저항의 도핑 농도와 다르다.
상기 제1 폴리 실리콘 저항과 상기 적어도 하나의 제2 폴리 실리콘 저항이 직렬 연결된 폴리 실리콘 저항에 일정 전류를 인가하여 기준전압 또는 정전압을 발생시킨다.

Description

폴리 실리콘 저항, 이를 포함하는 기준 전압 회로, 및 폴리 실리콘 저항 제조 방법 {POLY SILICON RESISTOR, REFERENCE VOLTAGE CIRCUIT COMPRISING THE SAME, AND MANUFACTURING MEHTOD OF POLY SILICON RESISTOR}
본 발명은 폴리 실리콘 저항 이를 포함하는 기준 전압 회로, 및 폴리 실리콘 저항을 제조하는 방법에 관한 것이다.
저항은 온도의 증감에 따라 그 저항 값이 달라진다. 종래 도핑 된 폴리 실리콘을 이용하여 제조된 저항(폴리 실리콘 저항)의 경우 그 도핑 타입에 따라 온도 변화에 대한 저항 값 변화 특성(저항의 온도 특성)이 다르다.
예를 들어, 폴리실리콘층이 n 형으로 도핑된 경우 온도 증가에 따라 저항값이 감소하고, p 형으로 도핑된 경우 온도 증가에 따라 저항값이 증가할 수 있다.
이는 일정한 레벨의 기준 전압을 생성하는 밴드갭 기준 회로(bandgap reference circuit)의 기준 전압 값이 온도에 따라 증감하는 문제의 원인이 된다.
또한, 이를 보상하기 위한 BJT 회로가 밴드갭 기준 회로에 추가되어, 비용 및 사이즈 증가를 초래한다.
본 발명은 온도 변화에 따른 저항 변화 및 기준 전압 변화를 방지하는 것이 목적이다.
본 발명의 실시 예에 따른 폴리 실리콘 저항은, 제1 폴리 실리콘 저항, 및 상기 제1 폴리 실리콘 저항에 직렬 연결되어 있는 적어도 하나의 제2 폴리 실리콘 저항을 포함한다. 상기 제1 폴리 실리콘 저항 및 상기 적어도 하나의 제2 폴리 실리콘 저항은 P형 폴리 실리콘이고, 제1 폴리 실리콘 저항의 도핑 농도가 상기 제2 폴리 실리콘 저항의 도핑 농도와 다르다.
기판 및 상기 기판 위에 형성되어 있는 제1 산화막 및 제2 산화막을 더 포함하고, 상기 제1 폴리 실리콘 저항은 상기 제1 산화막 위에 형성되어 있는 제1 게이트 폴리 실리콘을 포함하고, 상기 적어도 하나의 제2 폴리 실리콘 저항 중 하나는, 상기 제2 산화막 위에 형성되어 있는 제2 게이트 폴리 실리콘을 포함한다.
상기 제1 게이트 폴리 실리콘의 도핑 농도와 상기 제2 게이트 폴리 실리콘의 도핑 농도가 서로 다르다. 상기 제1 게이트 폴리 실리콘에 P형 불순물이 도핑 된 영역 면적과 상기 제2 게이트 폴리 실리콘에 상기 P형 불순물이 도핑 된 영역 면적이 서로 다르다.
상기 폴리 실리콘 저항은, 상기 제1 게이트 폴리 영역 위에 형성되어 있는 제1 컨택트 및 제2 컨택트, 및 상기 제2 게이트 폴리 영역 위에 형성되어 있는 제3 컨택트 및 제4 컨택트를 더 포함한다.
상기 제1 게이트 폴리 실리콘에 P형 불순물이 도핑된 영역은 상기 제1 컨택트 및 상기 제2 컨택트에 대응하는 영역이다.
상기 폴리 실리콘 저항은, 상기 제2 컨택트 및 상기 제3 컨택트 위에 형성되고, 상기 제2 컨택트와 상기 제3 컨택트를 연결하는 제1 금속 전극을 더 포함한다. 상기 폴리 실리콘 저항은, 상기 제1 컨택트 위에 형성되고 상기 제1 컨택트에 연결되어 있는 제2 금속 전극, 및 상기 제4 컨택트 위에 형성되고 상기 제4 컨택트에 연결되어 있는 제3 금속 전극을 더 포함한다.
상기 제1 금속 전극의 폭은 상기 제2 컨택트 및 상기 제3 컨택트의 폭 보다 넓고, 상기 제2 금속 전극의 폭은 상기 제1 컨택트의 폭 보다 넓으며, 상기 제3 금속 전극의 폭은 상기 제4 컨택트의 폭 보다 넓다.
상기 제1 폴리 실리콘 저항의 온도 특성과 상기 적어도 하나의 제2 폴리 실리콘 저항의 온도 특성은 서로 반대이다.
본 발명의 실시 예의 다른 특징에 따른 폴리 실리콘 저항 제조 방법은, 기판 위에 형성된 산화막 위에 폴리 실리콘을 형성하는 단계; 상기 폴리 실리콘을 제1 폴리 실리콘 영역 및 제2 폴리 실리콘 영역으로 구분하는 단계; 및 상기 제1 폴리 실리콘 영역과 상기 제2 폴리 실린콘 영역을 도핑하는 단계를 포함한다. 상기 제1 폴리 실리콘 영역의 도핑 농도와 상기 제2 폴리 실리콘 영역의 도핑 농도가 다르다.
상기 제1 폴리 실리콘 영역 중 도핑된 영역의 면적과 상기 제2 폴리 실리콘 영역 중 도핑된 영역의 면적이 서로 다르다. 상기 제1 폴리 실리콘 영역의 도핑 농도에 의한 온도 특성과 상기 제2 폴리 실리콘 영역의 도핑 농도에 의한 온도 특성이 서로 반대이다.
상기 도핑하는 단계는, P형 불순물로 도핑하는 단계를 포함한다.
본 발명의 실시 예의 또 다른 특징에 따른 기준 전압 회로는, 전원 전압에 연결되어 있고, 소정의 전류를 공급하는 트랜지스터, 및 상기 트랜지스터에 흐르는 전류에 따라 기준 전압을 발생시키는 폴리 실리콘 저항을 포함한다. 상기 폴리 실리콘 저항은, 제1 폴리 실리콘 저항, 및 상기 제1 폴리 실리콘 저항에 직렬 연결되어 있는 적어도 하나의 제2 폴리 실리콘 저항을 포함한다. 상기 제1 폴리 실리콘 저항 및 상기 적어도 하나의 제2 폴리 실리콘 저항은 P형 폴리 실리콘이고, 제1 폴리 실리콘 저항의 도핑 농도가 상기 제2 폴리 실리콘 저항의 도핑 농도와 다르다.
상기 제1 폴리 실리콘 저항의 온도 특성과 상기 적어도 하나의 제2 폴리 실리콘 저항의 온도 특성은 서로 반대이다.
본 발명의 일 실시 예에 따르면, 온도 변화에 대한 저항 값 변화가 감소된 폴리 실리콘 저항 및 그 제조 방법을 제공하고 이를 기준 전압 또는 정전압원 생성 회로에 이용할 수 있다.
또한, 본 발명의 실시 예에 따른 저항은 면적에 따른 표준 편차도 종래에 비해 개선된다.
도 1은 본 발명의 실시 예에 따른 저항의 평면도를 나타낸 도면이다.
도 2는 본 발명의 실시 예에 따른 저항을 도 1의 평면도에 도시된 선 X-Y로 자른 단면을 나타낸 도면이다.
도 3은 기준 전압 회로의 출력 단에 연결된 저항의 평면도를 나타낸 도면이다
도 4는 본 발명의 실시 예에 따른 P-폴리 저항의 온도 변화에 따른 저항 값 변화를 나타낸 도면이다.
도 5는 본 발명의 실시 예에 따른 N_P+폴리 저항의 온도 변화에 따른 저항 값 변화를 나타낸 도면이다.
도 6은 본 발명의 실시 예에 따른 P-폴리 저항 및 N_P+폴리 저항을 포함하는 기준 전압 회로를 나타낸 도면이다.
도 7은 본 발명의 실시 예에 따른 저항이 적용된 기준 전압 회로의 기준 전압을 나타낸 도면이다.
도 8은 n형 폴리 실리콘 저항 및 p형 폴리 실리콘 저항 각각의 면적에 따른 표준 편차를 나타낸 그래프이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한 층과 층 사이 또는 막과 층 사이에 다른 층 또는 막이 형성될 수 있는 점에 대해서 특별히 반대되는 기재가 없는 한 다른 층 또는 막을 제외하는 것이 아니다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 실시 예를 첨부된 도면을 참조로 하여 상세히 설명한다.
본 발명의 한 실시 예에 따르는 저항은 폴리 실리콘으로 형성된 저항으로, 온도변화에 따른 영향을 종래에 비해 급격하게 감소시킬 수 있다. 이 저항은 기준 전압 회로에 사용되어 온도 변화에 영향을 받지 않는 일정한 레벨의 기준 전압이 생성될 수 있다.
폴리 실리콘 저항의 도핑 농도(doping concentration)를 조절하여 온도에 대한 특성을 제어한다. 구체적으로 p형 불순물을 이용한 도핑 농도가 다른 두 종류의 폴리 실리콘 저항을 매칭시켜 온도 변화에 독립적인 저항을 구현한다. 종래 BJT로 구현되는 메커니즘을 본 발명의 실시 예에 따른 저항으로 대체할 수 있다.
도 1은 본 발명의 실시 예에 따른 저항의 평면도를 나타낸 도면이다.
도 1에 도시된 바와 같이, 폴리 실리콘 저항(1)은 기판(substrate)(10)위에 형성된 P-폴리(p minus poly) 저항(2) 및 P+폴리(p plus poly) 저항(3)을 포함한다.
P-폴리 저항(2) 및 P+폴리 저항(3)은 금속 전극(12)을 통해 직렬 연결되어 있고, 기판(10) 위에 형성되어 있다. P-폴리 저항(2)은 금속 전극(11)에 연결되어 있고, 금속 전극(11)을 통해 다른 소자와 연결될 수 있고, P+폴리 저항(3)은 금속 전극(13)에 연결되어 있고, 금속 전극(13)을 통해 다른 P+폴리 저항과 직렬로 연결될 수 있다.
P-폴리 저항(2)은 게이트 폴리 실리콘(20) 및 두 개의 컨택트(40, 41)를 포함한다. 게이트 폴리 실리콘(20)은 p형 불순물이 도핑된 제1 도핑 영역(A1) 및 제2 도핑 영역(A2)을 포함한다. 게이트 폴리 실리콘(20)과 두 개의 컨택트(40) 및 컨택트(41) 각각은 컨택홀(30) 및 컨택홀(31)을 통해 연결되어 있다. 금속 전극(11)은 컨택트(40)에 연결되어 있다.
P+폴리 저항(3)는 게이트 폴리 실리콘(21) 및 두 개의 컨택트(42, 43)를 포함한다. 게이트 폴리 실리콘(21) 전체가 p형 불순물이 도핑되어 있다. 게이트 폴리 실리콘(21)과 두 개의 컨택트(42) 및 컨택트(43) 각각은 컨택홀(32) 및 컨택홀(32)을 통해 연결되어 있다. 금속 전극(13)은 컨택트(43)에 연결되어 있다.
금속 전극(12)은 컨택트(41) 및 컨택트(42)에 연결되어 있다.
도 2는 본 발명의 실시 예에 따른 저항을 도 1의 평면도에 도시된 선 X-Y로 자른 단면을 나타낸 도면이다.
도 2에 도시된 바와 같이, 기판(10)위에 산화막(SiO2)(50,51)이 형성되어 있다.
산화막(50)위에 게이트 폴리 실리콘(20)이 형성되어 있다. 산화막(51)위에 게이트 폴리 실리콘(21)이 형성되어 있다.
기판(10) 위에 산화막이 형성되고, 산화막 위에 게이트 폴리 실리콘이 형성된다. 게이트 폴리 실리콘 위에 포토레지스터를 적층하고, 포토레지스터를 노광하여 패턴을 형성한다.
산화막(50)과 게이트 폴리 실리콘(20)이 적층된 영역과 산화막(51)과 게이트 폴리 실리콘(21)이 적층된 영역에 패턴이 형성되고, 나머지 영역은 노출된다. 패턴 형성 후 식각 공정을 통해 도 2에 도시된 바와 같이, 산화막(50)과 게이트 폴리 실리콘(20)이 적층된 영역과 산화막(51)과 게이트 폴리 실리콘(21)이 적층된 영역만 남는다.
게이트 폴리 실리콘(20) 및 게이트 폴리 실리콘(21)은 P형 불순물로 도핑된다. 게이트 폴리 실리콘(20)의 제1 도핑 영역(A1) 및 제2 도핑 영역(A2)만 도핑되고, 게이트 폴리 실리콘(21) 전체가 P형 불순물로 도핑된다.
게이트 폴리 실리콘(20, 21)이 도핑된 후, 제1 절연층(60)(2점 쇄선으로 도시된 영역)이 게이트 폴리 실리콘(20, 21)의 위와 그 사이에 형성된다. 따라서 도 2에 도시된 바와 같이, 제1 절연층(60)은 산화막(50)과 산화막(51) 사이, 게이트 폴리 실리콘(20)과 게이트 폴리 실리콘(21) 사이 및 그 위에 형성된다.
제1 절연층(60)을 식각하여 컨택홀(30, 31, 32, 33)이 형성되고, 컨택트(40, 41, 42, 43)가 형성된다. 컨택트(40, 41, 42, 43)는 컨택홀(30, 31, 32, 33)을 금속 물질로 채워서(gap-fill) 형성될 수 있다.
컨택트(40, 41, 42, 43)가 형성된 후, 컨택트(40, 41, 42, 43)와 제1 절연층(60)위에 제2 절연층(70)(1점 쇄선으로 도시된 영역)이 형성된다. 제2 절연층(70)에서 컨택트(40, 41, 42, 43)와 금속 전극(11, 12, 13)이 접촉되는 영역이 식각된다. 식각된 영역에 금속 전극(11, 12, 13)이 형성된다.
게이트 폴리 실리콘은 반도체 공정 중 게이트 전극으로 형성되는 폴리 실리콘을 의미한다. 본 발명의 일 실시 예에서는 폴리 실리콘 저항을 형성하기 위해서 게이트 폴리 실리콘을 이용한다. 그러나 본 발명이 이에 한정되는 것은 아니고 게이트 전극 형성과는 무관하게 폴리 실리콘 저항을 형성할 수 있다.
도 1 및 도 2에 도시된 바와 같이 금속 전극(11)의 폭(W3)은 컨택트(40)의 폭(W4) 보다 넓다. 금속 전극(12) 및 금속 전극(13) 각각의 폭 역시 대응하는 컨택트(41, 42, 43)의 폭 보다 넓다.
대응하는 컨택트(40, 41, 42, 43)와 접촉하는 금속 전극(11, 12, 13)의 면적에 마진을 둔다. 그러면, 금속 전극(11, 12, 13)이 대응하는 컨택트(40, 41, 42, 43)와 겹치지 않아 발생하는 저항 증가를 방지할 수 있다.
폴리 실리콘 저항의 온도에 따른 저항 값은 아래 수학식 1과 같이 나타낼 수 있다.
Figure pat00001
Figure pat00002
는 섭씨
Figure pat00003
에서의 폴리 실리콘 저항의 저항 값이고, TCR1은 선형 온도 계수이며, TCR2는 2차 온도 계수이고,
Figure pat00004
는 기준 온도로써 본 발명의 실시 예에서는 섭씨 25도이다.
Figure pat00005
, TCR1, 및 TCR2는 저항의 특성에 따라 결정되는 값이고,
Figure pat00006
는 폴리 실리콘의 도핑 농도, 폭(W1, W2), 및 길이(L1, L2) 등에 의해 결정되는 고유한 값들이다.
기준 전압 회로의 출력단에 저항을 형성할 때는, 기준 전압 회로에 의해 생성되는 기준 전압 레벨과 출력단 저항에 공급되는 전류를 고려해야 한다. P-폴리 저항(2)의 저항 값은 P+폴리 저항(3)의 저항 값보다 크므로, 기준 전압 회로의 출력단 저항은 하나의 P-폴리 저항(2)에 대응하는 복수의 P+폴리 저항(3)을 포함한다. 즉, 기준 전압 회로의 저항을 형성하는 P-폴리 저항과 P+폴리 저항 간에는 일 대 다수의 관계(1:N)가 발생한다.
물론, 기준 전압 회로의 저항이 둘 이상의 P-폴리 저항을 포함할 수 있다. 이 때에도 P-폴리 저항 하나에 대응하는 P+폴리 저항의 개수는 복수이므로, 일 대 다수의 관계는 성립한다.
예를 들어, P-폴리 저항(2)과 직렬 연결된 N 개의 P+폴리 저항(3)을 직렬 연결하여 기준 전압 회로의 출력단 저항을 형성한다.
도 3은 기준 전압 회로의 출력단에 연결된 저항의 평면도를 나타낸 도면이다.
도 3에 도시된 바와 같이, P+폴리 저항(3_1)이 P-폴리 저항(2)에 직렬 연결되어 있고, P+폴리 저항(3_2)이 P+폴리 저항(3_1)에 직렬 연결되어 있다. N 개의 P+폴리 저항이 직렬 연결되어 있다. 이하, 직렬 연결되어 있는 N 개의 P+폴리 저항을 N_P+폴리 저항이라고 기재한다.
도 4는 본 발명의 실시 예에 따른 P-폴리 저항의 온도 변화에 따른 저항 값 변화를 나타낸 도면이다.
도 4에 도시된 바와 같이, P-폴리 저항(2)은 온도가 증가할수록 저항이 감소하는 특성이 있다. 온도 변화에 따른 저항 값 변화 특성을 온도 특성이라 하고, P-폴리 저항(2)의 온도 특성은 음의 특성이다.
도 5는 본 발명의 실시 예에 따른 N_P+폴리 저항의 온도 변화에 따른 저항 값 변화를 나타낸 도면이다. 도 3에 도시된 직렬 연결되어 있는 N_P+폴리 저항의 온도 특성이 도 5에 도시되어 있다.
도 5에 도시된 바와 같이, P+폴리 저항(3)은 온도가 0도 이전에서는 온도가 증가할수록 감소하다가, 0도 이후에는 온도가 증가한다. 즉, P+폴리 저항(3)의 온도 특성은 온도 0도 이상에서 양의 특성이다.
P-폴리 저항(2) 및 N_P+폴리 저항(3)을 직렬 연결하였으므로, P-폴리 저항(2)의 값과 N_P+폴리 저항(3)의 저항 값을 더하면, 폴리 실리콘 저항(1)의 값이 결정된다.
P-폴리 저항(2)은 음의 온도 특성이 있고, N_P+폴리 저항(3)은 양의 온도 특성이 있으므로, 두 저항이 서로의 온도 특성을 보상하여 온도 변화에 따른 폴리 실리콘 저항(1)의 저항 값의 변화가 감소한다.
도 6은 본 발명의 실시 예에 따른 P-폴리 저항 및 N_P+폴리 저항을 포함하는 기준 전압 회로를 나타낸 도면이다.
도 6에 도시된 바와 같이, 기준 전압 회로는 5 개의 트랜지스터(M1-M5), 저항(R1) 및 저항(R2)을 포함한다. 저항(R1)은 P-폴리 저항으로 구현되고, 저항(R2)은 N_P+폴리 저항으로 구현되어 있다.
세 개의 트랜지스터(M1, M3, M5)의 소스 전극은 전원 전압(VDD)에 연결되어 있고, 세 개의 트랜지스터(M1, M3, M5)의 게이트 전극은 서로 연결되어 있다. 트랜지스터(M3)는 다이오드 연결되어 있다.
다이오드 연결된 트랜지스터(M2)는 트랜지스터(M1)의 드레인 전극에 연결되어 있고, 트랜지스터(M2)의 게이트 전극과 트랜지스터(M4)의 게이트 전극은 연결되어 있다. 트랜지스터(M4)의 드레인 전극은 트랜지스터(M3)의 드레인 전극에 연결되어 있다.
저항(R1)의 일단은 트랜지스터(M5)의 드레인 전극에 연결되어 있고, 저항(R1)의 타단 및 저항(R2)의 일단이 연결되어 있다. 트랜지스터(M5)와 저항(R1)이 연결되는 접점의 전압이 기준 전압(VREF)이다.
트랜지스터(M5)에 흐르는 드레인 전류(ID)가 저항(R1) 및 저항(R2)에 흐를 때 기준 전압(VREF)이 발생한다.
기준 전압(VREF)은 온도 변화에 따라 소정의 편차를 나타내기는 하나, 앞서 언급한 바와 같이, 저항(R1) 및 저항(R2)의 온도 특성에 의해 그 편차가 종래에 비해 급격히 감소한다.
도 7은 본 발명의 실시 예에 따른 저항이 적용된 기준 전압 회로의 기준 전압을 나타낸 도면이다.
도 7에 도시된 바와 같이, 기준 전압은 온도 -50도 ~ 125도의 범위에서 대략 20mV의 전압 편차가 발생한다. 이는 종래 저항에 비해 그 온도 변화에 대한 저항 값 변화 특성이 매우 개선된 것이다.
도 8은 n형 폴리 실리콘 저항 및 p형 폴리 실리콘 저항 각각의 면적에 따른 표준 편차를 나타낸 그래프이다.
도 8에 도시된 그래프에서 세로축은 표준 편차를 나타내고, 가로축은 저항의길이(L) 및 저항의 폭(W)을 곱하여 제곱근한 값의 역수 즉, 저항 면적의 제곱근의 역수를 나타낸다. 따라서 가로축의 오른쪽 방향으로 갈수록 저항 면적이 감소한다.
도 8에 도시된 바와 같이, p형 폴리 실리콘 저항의 면적에 따른 표준 편차가 n형 폴리 실리콘 저항의 면적에 따른 표준 편차에 비해 작다.
따라서 p형으로만 형성된 폴리 실리콘 저항이 종래 n형 및 p형이 혼합된 폴리 실리콘 저항에 비해 면적에 따른 표준 편차가 작다. 상대적으로 p형 폴리 실리콘 저항이 n형 폴리 실리콘 저항에 비해 공정산포가 균일하고 안정적인 특성을 보인다. 따라서 본 발명의 실시 예에 따른 p형 폴리 실리콘으로 구현된 저항은 면적에 따른 표준 편차가 개선되는 효과를 제공할 수 있다.
P+폴리 저항(3)의 게이트 폴리 실리콘(21) 전체가 P형 불순물로 도핑된 것으로 설명하였으나 본 발명이 이에 한정되는 것은 아니다. P-폴리 저항(2)에 P형 불순물이 도핑된 영역이 컨택트(40, 41)이 형성된 영역으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다.
도 4 및 도 5에 도시된 바와 같이, N_P-폴리 저항(2)의 온도 특성이 음의 특성이고, P+폴리 저항(3)의 온도 특성이 양의 특성이 되도록 도핑 영역 및 면적을 조절할 수 있다. 즉, 도핑 농도를 달리하여 도핑 면적을 작게 할 수도 있고, 도핑 영역이 컨택트가 형성된 영역이 아닌 다른 영역일 수 있다.
이와 같이, P-폴리 저항과 P+폴리 저항을 직렬 연결하여 저항을 형성함으로써 종래에 비해 온도 특성이 향상된 저항을 제공할 수 있다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
폴리 실리콘 저항(1), P-폴리 저항(2), P+폴리 저항(3), 기판(10)
금속 전극(11, 12, 13), 게이트 폴리 실리콘(20, 21)
컨택트(40, 41, 42, 43)
컨택트(30, 31, 32, 33), 산화막(50, 51)
제1 절연층(60), 제2 절연층(70)
트랜지스터(M1, M2, M3, M4, M5), 저항(R1, R2)

Claims (16)

  1. 제1 폴리 실리콘 저항, 및
    상기 제1 폴리 실리콘 저항에 직렬 연결되어 있는 적어도 하나의 제2 폴리 실리콘 저항을 포함하고,
    상기 제1 폴리 실리콘 저항 및 상기 적어도 하나의 제2 폴리 실리콘 저항은 P형 폴리 실리콘이고, 제1 폴리 실리콘 저항의 도핑 농도가 상기 제2 폴리 실리콘 저항의 도핑 농도와 다른 폴리 실리콘 저항.
  2. 제1항에 있어서,
    기판 및 상기 기판 위에 형성되어 있는 제1 산화막 및 제2 산화막을 더 포함하고,
    상기 제1 폴리 실리콘 저항은 상기 제1 산화막 위에 형성되어 있는 제1 게이트 폴리 실리콘을 포함하고,
    상기 적어도 하나의 제2 폴리 실리콘 저항 중 하나는, 상기 제2 산화막 위에 형성되어 있는 제2 게이트 폴리 실리콘을 포함하는 폴리 실리콘 저항.
  3. 제2항에 있어서,
    상기 제1 게이트 폴리 실리콘의 도핑 농도와 상기 제2 게이트 폴리 실리콘의 도핑 농도가 서로 다른 폴리 실리콘 저항.
  4. 제3항에 있어서,
    상기 제1 게이트 폴리 실리콘에 P형 불순물이 도핑 된 영역 면적과 상기 제2 게이트 폴리 실리콘에 상기 P형 불순물이 도핑 된 영역 면적이 서로 다른 폴리 실리콘 저항.
  5. 제2항에 있어서,
    상기 제1 게이트 폴리 영역 위에 형성되어 있는 제1 컨택트 및 제2 컨택트, 및
    상기 제2 게이트 폴리 영역 위에 형성되어 있는 제3 컨택트 및 제4 컨택트를 더 포함하는 폴리 실리콘 저항.
  6. 제5항에 있어서,
    상기 제1 게이트 폴리 실리콘에 P형 불순물이 도핑된 영역은 상기 제1 컨택트 및 상기 제2 컨택트에 대응하는 영역인 폴리 실리콘 저항.
  7. 제5항에 있어서,
    상기 제2 컨택트 및 상기 제3 컨택트 위에 형성되고, 상기 제2 컨택트와 상기 제3 컨택트를 연결하는 제1 금속 전극을 더 포함하는 폴리 실리콘 저항.
  8. 제7항에 있어서,
    상기 제1 컨택트 위에 형성되고 상기 제1 컨택트에 연결되어 있는 제2 금속 전극, 및
    상기 제4 컨택트 위에 형성되고 상기 제4 컨택트에 연결되어 있는 제3 금속 전극을 더 포함하는 폴리 실리콘 저항.
  9. 제8항에 있어서,
    상기 제1 금속 전극의 폭은 상기 제2 컨택트 및 상기 제3 컨택트의 폭 보다 넓고, 상기 제2 금속 전극의 폭은 상기 제1 컨택트의 폭 보다 넓으며, 상기 제3 금속 전극의 폭은 상기 제4 컨택트의 폭 보다 넓은 폴리 실리콘 저항.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 폴리 실리콘 저항의 온도 특성과 상기 적어도 하나의 제2 폴리 실리콘 저항의 온도 특성은 서로 반대인 폴리 실리콘 저항.
  11. 폴리 실리콘 저항을 제조하는 방법에 있어서,
    기판 위에 형성된 산화막 위에 폴리 실리콘을 형성하는 단계;
    상기 폴리 실리콘을 제1 폴리 실리콘 영역 및 제2 폴리 실리콘 영역으로 구분하는 단계; 및
    상기 제1 폴리 실리콘 영역과 상기 제2 폴리 실린콘 영역을 도핑하는 단계를 포함하고,
    상기 제1 폴리 실리콘 영역의 도핑 농도와 상기 제2 폴리 실리콘 영역의 도핑 농도가 다른 폴리 실리콘 저항 제조 방법.
  12. 제11항에 있어서,
    상기 제1 폴리 실리콘 영역 중 도핑된 영역의 면적과 상기 제2 폴리 실리콘 영역 중 도핑된 영역의 면적이 서로 다른 폴리 실리콘 저항 제조 방법.
  13. 제11항에 있어서,
    상기 제1 폴리 실리콘 영역의 도핑 농도에 의한 온도 특성과 상기 제2 폴리 실리콘 영역의 도핑 농도에 의한 온도 특성이 서로 반대인 폴리 실리콘 저항 제조 방법.
  14. 제11항 내지 제13항 중 어느 한 항에 있어서,
    상기 도핑하는 단계는,
    P형 불순물로 도핑하는 단계를 포함하는 폴리 실리콘 저항 제조 방법.
  15. 기준 전압 회로에 있어서,
    전원 전압에 연결되어 있고, 소정의 전류를 공급하는 트랜지스터, 및
    상기 트랜지스터에 흐르는 전류에 따라 기준 전압을 발생시키는 폴리 실리콘 저항을 포함하고,
    상기 폴리 실리콘 저항은,
    제1 폴리 실리콘 저항, 및
    상기 제1 폴리 실리콘 저항에 직렬 연결되어 있는 적어도 하나의 제2 폴리 실리콘 저항을 포함하고,
    상기 제1 폴리 실리콘 저항 및 상기 적어도 하나의 제2 폴리 실리콘 저항은 P형 폴리 실리콘이고, 제1 폴리 실리콘 저항의 도핑 농도가 상기 제2 폴리 실리콘 저항의 도핑 농도와 다른 폴리 실리콘 기준 전압 회로.
  16. 제15항에 있어서,
    상기 제1 폴리 실리콘 저항의 온도 특성과 상기 적어도 하나의 제2 폴리 실리콘 저항의 온도 특성은 서로 반대인 폴리 실리콘 기준 전압 회로.
KR1020110076723A 2011-08-01 2011-08-01 폴리 실리콘 저항, 이를 포함하는 기준 전압 회로, 및 폴리 실리콘 저항 제조 방법 KR101896412B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020110076723A KR101896412B1 (ko) 2011-08-01 2011-08-01 폴리 실리콘 저항, 이를 포함하는 기준 전압 회로, 및 폴리 실리콘 저항 제조 방법
US13/559,218 US8558608B2 (en) 2011-08-01 2012-07-26 Poly silicon resistor, reference voltage circuit comprising the same, and manufacturing method of poly silicon resistor
US14/025,673 US20140008765A1 (en) 2011-08-01 2013-09-12 Poly silicon resistor, reference voltage circuit comprising the same, and manufacturing method of poly silicon resistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110076723A KR101896412B1 (ko) 2011-08-01 2011-08-01 폴리 실리콘 저항, 이를 포함하는 기준 전압 회로, 및 폴리 실리콘 저항 제조 방법

Publications (2)

Publication Number Publication Date
KR20130014952A true KR20130014952A (ko) 2013-02-12
KR101896412B1 KR101896412B1 (ko) 2018-09-07

Family

ID=47626602

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110076723A KR101896412B1 (ko) 2011-08-01 2011-08-01 폴리 실리콘 저항, 이를 포함하는 기준 전압 회로, 및 폴리 실리콘 저항 제조 방법

Country Status (2)

Country Link
US (2) US8558608B2 (ko)
KR (1) KR101896412B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9217780B2 (en) 2014-01-07 2015-12-22 Qualcomm Incorporated Compensation technique for amplifiers in a current sensing circuit for a battery
JP6607074B2 (ja) * 2016-02-19 2019-11-20 三重富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
WO2018175662A1 (en) 2017-03-21 2018-09-27 University Of Washington Soft shear force resistive sensor embedded in artificial skin
CN109686725B (zh) * 2019-01-22 2021-10-01 上海华虹宏力半导体制造有限公司 正温度系数多晶硅电阻结构及其制造方法
CN117810223B (zh) * 2024-02-29 2024-05-10 成都本原聚能科技有限公司 一种多晶硅电阻电路、制备方法及音频差分电路

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6504424B1 (en) * 2001-08-29 2003-01-07 Semiconductor Components Industries Llc Low voltage metal oxide semiconductor threshold referenced voltage regulator and method of using
US20040075507A1 (en) * 2002-10-21 2004-04-22 Seiki Aoyama Oscillator circuit having stable frequency
US20070099326A1 (en) * 2005-11-03 2007-05-03 International Business Machines Corporation eFuse and methods of manufacturing the same
US20100259315A1 (en) * 2009-04-08 2010-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit and Methods for Temperature Insensitive Current Reference

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57130461A (en) * 1981-02-06 1982-08-12 Hitachi Ltd Semiconductor memory storage
US4592128A (en) * 1984-06-04 1986-06-03 Inmos Corporation Method for fabricating integrated circuits with polysilicon resistors
US5126279A (en) * 1988-12-19 1992-06-30 Micron Technology, Inc. Single polysilicon cross-coupled resistor, six-transistor SRAM cell design technique
US5006737A (en) * 1989-04-24 1991-04-09 Motorola Inc. Transformerless semiconductor AC switch having internal biasing means
JPH05289760A (ja) * 1992-04-06 1993-11-05 Mitsubishi Electric Corp 基準電圧発生回路
US5424239A (en) * 1994-02-01 1995-06-13 Texas Instruments Incorporated Method of fabricating precisely matched polysilicon resistors
CA2150502A1 (en) * 1994-08-05 1996-02-06 Michael F. Mattes Method and apparatus for measuring temperature
US5701090A (en) * 1994-11-15 1997-12-23 Mitsubishi Denki Kabushiki Kaisha Data output circuit with reduced output noise
US5698893A (en) * 1995-01-03 1997-12-16 Motorola, Inc. Static-random-access memory cell with trench transistor and enhanced stability
US6489213B1 (en) * 1996-01-05 2002-12-03 Integrated Device Technology, Inc. Method for manufacturing semiconductor device containing a silicon-rich layer
US6412977B1 (en) * 1998-04-14 2002-07-02 The Goodyear Tire & Rubber Company Method for measuring temperature with an integrated circuit device
JP3528750B2 (ja) * 2000-03-16 2004-05-24 株式会社デンソー 半導体装置
US6351111B1 (en) * 2001-04-13 2002-02-26 Ami Semiconductor, Inc. Circuits and methods for providing a current reference with a controlled temperature coefficient using a series composite resistor
JP4236402B2 (ja) * 2001-10-09 2009-03-11 富士通マイクロエレクトロニクス株式会社 半導体装置
KR100440448B1 (ko) * 2002-04-12 2004-07-14 삼성전자주식회사 온도 변화에 무관한 지연 시간을 확보할 수 있는 반도체집적 회로장치
US6759729B1 (en) * 2002-10-16 2004-07-06 Newport Fab, Llc Temperature insensitive resistor in an IC chip
JP2005183686A (ja) * 2003-12-19 2005-07-07 Renesas Technology Corp 半導体装置およびその製造方法
KR100817958B1 (ko) * 2004-09-30 2008-03-31 가부시키가이샤 리코 반도체장치 및 그 제조방법
JP2007049285A (ja) * 2005-08-08 2007-02-22 Seiko Instruments Inc チョッパアンプ回路および半導体装置
JP4946870B2 (ja) * 2005-12-12 2012-06-06 富士通セミコンダクター株式会社 半導体装置およびその製造方法
WO2010035608A1 (en) * 2008-09-25 2010-04-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN103620706A (zh) * 2011-06-17 2014-03-05 美国亚德诺半导体公司 减少偏移的电阻电路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6504424B1 (en) * 2001-08-29 2003-01-07 Semiconductor Components Industries Llc Low voltage metal oxide semiconductor threshold referenced voltage regulator and method of using
US20040075507A1 (en) * 2002-10-21 2004-04-22 Seiki Aoyama Oscillator circuit having stable frequency
US20070099326A1 (en) * 2005-11-03 2007-05-03 International Business Machines Corporation eFuse and methods of manufacturing the same
US20100259315A1 (en) * 2009-04-08 2010-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit and Methods for Temperature Insensitive Current Reference

Also Published As

Publication number Publication date
US20130033309A1 (en) 2013-02-07
KR101896412B1 (ko) 2018-09-07
US8558608B2 (en) 2013-10-15
US20140008765A1 (en) 2014-01-09

Similar Documents

Publication Publication Date Title
JP5959220B2 (ja) 基準電圧発生装置
KR102380616B1 (ko) 기준 전압 발생 장치
TWI518880B (zh) 半導體裝置及用於半導體裝置的參考電壓產生電路
US8558608B2 (en) Poly silicon resistor, reference voltage circuit comprising the same, and manufacturing method of poly silicon resistor
KR102193804B1 (ko) 기준 전압 발생 회로
US9202760B2 (en) Semiconductor devices and structures
JP3717388B2 (ja) 基準電圧発生回路及びその出力値調整方法並びに電源装置
US20080042241A1 (en) Voltage-controlled semiconductor structure, resistor, and manufacturing processes thereof
KR102074124B1 (ko) 반도체 집적 회로 장치
JP2011210901A (ja) デプレッション型ｍｏｓトランジスタ
US11574994B2 (en) Semiconductor device
JP3963177B2 (ja) 半導体装置
US20230041116A1 (en) Latch-up test structure
TWI506776B (zh) 半導體裝置及其製造方法
KR101416881B1 (ko) 베이스 안정 저항을 구비한 전력 바이폴라 트랜지스터
KR100691012B1 (ko) 반도체 소자의 온도보상형 저항 형성방법
JP2014067912A (ja) カレントミラー回路
WO2014125862A1 (ja) クランプ素子を備えた半導体装置
TW201421646A (zh) 半導體元件、其製造方法及其操作方法
JP2005191161A (ja) 半導体装置
JP2011233809A (ja) 多結晶シリコン抵抗
JP2013055238A (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant