KR102380616B1 - 기준 전압 발생 장치 - Google Patents

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마사히로 하타케나카
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에이블릭 가부시키가이샤
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Abstract

[과제] 동작 온도 범위가 넓어도, 기준 전압의 변동이 억제된, 기준 전압 발생 장치를 제공한다.
[해결 수단] 기준 전압 발생 장치는, 입력 전압에 대해 제1의 정전류를 출력하는 제1의 정전류 회로와, 제2의 정전류를 출력하는 제2의 정전류 회로와, 입력 전류에 의거한 전압을 생성하는 전압 생성 회로를 구비하고, 제1의 정전류와 제2의 정전류에 의거한 전류를 전압 생성 회로의 입력 전류로 하고, 전압 생성 회로로부터 기준 전압을 출력한다.

Description

기준 전압 발생 장치{REFERENCE VOLTAGE GENERATOR}
본 발명은, 기준 전압 발생 장치에 관한 것이다.
향후의 IoT의 보급에 수반하여, 여러가지 제품에 IC가 탑재되게 됨에 따라, IC의 동작 온도 범위가 확대해 가는 경향이 있다. 그 때문에, 기준 전압 발생 장치를 구비하는 IC에 있어서는, 오동작을 억제하기 위해서, 기준 전압 발생 장치가 출력하는 기준 전압의 온도 변화가 작은 것이 요구되고 있다.
반도체 기판에 형성되는 IC에 있어서는, 통상 120℃ 내지 150℃ 사이의 어느 온도를 초과하는 고온이 되면, P형과 N형의 확산층으로 형성되는 기생 다이오드에 있어서 발생하는 PN 접합 리크 전류가 현저해지고, 원하는 회로 동작에 대해서 영향을 주는 것이 알려지고, 그 대책이 요구되고 있다. 온도 범위에 폭이 있는 것은 회로에 의해 리크 전류가 주는 영향이 다르기 때문이다. 그래서, 이하에서는 PN 접합 리크 전류가 회로에 영향을 미치기 시작하는 온도를 리크 전류 현재(顯在)화 온도라고 부르고, 기호 LCET로 나타내기로 한다.
예를 들면, 특허 문헌 1에는, 고온시에 발생하는 MOS 트랜지스터의 확산층의 PN 접합 리크 전류가 기준 전압 발생 장치에 유입하고, 기준 전압이 변화하는 것을 억제하기 위해, 기생 다이오드와 동일한 리크 전류 특성을 갖는 더미 확산층을 기준 전압 발생 장치 내에 설치하고 기준 전압의 온도 변동을 억제하는 밴드 갭 레퍼런스 회로의 기술이 개시되어 있다.
일본국 특허공개 2004-13584호 공보
그러나, 특허 문헌 1의 종래의 기준 전압 발생 장치에서는, 고온하에 있어서의 PN 접합 리크 전류의 영향을 억제시킬 수 있지만, 기준 전압 발생 장치 내의 다이오드 등의 회로 소자가 갖는, 온도에 대한 미소한 비선형 특성을 저감할 수 없기 때문에, 그 회로 소자의 비선형 특성에 의거하는 기준 전압의 변동이 발생한다. 그 때문에, 넓은 동작 온도 범위에 있어서 기준 전압의 변동의 억제가 요구되는 IC에 적용하는 것이 어렵다.
본 발명은, 이러한 상황을 감안하여, 전체 동작 온도 범위에 있어서 기준 전압의 변동이 억제된, 기준 전압 발생 장치를 제공하는 것을 목적으로 한다.
상기의 과제를 해결하기 위해서, 본 발명은 이하와 같은 기준 전압 발생 장치로 한다.
즉, 입력 전압에 대해 제1의 정전류를 출력하는 제1의 정전류 회로와, 상기 입력 전압에 대해 제2의 정전류를 출력하는 제2의 정전류 회로와, 입력 전류에 의거한 전압을 생성하는 전압 생성 회로를 구비하고, 상기 제1의 정전류와 상기 제2의 정전류에 의거한 전류를 상기 전압 생성 회로의 상기 입력 전류로 하고, 상기 전압 생성 회로로부터 기준 전압을 출력하는 것을 특징으로 하는 기준 전압 발생 장치로 한다.
본 발명에 의하면, 기준 전압 발생 장치가 출력하는 기준 전압을, 리크 전류 현재화 온도 이하의 온도에 있어서, 제1의 정전류 회로와 전압 발생 회로의 온도 계수를 조정함으로써, 회로 소자의 온도에 대한 비선형성에 의거하는 기준 전압의 온도 변동을 억제한다. 또, 제1의 정전류 회로와 전압 발생 회로에서 소자의 온도에 대한 비선형성의 완화가 곤란한 리크 전류 현재화 온도 이상의 온도에 있어서는, 제2의 정전류 회로와 전압 발생 회로에서 정해지는 기준 전압을 출력하는 구성으로 하고, 기준 전압의 온도 변동을 억제한다.
이로 인해, 전체 동작 온도 범위에 있어서, 기준 전압 발생 장치가 출력하는 기준 전압의 변동을 억제하는 것을 가능하게 한다.
도 1은, 본 발명의 제1의 실시 형태에 따른 기준 전압 발생 장치를 나타내는 회로도이다.
도 2는, 제1의 실시 형태에 있어서의 기준 전압 발생 장치가 출력하는 기준 전압의 온도 특성을 나타내는 도면이다.
도 3은, 제1의 실시 형태에 따른 기준 전압 발생 장치를 나타내는 모식 단면도이다.
도 4는, 제1의 실시 형태에 따른 기준 전압 발생 장치를 나타내는 다른 회로도이다.
도 5는, 제1의 실시 형태에 따른 기준 전압 발생 장치를 나타내는 다른 회로도이다.
도 6은, 본 발명의 제2의 실시 형태에 따른 기준 전압 발생 장치를 나타내는 회로도이다.
도 7은, 제2의 실시 형태에 따른 기준 전압 발생 장치를 나타내는 모식 단면도이다.
도 8은, 종래 기술에 있어서의 기준 전압 발생 장치를 나타내는 회로도이다.
도 9는, 회로 소자의 온도 특성을 나타내는 도면이다.
도 10은, 종래 기술에 있어서의 온도 특성을 나타내는 도면이다.
도 11은, 종래 기술에 따른 기준 전압 발생 장치를 나타내는 모식 단면도이다.
도 12는, 제2의 실시 형태에 있어서의 기준 전압 발생 장치가 출력하는 기준 전압의 온도 특성을 나타내는 도면이다.
이하, 본 발명의 실시 형태를, 도면을 참조하여 설명한다.
도 1은, 본 발명의 제1의 실시 형태의 기준 전압 발생 장치(100)를 나타내는 회로도이다.
제1의 실시 형태의 기준 전압 발생 장치(100)는, 제1의 정전류 회로(101)와, 제2의 정전류 회로(102)와, 전압 생성 회로(103)를 구비한다. 기준 전압 발생 장치(100)는, 뒤에 설명하는 바와 같이 이들 회로를 P형 반도체 기판에 형성한 장치이다.
전원 단자(1)에 접속되고, 전원 전압(VDD)이 공급된 제1의 정전류 회로(101)는, 전압 생성 회로(103)에 VDD에 의존하지 않는 제1의 정전류를 출력한다. 또 전원 단자(1)에 접속되고, 전원 전압(VDD)이 공급된 제2의 정전류 회로(102)는, 전압 생성 회로(103)에 VDD에 의존하지 않는 제2의 정전류를 출력한다. 제1의 정전류와 제2의 정전류가 입력된 전압 생성 회로(103)는, 제1의 정전류와 제2의 정전류에 의거한 기준 전압(Vref)을 기준 전압 단자(3)에 출력한다.
제1의 실시 형태에 있어서는, 제1의 정전류 회로(101)는, 공핍형 NMOS 트랜지스터(11)로 구성된다. 공핍형 NMOS 트랜지스터(11)는, 게이트와 소스가 기준 전압 단자(3)에 접속되고, 드레인이 전원 단자(1)에 접속되고, 백 게이트가 접지 단자(2)에 접속된다. 제2의 정전류 회로는, PN 접합을 이용한 전류 조정용 다이오드(13)로 구성된다. 전류 조정용 다이오드(13)는, 애노드가 기준 전압 단자(3)에 접속되고, 캐소드가 전원 단자(1)에 접속된다. 전압 생성 회로(103)는, 증가형 NMOS 트랜지스터(12)로 구성된다. 증가형 NMOS 트랜지스터(12)는, 게이트와 드레인이 기준 전압 단자(3)에 접속되고, 소스와 백 게이트가 접지 단자(2)에 접속된다.
다음에, 도 1의 기준 전압 발생 장치(100)의 회로 동작에 대해 설명한다. 제1의 정전류 회로(101)를 구성하는 공핍형 NMOS 트랜지스터(11)는, 제1의 역치 전압(VTD)과 제1의 상호 컨덕턴스(gmD)(비포화 동작시)를 갖는다. 이 공핍형 NMOS 트랜지스터(11)의 드레인 전류(ID)는, 하기식 (1)에 나타내는 전압 전류 특성을 나타내고, 게이트 소스간 전압(VG)이 0V이므로, 제1의 역치 전압(VTD)에 의존하고, 드레인 전압에 의존하지 않는 포화 드레인 전류가 된다. 즉, 이 포화 드레인 전류가 소스로부터 출력되고, 제1의 정전류 회로(101)의 출력 전류가 된다. 하기식 (1)에 있어서, VG는 공핍형 NMOS 트랜지스터(11)의 게이트 소스간 전압이다.
ID=1/2·gmD·(VG-VTD)2
=1/2·gmD·(｜VTD｜)2···(1)
제2의 정전류 회로(102)를 구성하는 PN 접합 다이오드로 이루어지는 전류 조정용 다이오드(13)는, 하기식 (2)에 나타내는 순방향 전압(Vf)을 갖는다. 이것은 확산 전위로도 불리고, 볼츠만 상수 k, 온도 T, 전자 전하량 q, P형 영역의 불순물 농도 Na, N형 영역의 불순물 농도 Nd, 진성 캐리어 밀도 ni로 이하와 같이 표시된다.
Vf=kT/q·ln(Na·Nd/ni 2)···(2)
또, 전류 조정용 다이오드(13)는, 전원 단자(1)보다 캐소드에 높은 전압이 걸리므로, 하기식 (3)에 나타내는, 역방향 포화 전류(IS)를 애노드로부터 출력한다. 즉, 이 역방향 포화 전류가, 제2의 정전류 회로(102)의 출력 전류가 된다. 하기식 (3)에 있어서는, Dn은 전자의 확산 상수, Dp는 홀의 확산 상수, Ln은 전자의 확산 거리, Dp는 홀의 확산 거리이다. 또, np는 P형 영역의 소수 캐리어 밀도, pn은 N형 영역의 소수 캐리어 밀도이며, 이것은 다수 캐리어가 되는 불순물 농도, Na와 Nd에 반비례하므로, Vf가 높은 경우 IS는 낮고, Vf가 낮은 경우 IS는 높아진다.
IS≒Dn·np/Ln＋Dp·pn/Lp···(3)
전압 생성 회로(103)를 구성하는 증가형 NMOS 트랜지스터(12)는, 제2의 역치 전압(VTE)과 제2의 상호 컨덕턴스(gmE)(비포화 동작시)를 갖는다. 이 증가형 NMOS 트랜지스터(12)의 드레인 전류(IE)는, 드레인과 접속된 게이트의 전압이 기준 전압(Vref)과 일치한다는 조건으로 정해진다. 따라서, 하기식 (4)에 나타내는 바와 같이, 제2의 역치 전압(VTE)과, 기준 전압(Vref)에 의존하고, 기준 전압(Vref)에 대해서 다이오드의 순방향 특성과 유사한 전류가 된다.
IE=1/2·gmE·(VG-VTE)2
=1/2·gmE·(Vref-VTE)2···(4)
이상으로부터, 기준 전압(Vref)은, (1)식의 ID와 (3)식의 IS가 (4)식의 IE와 동일해지는 것으로 하여 도출된다. 단, 리크 전류 현재화 온도인 LCET 이하의 온도에 있어서는, 역방향 포화 전류(IS)의 영향을 무시할 수 있고, 하기식 (5)와 같이 된다.
Vref≒VTE＋(gmD/gmE)1/2·｜VTD｜···(5)
한편, LCET 이상의 온도에 있어서는, 온도 상승에 따라 지수적으로 증가하는 기생 다이오드의 PN 접합 리크 전류와, 동시에 그보다 큰 전류 조정용 다이오드의 역방향 포화 전류(IS)의 영향이 현저해진다. 그 때문에, (3)식과 (4)식으로부터 하기식 (6)과 같은 Vref 성분이 (5)식에 가산된다. 여기서, ISp는, 기생 다이오드의 PN 접합 리크 전류이다.
Vref≒VTE＋｛2·(IS-ISp)/gmE｝1/2···(6)
도 2는, 제1의 실시 형태의, 전체 동작 온도 범위를 -40℃에서 180℃로 한 경우의 기준 전압의 온도 의존성을 나타낸 그래프이다. 여기에서는, 이 전체 동작 온도 범위를 2개의 영역으로 나누고, 제1의 온도 범위를 -40℃로부터 LCET, 제2의 온도 범위를 LCET로부터 180℃로 하고 있다. 또, Vref0는 제1의 실시 형태의 기준 전압의 온도 변화, Vref1과 Vref2는 종래의 기준 전압의 온도 변화의 모습을 나타내고 있고, Vref1은 기생 다이오드의 PN 접합 리크 전류가 없는 경우, Vref2는 기생 다이오드의 PN 접합 리크 전류가 현저한 경우를 나타내고 있다.
도 2에 있어서, 제1의 온도 범위에 있어서의 기준 전압(Vref0)은, (5)식에 의거한 특성을 나타낸다. 이 특성의 조정은, gmD/gmE를 적절히 변경하여 행한다. 한편, LCET 이상의 제2의 온도 범위에 있어서의 기준 전압(Vref0)은, (6)식에 의거한, 제1의 온도 범위와는 다른 특성이 된다. 이 온도 범위의 특성의 조정은, 다이오드 면적 등을 변경하여 행한다. 이 제1의 온도 범위와 제2의 온도 범위의 특성의 차이는, 제1의 정전류 회로(101)와, 제2의 정전류 회로(102)의 특성의 차이에 기인하고 있고, 스위치 등으로 회로를 전환하여 행해지는 것은 아니다. 즉, 제1의 온도 범위에 있어서는 (5)식에 의거하는 기준 전압 성분이 (6)식에 의거하는 기준 전압 성분보다 지배적이기 때문에, 토탈의 Vref가 (5)식에 크게 의존한다. 또, 제2의 온도 범위에 있어서는 (6)식에 의거하는 기준 전압 성분이 (5)식에 의거하는 기준 전압 성분의 저하를 보충하기 때문에, 토탈의 Vref에 대한 (6)식의 영향이 커진다. 그 때문에 LCET는 대체로, 기준 전압(Vref0)을 나타내는 곡선의 변곡점으로 되어 있다.
여기서, 실시 형태의 효과를 분명히 하기 위해서, 종래 기술의 기준 전압 발생 장치에 있어서의 문제점과의 비교로 설명한다.
도 8에 나타내는 제1의 정전류 회로(601)와 전압 생성 회로(603)만으로 구성되는 종래의 기준 전압 발생 장치(600)가 출력하는 기준 전압은, (5)식에만 기초하여, 도 2의 점선에 나타내는 Vref1의 특성이 된다. 이때 -40℃에서 180℃ 사이의 온도에 대한 Vref1의 근사 1차 온도 계수(근사식에 있어서, 온도에 대해 1차의 식으로 표시되는 항)는, 제로가 되도록 gmD/gmE가 조정된다. 즉, -40℃일 때의 Vref1과 180℃일 때의 Vref1이 거의 같은 값이 되고, 이 사이를 연결하는 직선의 기울기가 거의 제로가 된다. 그러나, Vref1은, 회로 소자의 온도에 대한 비선형 특성의 영향으로, 완전히 직선의 특성으로는 되지 않는다. 또, 특허 문헌 1의 기술은, 고온시에 기생 다이오드의 PN 접합 리크 전류의 영향으로, 도 2의 일점 쇄선으로 나타내는 Vref2의 급격한 저하를 방지하기 위해 더미 확산층으로 구성되는 다이오드를 설치하고, 기생 다이오드의 영향을 배제한다. 그러나, 상술의, 회로 소자의 온도에 대한 미소한 비선형 특성은 그대로 남겨지기 때문에, -40℃에서 180℃에 있어서의 그 만큼의 기준 전압(Vref1)의 온도 변동(ΔVref1)을 억제할 수 없다.
그에 대해, 본 발명의 제1의 실시 형태는, 이러한 회로 소자가 갖는 비선형의 특성에 기초하여 온도 범위를 2개로 나누고, 각각의 온도 범위에서 정전류 회로가 자연스럽게 전환되도록 구성하고, 전체 동작 온도 범위에서 기준 전압의 온도 변동을 ΔVref1로부터 ΔVref0으로 저감시키고 있다. 즉, -40℃에서 LCET까지의 온도에 있어서의 Vref0는, (5)식에 의거하여 이 온도 범위 내에서 Vref0에서의 근사 1차 온도 계수를 제로로 하도록 조정한다. 구체적으로는, -40℃에서 180℃까지의 온도 범위에 있어서, 근사 1차 온도 계수를 음의 값이 되도록 조제함으로써, -40℃에서 LCET에 있어서의 비선형 특성의 영향을 최소화한다. 또, LCET에서 180℃까지의 온도에 있어서 (5)식에 의거하여 Vref0이 음의 근사 1차 온도 계수에 따라 감소하는 만큼은, 양의 온도 계수를 갖고, 이 온도 영역에서 현저해지는 (6)의 기준 전압 성분으로, Vref0의 저하를 보충한다. 이와 같이 함으로써, 종래에 비해 기준 전압의 변동을 억제하는 것이 가능해진다.
다음에, -40℃에서 LCET까지의 온도 범위의 Vref의 조정의 상세에 대해 설명한다. 우선 기생 다이오드에 의한 고온에서의 PN 접합 리크 전류를 고려하지 않으면, 기준 전압(Vref)은, 보다 넓은 온도 범위에 있어서 공핍형 NMOS 트랜지스터와 증가형 NMOS 트랜지스터의 특성에 의거한 (5)식의 특성을 나타낸다.
도 9에, (5)식을 구성하는 각 요소, VTE, VTD,｜VTD｜, (gmD/gmE)1/2·｜VTD｜의 온도 특성을 나타낸다. 도 9에 나타내는 바와 같이, 역치 전압(VTE, VTD) 은 모두 온도에 대해서 음의 근사 1차 온도 계수를 갖는 특성이 된다. ｜VTD｜는, VTD의 절대값이므로, VTD를 상하로 반전시킨 0보다 큰 양의 근사 1차 온도 계수를 갖는 특성이 된다. (gmD/gmE)1 /2·｜VTD｜는,｜VTD｜의 기울기가 (gmD/gmE)1/2에 따라 변화한 특성이 된다. (5)식은, 제1항과 제2항의 각각의 온도 특성을 모두 더한 것이라고 생각할 수 있다. VTE와 VTD의 온도 상승에 대한 변화가 동일하면, VTE와 VTD의 절대값｜VTD｜의 합은, 온도에 대해 의존성이 없는 것이 되고, (gmD/gmE)1/2가 1인 경우, Vref의 근사 1차 온도 계수도 제로가 된다. 또, 예를 들면 VTE와 VTD의 음의 근사 1차 온도 계수가 달라도, 식(5)의 gmD/gmE에 포함되는 파라미터에 의해 (gmD/gmE)1/2·｜VTD｜의 온도에 대한 기울기를 조정하고, Vref의 근사 1차 온도 계수를 제로로 할 수 있다(단 여기에서는 gmD/gmE의 온도 의존성은 무시한다).
그러나, 실제는 온도에 대한 소수 캐리어의 영향이나, 공핍층의 신장 등의 영향으로, VTE, VTD는 선형으로 되지 않고, 1차식에서 온도 특성을 근사할 수 없다. 더불어 VTE와 VTD의 온도에 대한 거동이 다르므로, 식(5)에서 표시되는 Vref는 또, 온도 T에 대해 하기식 (5)＇과 같은, 2차의 온도 계수 a, 1차의 온도 계수 b, 상수 c로 근사할 수 있는 곡선이 된다.
Vref≒aT2＋bT＋c···(5)＇
여기서, 도 10에 나타내는 바와 같이, gmD/gmE에 포함되는 파라미터를 조정하여, 근사 1차 온도 계수 b를 제로로 해도, 2차의 항을 캔슬시킬 수 없고, Vref는, 상측에 볼록 형상을 한 온도 특성이 된다.
제1의 실시 형태에 있어서는, -40℃에서 LCET까지의 범위에서의 온도 의존성을 저감시키기 위해서, 도 10의 -40℃에서 180℃의 전체 동작 온도 범위에 걸친 Vref1의 근사 1차 온도 계수(b)를 마이너스의 값이 되도록 gmD/gmE를 조정한다. 그리고 -40℃에서 LCET까지의 온도 범위에 있어서, Vref1의 온도 변동량을 최소화시킨다. 예를 들면, 구체적으로는, 하기식 (7)의 x를 1보다 작은 값으로 한다. 단, x의 값이 0.7 이하가 되면, -40℃에서 LCET라고 해도 음의 기울기가 너무 커지고, -40℃에서 LCET 사이의 Vref 온도 변동량을 최소화할 수 없게 되므로, 0.7을 초과하는 값이 바람직하다.
gmD/gmE＜x···(7)
또, (7)식의 gm에 대해서는, 채널 이동도 μ, 게이트 절연막 용량 Cox, 채널폭 W, 채널 길이 L을 이용하여 하기식 (8)과 같이 표시할 수 있으므로, 제조 프로세스에 의해 바뀌는 μ나 Cox를 고려하면서, W나 L로 조정할 수 있다.
gm=μ·Cox·W/L···(8)
예를 들면, W/L을 채널 사이즈비로 하면, 공핍 NMOS 트랜지스터의 채널 사이즈비를, 증가 NMOS 트랜지스터의 채널 사이즈비의 1배 미만이고 0.7배를 초과하는 값으로 조정한다.
다음에, 온도가 LCET 이상의 고온으로 된 경우의 동작을, 우선 종래의 기준 전압 발생 장치를 기초로 설명한다.
도 11(a)는, 공핍형 NMOS 트랜지스터(61)와 증가형 NMOS 트랜지스터(62)가 같은 P형 반도체 기판(68) 중에 제작되고, 각각의 백 게이트가 같은 접지 단자(2)에 접속된 경우의 모식 단면도이다. 각 소자의 단자의 결선에 대해서는 생략하고 있는 부분이 있지만, 도 8과 같은 종래의 기준 전압 발생 장치를 구성하도록 결선해 두기로 한다.
LCET 이상의 온도에 있어서는, 공핍형 NMOS 트랜지스터(61)의 N형 소스 영역(65)과 P형 반도체 기판(68) 사이와, 증가형 NMOS 트랜지스터(62)의 N형 드레인 영역(64)과 P형 반도체 기판(68) 사이에 존재하는 기생 다이오드의, 점선으로 나타내는 PN 접합 리크 전류가 현저해진다. 그 때문에, 공핍형 NMOS 트랜지스터(61)가 출력한 정전류가 증가형 NMOS 트랜지스터(62)에 모두 흐를 수 없게 되고, 기준 전압 단자(3)로부터 발생시키는 기준 전압이 저하한다. 도 2의 일점 쇄선의 Vref2가, LCET 이상의 온도에 있어서 급격하게 저하되어 있는 것은 이것에 의한다. 여기서, 공핍형 NMOS 트랜지스터(61)의 드레인에도 같은 PN 접합 리크 전류가 흐르지만, 이 전류는, 공핍형 NMOS 트랜지스터가 출력하는 정전류에는 영향을 주지 않는다.
도 3은, 본 발명의 제1의 실시 형태의 기준 전압 발생 장치(100)의 구조를 나타내는 모식 단면도이며, 제1의 정전류 회로(101)를 구성하는 공핍형 NMOS 트랜지스터(11)와, 제2의 정전류 회로(102)를 구성하는 전류 조정용 다이오드(13)와, 전압 생성 회로(103)를 구성하는 증가형 NMOS 트랜지스터(12)를 나타내고 있다. 공핍형 NMOS 트랜지스터(11)의 N형 드레인 영역(14)은, 전원 단자(1)에 접속되고, N형 소스 영역(15)은, 기준 전압 단자(3)에 접속된다. 증가형 NMOS 트랜지스터(12)의 N형 드레인 영역(14)은 기준 전압 단자(3)에 접속되고, N형 소스 영역(15)은 접지 단자(2)에 접속된다. 또, 전류 조정용 다이오드(13)의 N형 웰 영역(16)은 전원 단자(1)에 접속되고, P형 저농도 영역(17)은 기준 전압 단자(3)에 접속된다. 전류의 흐름의 이해를 용이하게 하기 위해, 그 외의 단자의 결선에 대해서는 생략하고 있다.
종래의 기술에 대해, 제1의 실시 형태에 있어서는, 도 3에 나타내는 바와 같이, 전류 조정용 다이오드(13)를 도 1의 회로 구성이 되도록 전원 단자(1)와 기준 전압 단자(3) 사이에 설치하고, LCET 이상에서의 기준 전압의 급격한 감소를 억제시킨다. 전류 조정용 다이오드(13)는, 예를 들면, P형 반도체 기판(18) 내에 N형 웰 영역(16), P형 저농도 영역(17)을 설치하고, N형 웰 영역(16)을 전원 단자(1)에, P형 저농도 영역(17)을 기준 전압 단자(3)에 접속하여 구성하고 있다.
전류 조정용 다이오드(13)에 흐르는 역방향 포화 전류(IS)(실선 화살표)는, 점선 화살표로 나타내는 공핍형 NMOS 트랜지스터(11)의 N형 소스 영역(15)과 P형 반도체 기판(18) 사이, 및 증가형 NMOS 트랜지스터(12)의 N형 드레인 영역(14)과 P형 반도체 기판(18) 사이의 기생 다이오드에서 발생하는 PN 접합 리크 전류 이상이 되도록 설정한다. 예를 들면, 전류 조정용 다이오드를 구성하는 PN 접합 면적과 기생 다이오드의 PN 접합 면적이 같은 경우, 모두 전류는 (3)식에 따르므로, P형 저농도 영역(17)과 N형 웰 영역(16)의 소수 캐리어를 조정하고, 전류 조정용 다이오드의 쪽이 많이 흐르도록 설정한다. 보다 현실적인 결정 방법은, 역방향 포화 전류 (3)식에 상관하는 (2)식에 따라, 전류 조정용 다이오드의 Vf(순방향 전류가 예를 들면 1㎂ 등일 때의 순방향 전압)가 기생 다이오드의 Vf보다 작아지도록 조정한다. 또, Vf의 조정이 곤란한 경우는, 전류 조정용 다이오드의 PN 접합 면적을 기생 다이오드의 PN 접합 면적보다 커지도록 하고, 역방향 포화 전류(IS)가, PN 접합 리크 전류(ISp)보다 커지도록 조정한다.
이상과 같이, LCET 이하의 온도에 있어서는, 공핍형 NMOS 트랜지스터와 증가형 NMOS 트랜지스터에서 Vref가 거의 정해지는 구성으로 하고, 이 온도 범위에 있어서만 비선형성을 완화하도록 gmD/gmE를 조정하고, 기준 전압의 온도 변동을 최소화한다. 또, LCET 이상의 온도에 있어서는, 증가형 NMOS 트랜지스터의 gmE와 전류 조정용 다이오드의 역방향 포화 전류 및 기생 다이오드의 PN 접합 리크 전류에서 Vref가 거의 정해지는 구성으로 하고, 기생 다이오드의 PN 접합 리크 전류 이상의 전류를 전류 조정용 다이오드에서 발생시킴으로써 Vref의 저하를 억제한다. 이와 같이 함으로써, 전체 동작 온도 범위에 있어서 기준 전압의 변동을 억제하는 것을 가능하게 하고 있다.
제1의 실시 형태에 있어서는, 제1의 정전류 회로의 전류와, 제2의 정전류 회로의 전류를 전압 생성 회로에 입력하는 구성으로 하고 있었지만, 이 취지를 일탈하지 않는 범위에서 여러가지 변경이 가능한 것은 말할 필요도 없다.
예를 들면, 전류 조정 다이오드에 있어서 기생 다이오드의 PN 접합 리크 전류보다 큰 전류를 확보하는 것이 곤란한 경우는, 전류 조정 다이오드를 금속과 반도체의 접합으로 형성하는 쇼트 키 접합 다이오드로 바꾸어도 상관없다. 예를 들면 도 3의 N형 웰 영역(16)에, 직접 AL 금속을 접속하면, 접합면의 전위 장벽이 줄어드는 만큼, PN 접합 다이오드의 절반 정도의 Vf를 얻을 수 있다. 또, 역방향 포화 전류는, 수 10nA로부터 수 100nA의 레벨의 전류를 상온에 있어서 용이하게 얻을 수 있다.
또, 전류 조정용 다이오드로 바뀌는 정전류로서, MOS 트랜지스터의 서브스레쉬홀드 전류를 이용해도 상관없다. 도 4에 있어서, 기준 전압 발생 장치(200)는, 공핍형 NMOS 트랜지스터(21)로 구성되는 제1의 정전류 회로(201)와 전류 조정용 증가형 NMOS 트랜지스터(23)로 구성되는 제2의 정전류 회로(202)와 증가형 NMOS 트랜지스터(22)로 구성되는 전압 생성 회로(203)를 구비한다. 여기서 도 4에서는, 제2의 정전류 회로(202)에 있어서, 도 1의 전류 조정용 다이오드(13)로 바꾸고, 게이트와 소스를 접속한 전류 조정용 증가형 NMOS 트랜지스터(23)로 하고 있다. 예를 들면, 이 전류 조정용 증가형 NMOS 트랜지스터(23)의 역치 전압시의 드레인 전류를 채널 길이와 채널 폭으로 조정하면, 게이트와 소스를 접속한 경우(게이트 소스간 전압(0V)의 경우)의 서브스레쉬홀드 전류를 (9)식으로부터 예측할 수 있다. 여기서 k는 볼츠만 상수, T는 온도, q는 전자 전하량, Cox는 게이트 절연막 용량, Cd는 공핍층 용량, S는 서브스레쉬홀드 계수이다.
전류 조정용 증가형 NMOS 트랜지스터(23)의 다이오드에 대한 이점은, 전류를 증가시키는 것이 채널 길이를 짧게 함으로써 용이하게 실현될 수 있는 것이다. 이로 인해, 다이오드와 같이 역방향 포화 전류(IS)를 PN 접합 면적으로 증가시키는 것에 비해 칩 면적을 작게 할 수 있다.
S=ln10·kT/q·(1＋Cd/Cox)···(9)
또 도 4에서는 전류 조정용 증가형 NMOS 트랜지스터(23)로 바꾸고, 게이트를 오프시킨 PMOS로 해도 상관없다. 또, MOS 트랜지스터의 서브스레쉬홀드 전류를 전류 조정용으로 사용하는 경우는, 채널 길이를 짧게 하는 외에, 역치 전압을 낮게 하거나 W 길이를 크게 하거나 해도 되는 것은 말할 필요도 없다.
또, 제1의 실시 형태의 회로 구성을, 도 5와 같이 해도 상관없다. 도 5의 기준 전압 발생 장치(300)에 있어서는, 제1의 정전류 회로(301)의 공핍형 NMOS 트랜지스터(31)의 전류를, 제1의 PMOS 트랜지스터(34), 제2의 PMOS 트랜지스터(35)로 구성되는 커런트 미러 회로를 개재하여 전압 생성 회로(303)의 증가형 NMOS 트랜지스터(32)에 주고 받고 있다. 그리고 도 5에 있어서의 제1의 정전류 회로(301)의 전류와 전류 조정용 다이오드(33)로 구성되는 제2의 정전류 회로(302)의 전류를, 전압 생성 회로(303)에 입력하고 기준 전압 단자(3)에 기준 전압(Vref)을 발생시키고 있는 것은 도 1과 같다. 도 5의 회로 구성에서는, 제1의 정전류 회로(301)를 구성하는 공핍형 NMOS 트랜지스터(31)의 소스와 백 게이트를 접지 단자(2)에 접속하고 있다. 이와 같이 소스와 백 게이트를 동전위로 함으로써, 도 3에서 나타낸 공핍형 NMOS 트랜지스터(11)의 소스에 있어서 발생하는 PN 접합 리크 전류를 삭감할 수 있다. 그 때문에, 제2의 정전류 회로(302)의 정전류는, 전압 생성 회로(303)를 구성하는 증가형 NMOS 트랜지스터(32)의 드레인에 있어서 발생하는 PN 접합 리크 전류에만 대응하면 되고, PN 접합 면적을 작게 하고 칩 면적을 삭감하는 것이 가능해진다.
여기서, 특별히 도시하지 않지만, 제2의 PMOS 트랜지스터(35)의 드레인 영역 내에 전류 조정용 다이오드를 형성해도 된다. 그 경우, 전류 조정용 다이오드를 별도 추가하는 경우에 비해, 소자의 분리 영역 등을 형성할 필요가 없기 때문에, 칩 면적을, 보다 축소할 수 있다.
또, 특별히 도시하지 않지만, 회로 중에 전류 조정용 다이오드를 직접 추가하지 않고, IC 내에 존재하는 기생 다이오드를, 증가형 NMOS 트랜지스터의 드레인에 인접시킴으로써, 같은 효과를 얻어도 된다. 그 경우, 회로 규모를 크게 할 필요가 없기 때문에, 보다 칩을 소면적으로 제작할 수 있다.
또, 본 구성의 경우에 있어서는, 전류 조정용 다이오드의 면적 축소를 위해서는 역방향 포화 전류(IS)가 큰 다이오드로 하는 것이 좋기 때문에, 저농도에서의 접합이 바람직하다. 그 형성 방법으로서, 저농도의 N형 웰 영역을 전용으로 형성해도 된다.
도 6은, 본 발명의 제2의 실시 형태의 기준 전압 발생 장치(400)를 나타내는 회로도이다. 제2의 실시 형태의 기준 전압 발생 장치(400)는, 제1의 정전류 회로(401)와, 제2의 정전류 회로(402)와, 전압 생성 회로(403)를 구비한다. 기준 전압 발생 장치(400)는, 뒤에 설명하는 바와 같이 이들 회로를 N형 반도체 기판에 형성한 장치이다.
전원 단자(1)에 접속되고, 전원 전압(VDD)이 공급된 제1의 정전류 회로(401)는, 전압 생성 회로(403)에 VDD에 의존하지 않는 제1의 정전류를 출력한다. 또 기준 전압 단자(3)와 접지 단자(2) 사이에 접속된 제2의 정전류 회로(402)는, 기준 전압 단자(3)로부터 접지 단자(2)에 기준 전압에 의존하지 않는 제2의 정전류를 출력한다. 제1의 정전류에서 제2의 정전류를 뺀 전류가 입력된 전압 생성 회로(403)는, 제1의 정전류와 제2의 정전류에 의거한 기준 전압(Vref)을 기준 전압 단자(3)에 출력한다.
제2의 실시 형태에 있어서는, 제1의 정전류 회로(401)는, 공핍형 NMOS 트랜지스터(41)로 구성된다. 공핍형 NMOS 트랜지스터(41)는, 게이트와 소스와 백 게이트가 기준 전압 단자(3)에 접속되고, 드레인이 전원 단자(1)에 접속된다. 제2의 정전류 회로(402)는, PN 접합을 이용한 전류 조정용 다이오드(43)로 구성된다. 전류 조정용 다이오드(43)는, 애노드가 접지 단자(2)에 접속되고, 캐소드가 기준 전압 단자(3)에 접속된다. 전압 생성 회로(403)는 증가형 NMOS 트랜지스터(42)로 구성된다. 증가형 NMOS 트랜지스터(42)는, 게이트와 드레인이 기준 전압 단자(3)에 접속되고, 소스와 백 게이트가 접지 단자(2)에 접속된다.
다음에, 도 6의 기준 전압 발생 장치(400)의 회로 동작에 대해 설명한다. 제1의 정전류 회로(401)를 구성하는 공핍형 NMOS 트랜지스터(41)는, 제1의 실시 형태와 같이 식(1)에 의거한 전류를 소스로부터 출력한다.
제2의 정전류 회로(402)를 구성하는 PN 접합 다이오드로 이루어지는 전류 조정용 다이오드(43)는, 식(2)에 나타내는 제2의 역치 전압(Vf)을 가지며, 식(3)에 나타내는, 역방향 포화 전류(IS)를 캐소드로부터 애노드에 출력한다. 여기서, 제2의 실시 형태에 있어서도, Vf가 높은 경우는 IS가 낮고, Vf가 낮은 경우는 IS가 높아지는 것은 제1의 실시 형태와 같다.
전압 생성 회로(403)를 구성하는 증가형 NMOS 트랜지스터(42)에 흐르는 전류는 식(4)에 의거하여, 기준 전압(Vref)에 대해서 다이오드의 순방향 특성과 유사한 전류가 된다.
따라서, 제2의 실시 형태에 있어서도, 기준 전압(Vref)은, LCET 이하의 온도에서는, 역방향 포화 전류(IS)의 영향을 무시할 수 있고, 식(5)와 같은 특성을 나타낸다. 또, LCET 이상의 온도에 있어서는, 온도 상승에 따라 지수적으로 증가하는 기생 다이오드의 PN 접합 리크 전류와 전류 조정용 다이오드의 역방향 포화 전류(IS)의 영향이 현저해진다. 그 때문에, 식(10)에 나타내는 Vref 성분이 (5)식에 가산된다. 여기서, ISp는, 기생 다이오드의 PN 접합 리크 전류이다.
Vref≒VTE＋｛2·(ISp-IS)/gmE｝1/2···(10)
도 12는, 제2의 실시 형태의, 전체 동작 온도 범위를 -40℃에서 180℃로 한 경우의 기준 전압(Vref)의 온도 의존성을 나타낸 그래프이다. 도 12에 있어서, -40℃에서 LCET 부근까지의 실선으로 나타내는 제2의 실시 형태의 기준 전압(Vref0)은, (5)식에 의거하여, gmD/gmE를 조정하여 설정하고 있다. 이것은, 제1의 실시 형태와 같은 조정 방법이다. 즉, -40℃에서 180℃ 사이에서 근사 1차 온도 계수가 제로가 되는 종래의 Vref1에 대해, -40℃에서 LCET 사이에서 기준 전압의 온도 변동량을 최소화하도록 gmD/gmE를 조정하고 있다.
한편, LCET 이상의 온도에 있어서의 실선의 기준 전압(Vref0)은, (10)식에 의거하는 특성이 된다. 여기에서는, Vref2와 같은 과잉인 전압 상승의 억제를, 전압 생성 회로(403)에 유입해 오는 기생 다이오드의 PN 접합 리크 전류를, 전류 조정용 다이오드(43)에 의해 분류시키고, 일부를 놓아줌으로서, 실현하고 있다. 이러한 구성으로 함으로써, N형 반도체 기판을 사용하는 제2의 실시 형태에 있어서도 종래에 비해, 기준 전압의 변동을 억제하는 것이 가능해진다.
이때의 LCET 이상의 온도일 때의 거동에 대해서, 종래의 기준 전압 발생 장치를 기초로 설명한다.
도 11(b)는, 공핍형 NMOS 트랜지스터(71)와 증가형 NMOS 트랜지스터(72)가 같은 N형 반도체 기판(69)의 제1의 P형 웰 영역(75)과 제2의 P형 웰 영역(76) 중에 제작되고, 각각의 백 게이트가 각각의 P형 웰 영역에 접속된 경우의 모식 단면도이다. 각 소자의 단자의 결선에 대해서는 생략하고 있는 부분이 있지만, 도 8과 같은 종래의 기준 전압 발생 장치를 구성하도록 결선되어 있다고 한다.
N형 반도체 기판(69)은, 가장 높은 전위가 공급되는 전원 단자(1)와 접속된다. 그 때문에, N형 반도체 기판(69)과 제1의 P형 웰 영역(75) 사이에 형성되는 기생 다이오드를 통해, PN 접합 리크 전류가, 기준 전압 단자(3)를 향해 점선으로 나타내는 바와 같이 흘러든다. 한편, 도 11(b)에 있어서, 증가형 NMOS 트랜지스터(72)의 N형 드레인 영역(64)과 제2의 P형 웰 영역(76)의 사이에 형성되는 기생 다이오드를 통해서, PN 접합 리크 전류가 기준 전압 단자(3)로부터 접지 단자(2)를 향해 흘러드는 것은 도 11(a)과 같다. 그러나, 식(3)에 의거하여, 보다 저농도의 불순물의 PN 접합 다이오드인 N형 반도체 기판(69)과 제1의 P형 웰 영역(75)의 사이에 형성되는 기생 다이오드의 쪽이 소수 캐리어가 많이 발생하고, PN 접합 리크 전류가 많아진다. 그 때문에, 전압 생성 회로(403)를 구성하는 증가형 NMOS 트랜지스터(72)에 이들 PN 접합 리크 전류의 차분이 흘러들고, LCET 이상의 온도에 있어서 기준 전압이 상승한다. 도 12의 일점 쇄선의 Vref2가 LCET 이상의 온도에 있어서 급격하게 상승하고 있는 것은 이것에 의한다.
도 7은, 본 발명의 제2의 실시 형태의 기준 전압 발생 장치(400)의 구조를 나타내는 모식 단면도이며, 제1의 정전류 회로(401)를 구성하는 공핍형 NMOS 트랜지스터(41)와, 제2의 정전류 회로(402)를 구성하는 전류 조정용 다이오드(43)와, 전압 생성 회로(403)를 구성하는 증가형 NMOS 트랜지스터(42)를 나타내고 있다. N형 반도체 기판(19)의 제1의 P형 웰 영역(45) 내에 형성되는 공핍형 NMOS 트랜지스터(41)의 N형 드레인 영역(24)은, 전원 단자(1)에 접속되고, N형 소스 영역(25)은, 기준 전압 단자(3)에 접속된다. 제2의 P형 웰 영역(46) 내에 형성되는 증가형 NMOS 트랜지스터(42)의 N형 드레인 영역(24)은, 기준 전압 단자(3)에 접속되고, N형 소스 영역(25)은, 접지 단자(2)에 접속된다. 또, 전류 조정용 다이오드(43)는, 접지 단자(2)에 접속된 제2의 P형 웰 영역(46) 내에 형성되고, N형 저농도 영역(48)은, 기준 전압 단자(3)에 접속된다. 전류의 흐름의 이해를 용이하게 하기 위해, 그 외의 단자의 결선에 대해서는 생략하고 있다.
제2의 실시 형태에 있어서는, 이러한 LCET 이상의 온도에서의 기준 전압의 상승을 억제시키기 위해, 도 7에 나타내는 바와 같이, 전류 조정용 다이오드(43)를 도 6의 회로 구성이 되도록 기준 전압 단자(3)와 접지 단자(2)의 사이에 설치하고 있다. 전류 조정용 다이오드(43)에 있어서는, N형 저농도 영역(48)이 캐소드이며, 제2의 P형 웰 영역(46)이 애노드이다.
전류 조정용 다이오드(43)에 흐르는 역방향 포화 전류(IS)(실선 화살표)는, 도 7의 점선 화살표로 나타내는, N형 반도체 기판(19)으로부터 제1의 P형 웰 영역(45)에 흐르는 PN 접합 리크 전류와, 증가형 NMOS 트랜지스터(42)의 N형 드레인 영역(24)으로부터 제2의 P형 웰 영역(46)에 흐르는 PN 접합 리크 전류의 차분보다, 작아지도록 (10)식에 의거하여 설정한다. 그렇게 함으로써, (5)식에 의거하는 LCET 이상에 있어서의 기준 전압 성분의 저하를 보충하고, 기준 전압의 온도 변동을 억제한다. (10)식에 있어서의 ISp나 IS를 Vf나, PN 접합 면적을 이용한 전류의 설정 방법은 제1의 실시 형태와 같다.
이상과 같이, 제2의 실시 형태에 있어서도 LCET 이하의 온도에 있어서는, 공핍형 MOS 트랜지스터와 증가형 MOS 트랜지스터에서 Vref가 거의 정해지는 구성으로 하고, 이 온도 범위에 있어서만 비선형성을 완화하도록 gmD/gmE를 조정하고, 기준 전압의 온도 변동을 최소화한다. 또, LCET 이상의 온도에 있어서는, 증가형 MOS 트랜지스터와 전류 조정용 다이오드의 역방향 포화 전류 및 기생 다이오드의 PN 접합 리크 전류에서 Vref가 거의 정해지는 구성으로 하고, 기생 다이오드의 PN 접합 리크 전류보다 적은 전류를 전류 조정용 다이오드에서 발생시킴으로써 Vref의 저하를 억제한다. 이와 같이 함으로써, 전체 동작 온도 범위에 있어서 기준 전압의 변동을 억제하는 것을 가능하게 하고 있다.
지금까지의 실시 형태에 있어서, 기준 전압 발생 장치를 형성하는 공핍형 NMOS 트랜지스터와 증가형 NMOS 트랜지스터의 게이트 전극은, 각각의 전극을 N형으로 하는 것이 일반적이지만, 증가형 NMOS 트랜지스터를, 공핍형 NMOS 트랜지스터와 같은 채널 프로파일로 하고, 게이트 전극을 P형으로 함으로써 형성해도 된다. 그렇게 함으로써, 채널 프로파일의 불균일을 상쇄할 수 있고, 보다 안정적인 기준 전압을 발생시키는 것이 가능해진다.
또, 지금까지의 실시 형태에 있어서, 기준 전압 단자는 N형 증가형 NMOS 트랜지스터의 게이트와 드레인을 연결한 단자로 하고 있지만, 증가형 NMOS 트랜지스터의 게이트가 기준 전압이 되는 다른 회로를 부가한 경우에도 적용할 수 있다.
또, 지금까지 기준 전압 발생 장치의 회로 소자로서 NMOS를 이용하여 설명하고 있지만, PMOS인 경우에서도, 각 영역의 도전형을 반대로 함으로써, 본 발명을 마찬가지로 적용할 수 있다.
1: 전원 단자 2: 접지 단자
3: 기준 전압 단자
11, 21, 31, 41, 61, 71: 공핍형 NMOS 트랜지스터
12, 22, 32, 42, 62, 72: 증가형 NMOS 트랜지스터
13, 33, 43: 전류 조정용 다이오드
14, 24, 64: N형 드레인 영역 15, 25, 65: N형 소스 영역
16: N형 웰 영역 17: P형 저농도 영역
18, 68: P형 반도체 기판 19, 69: N형 반도체 기판
23: 전류 조정용 증가형 NMOS 트랜지스터
34: 제1의 PMOS 트랜지스터 35: 제2의 PMOS 트랜지스터
45, 75: 제1의 P형 웰 영역 46, 76: 제2의 P형 웰 영역
48: N형 저농도 영역
101, 201, 301, 401, 601: 제1의 정전류 회로
102, 202, 302, 402: 제2의 정전류 회로
103, 203, 303, 403, 603: 전압 생성 회로

Claims (8)

  1. 입력 전압에 대해 제1의 정전류를 출력하는 제1의 정전류 회로와,
    상기 입력 전압에 대해 제2의 정전류를 출력하는 제2의 정전류 회로와,
    입력 전류에 의거한 전압을 생성하는 전압 생성 회로를 구비하고,
    상기 제1의 정전류와 상기 제2의 정전류에 의거한 전류를 상기 전압 생성 회로의 상기 입력 전류로 하고, 상기 전압 생성 회로로부터 기준 전압을 출력하며,
    상기 제1의 정전류 회로는, 온도의 상승에 대해 값이 저하하는 제1의 역치 전압을 가지며,
    상기 전압 생성 회로는, 온도의 상승에 대해 값이 저하하는 제2의 역치 전압을 가지며,
    상기 제1의 역치 전압과 상기 제2의 역치 전압에 의거하여 발생하는 제1의 기준 전압 성분은, 전체 동작 온도 범위에 있어서, 음의 근사 1차 계수를 가지며,
    상기 제2의 정전류와 상기 제2의 역치 전압에 의거하여 발생하는 제2의 기준 전압 성분은, 상기 전체 동작 온도 범위에 포함되는 고온의 영역인 제2의 온도 범위에 있어서, 양의 근사 1차 계수를 가지며,
    상기 기준 전압은, 상기 제1의 기준 전압 성분과, 상기 제2의 기준 전압 성분의 합에 의거하는 전압인 것을 특징으로 하는 기준 전압 발생 장치.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 제1의 정전류 회로는, 게이트와 소스를 전기적으로 접속하고, 드레인으로부터 입력된 전압에 의거하여, 상기 소스로부터 상기 제1의 정전류를 출력하는 공핍형 MOS 트랜지스터를 구비하는 것을 특징으로 하는 기준 전압 발생 장치.
  4. 청구항 1에 있어서,
    상기 전압 생성 회로는, 게이트와 드레인을 전기적으로 접속하고, 상기 드레인으로부터 입력된 전류를 입력으로 하고, 상기 드레인에 있어서 전압을 생성하는 제1의 증가형 MOS 트랜지스터를 구비하는 것을 특징으로 하는 기준 전압 발생 장치.
  5. 청구항 1에 있어서,
    상기 제2의 정전류 회로는, 캐소드로부터 입력된 전압에 의거하여, 애노드로부터 상기 제2의 정전류를 출력하는 PN 접합 다이오드인 것을 특징으로 하는 기준 전압 발생 장치.
  6. 청구항 1에 있어서,
    상기 제2의 정전류 회로는, 게이트와 소스를 접속하고, 드레인으로부터 입력된 전압에 의거하여, 상기 소스로부터 상기 제2의 정전류를 출력하는 제2의 증가형 MOS 트랜지스터인 것을 특징으로 하는 기준 전압 발생 장치.
  7. 청구항 4에 있어서,
    P형 반도체 기판에 형성되어 있고,
    상기 제2의 정전류는, 상기 제1의 증가형 MOS 트랜지스터의 상기 드레인과 상기 P형 반도체 기판으로 구성되는 기생 다이오드가 생성하는 리크 전류보다 많은 전류인 것을 특징으로 하는 기준 전압 발생 장치.
  8. 청구항 4에 있어서,
    N형 반도체 기판에 형성되어 있고,
    상기 제1의 정전류 회로는, 상기 N형 반도체 기판 내의 제1의 P형 웰 영역 내에 형성되고,
    상기 제2의 정전류 회로와 상기 전압 생성 회로는, 상기 N형 반도체 기판 내의 제2의 P형 웰 영역 내에 형성되고,
    상기 제2의 정전류는, 상기 제1의 P형 웰 영역과 상기 N형 반도체 기판으로 구성되는 기생 다이오드가 생성하는 리크 전류보다 적은 전류인 것을 특징으로 하는 기준 전압 발생 장치.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7175172B2 (ja) * 2018-12-12 2022-11-18 エイブリック株式会社 基準電圧発生装置
US20220085155A1 (en) * 2018-12-31 2022-03-17 Unist(Ulsan National Institute Of Science And Technology) Transistor device, ternary inverter device including same, and manufacturing method therefor
US20220085017A1 (en) * 2018-12-31 2022-03-17 Unist(Ulsan National Institute Of Science And Technology) Transistor element, ternary inverter apparatus comprising same, and method for producing same
KR102197036B1 (ko) * 2018-12-31 2020-12-30 울산과학기술원 트랜지스터 소자, 이를 포함하는 삼진 인버터 장치, 및 이의 제조 방법
US10637472B1 (en) * 2019-05-21 2020-04-28 Advanced Micro Devices, Inc. Reference voltage generation for current mode logic
JP7240075B2 (ja) * 2019-07-08 2023-03-15 エイブリック株式会社 定電圧回路
KR102336607B1 (ko) * 2019-12-30 2021-12-09 울산과학기술원 터널 전계효과트랜지스터 및 이를 포함하는 삼진 인버터
WO2021137433A1 (ko) * 2019-12-30 2021-07-08 울산과학기술원 터널 전계효과트랜지스터 및 이를 포함하는 삼진 인버터

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013054535A (ja) * 2011-09-05 2013-03-21 Ricoh Co Ltd 定電圧発生回路

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56160139A (en) * 1980-05-14 1981-12-09 Toshiba Corp I2l logical circuit
US5373226A (en) * 1991-11-15 1994-12-13 Nec Corporation Constant voltage circuit formed of FETs and reference voltage generating circuit to be used therefor
JP2540753B2 (ja) * 1993-09-01 1996-10-09 日本電気株式会社 過熱検出回路
JPH07240554A (ja) * 1994-02-28 1995-09-12 Fujitsu Ltd 半導体レーザ駆動装置
JPH0973331A (ja) * 1995-06-30 1997-03-18 Seiko Instr Inc 半導体集積回路装置
JP3519958B2 (ja) * 1998-10-07 2004-04-19 株式会社リコー 基準電圧発生回路
JP4714353B2 (ja) * 2001-02-15 2011-06-29 セイコーインスツル株式会社 基準電圧回路
JP2003283258A (ja) * 2002-03-20 2003-10-03 Ricoh Co Ltd 低電圧動作の基準電圧源回路
JP4034126B2 (ja) 2002-06-07 2008-01-16 Ｎｅｃエレクトロニクス株式会社 リファレンス電圧回路
EP1803045A4 (en) * 2004-01-23 2009-09-02 Zmos Technology Inc CMOS CONSTANT VOLTAGE GENERATOR
JP4445780B2 (ja) * 2004-03-02 2010-04-07 Ｏｋｉセミコンダクタ株式会社 電圧レギュレータ
US7068024B1 (en) * 2004-12-30 2006-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Voltage regulator having positive temperature coefficient for self-compensation and related method of regulating voltage
JP5241523B2 (ja) * 2009-01-08 2013-07-17 ルネサスエレクトロニクス株式会社 基準電圧生成回路
JP5446770B2 (ja) * 2009-11-20 2014-03-19 株式会社リコー 電圧検出回路
JP5842164B2 (ja) * 2011-05-20 2016-01-13 パナソニックＩｐマネジメント株式会社 基準電圧生成回路および基準電圧源
JP2013097551A (ja) * 2011-10-31 2013-05-20 Seiko Instruments Inc 定電流回路及び基準電圧回路
TWI570536B (zh) * 2011-11-03 2017-02-11 線性科技股份有限公司 用以基於流動通過超薄介電層部件的電流提供穩定參考電流與電壓的方法與電路
JP5959220B2 (ja) * 2012-02-13 2016-08-02 エスアイアイ・セミコンダクタ株式会社 基準電圧発生装置
JP6289083B2 (ja) * 2013-02-22 2018-03-07 エイブリック株式会社 基準電圧発生回路
JP6220212B2 (ja) * 2013-10-03 2017-10-25 エスアイアイ・セミコンダクタ株式会社 ボルテージレギュレータ
JP6215652B2 (ja) * 2013-10-28 2017-10-18 エスアイアイ・セミコンダクタ株式会社 基準電圧発生装置
JP6292901B2 (ja) * 2014-01-27 2018-03-14 エイブリック株式会社 基準電圧回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013054535A (ja) * 2011-09-05 2013-03-21 Ricoh Co Ltd 定電圧発生回路

Also Published As

Publication number Publication date
JP2018173866A (ja) 2018-11-08
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