CN108693911A - 基准电压发生装置 - Google Patents

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Abstract

本发明提供基准电压发生装置，其即便在工作温度范围宽的情况下，也可抑制基准电压的变动。基准电压发生装置具备针对输入电压而输出第一恒定电流的第一恒定电流电路、输出第二恒定电流的第二恒定电流电路及生成基于输入电流的电压的电压生成电路，将基于第一恒定电流和第二恒定电流的电流作为电压生成电路的输入电流，从电压生成电路输出基准电压。

Description

基准电压发生装置
技术领域
本发明涉及基准电压发生装置。
背景技术
伴随今后的IoT的普及，在各种产品中搭载IC，与此相伴，呈现IC的工作温度范围扩大的趋势。因此，在具备基准电压发生装置的IC中，为了抑制误工作，期望基准电压发生装置所输出的基准电压的温度变化小。
已知在形成于半导体衬底的IC中，通常在成为超过120℃至150℃之间的某个温度的高温时，在P型和N型的扩散层形成的寄生二极管中产生的PN结漏电流变得显著，对期望电路工作带来影响，因此寻求对此的对策。在温度范围中存在幅度是因为漏电流所带来的影响根据电路而不同。因此，以下将PN结漏电流开始对电路波及影响的温度称为漏电流表观温度，用记号LCET来表示。
例如，在专利文献1中公开了如下的带隙基准电路的技术：为了抑制在高温时所产生的MOS晶体管的扩散层的PN结漏电流流入到基准电压发生装置而导致基准电压变化，在基准电压发生装置内设置具有与寄生二极管相同的漏电流特性的虚设扩散层，由此抑制基准电压的温度变动。
专利文献1：日本特开2004-13584号公报
但是，在专利文献1的以往的基准电压发生装置中，虽然能够抑制高温下的PN结漏电流的影响，但无法降低基准电压发生装置内的二极管等电路元件所具有的针对温度的微小的非线性特性，因此产生基于该电路元件的非线性特性的基准电压的变动。因此，难以应用于在宽的工作温度范围中需要抑制基准电压的变动的IC中。
发明内容
本发明鉴于这样的状況而研发，本发明的目的在于提供一种在整个工作温度范围中抑制了基准电压的变动的基准电压发生装置。
为了解决上述课题，本发明设为以下的基准电压发生装置。
即，基准电压发生装置的特征在于，具备：第一恒定电流电路，其针对输入电压而输出第一恒定电流；第二恒定电流电路，其针对所述输入电压而输出第二恒定电流；及电压生成电路，其生成基于输入电流的电压，将基于所述第一恒定电流和所述第二恒定电流的电流作为所述电压生成电路的所述输入电流，从所述电压生成电路输出基准电压。
发明效果
根据本发明，关于基准电压发生装置所输出的基准电压，在漏电流表观温度以下的温度下，调整第一恒定电流电路和电压产生电路的温度系数，从而抑制基于电路元件针对温度的非线性的基准电压的温度变动。另外，在第一恒定电流电路和电压产生电路中元件针对温度的非线性的缓和困难的漏电流表观温度以上的温度下，输出由第二恒定电流电路和电压产生电路决定的基准电压，来抑制基准电压的温度变动。
由此，能够在整个工作温度范围中，抑制基准电压发生装置所输出的基准电压的变动。
附图说明
图1是示出本发明的第一实施方式的基准电压发生装置的电路图。
图2是示出第一实施方式中的基准电压发生装置所输出的基准电压的温度特性的图。
图3是示出第一实施方式的基准电压发生装置的示意截面图。
图4是示出第一实施方式的基准电压发生装置的另一电路图。
图5是示出第一实施方式的基准电压发生装置的另一电路图。
图6是示出本发明的第二实施方式的基准电压发生装置的电路图。
图7是示出第二实施方式的基准电压发生装置的示意截面图。
图8是示出以往技术中的基准电压发生装置的电路图。
图9是示出电路元件的温度特性的图。
图10是示出以往技术中的温度特性的图。
图11是示出以往技术的基准电压发生装置的示意截面图。
图12是示出第二实施方式中的基准电压发生装置所输出的基准电压的温度特性的图。
标号说明
1：电源端子
2：接地端子
3：基准电压端子
11、21、31、41、61、71：耗尽型NMOS晶体管
12、22、32、42、62、72：增强型NMOS晶体管
13、33、43：电流调整用二极管
14、24、64：N型漏极区域
15、25、65：N型源极区域
16：N型阱区域
17：P型低浓度区域
18、68：P型半导体衬底
19、69：N型半导体衬底
23：电流调整用增强型NMOS晶体管
34：第一PMOS晶体管
35：第二PMOS晶体管
45、75：第一P型阱区域
46、76：第二P型阱区域
48：N型低浓度区域
101、201、301、401、601：第一恒定电流电路
102、202、302、402：第二恒定电流电路
103、203、303、403、603：电压生成电路
具体实施方式
下面，参照附图而对本发明的实施方式进行说明。
图1是示出本发明的第一实施方式的基准电压发生装置100的电路图。
第一实施方式的基准电压发生装置100具备第一恒定电流电路101、第二恒定电流电路102及电压生成电路103。如后述，基准电压发生装置100是将这些电路形成于P型半导体衬底的装置。
与电源端子1连接并被供给电源电压VDD的第一恒定电流电路101向电压生成电路103输出不依赖于VDD的第一恒定电流。另外，与电源端子1连接并被供给电源电压VDD的第二恒定电流电路102向电压生成电路103输出不依赖于VDD的第二恒定电流。接收第一恒定电流和第二恒定电流的电压生成电路103将基于第一恒定电流和第二恒定电流的基准电压Vref输出到基准电压端子3。
在第一实施方式中，第一恒定电流电路101由耗尽型NMOS晶体管11构成。关于耗尽型NMOS晶体管11，栅极和源极连接到基准电压端子3，漏极连接到电源端子1，背栅连接到接地端子2。第二恒定电流电路由利用了PN结的电流调整用二极管13构成。关于电流调整用二极管13，阳极连接到基准电压端子3，阴极连接到电源端子1。电压生成电路103由增强型NMOS晶体管12构成。关于增强型NMOS晶体管12，栅极和漏极连接到基准电压端子3，源极和背栅连接到接地端子2。
接下来，对图1的基准电压发生装置100的电路工作进行说明。构成第一恒定电流电路101的耗尽型NMOS晶体管11具有第一阈值电压VTD和第一互导gmD(非饱和工作时)。该耗尽型NMOS晶体管11的漏极电流ID示出如下式(1)所示的电压·电流特性，由于栅极·源极间电压VG是0V，因此成为依赖于第一阈值电压VTD而不依赖于漏极电压的饱和漏极电流。即，该饱和漏极电流从源极输出而成为第一恒定电流电路101的输出电流。在下式(1)中，VG是耗尽型NMOS晶体管11的栅极·源极间电压。
ID＝1/2·gmD·(VG-VTD)2
＝1/2·gmD·(|VTD|)2…(1)
由构成第二恒定电流电路102的PN结二极管构成的电流调整用二极管13具有下式(2)所示的正向电压Vf。这也被称为扩散电位，由波尔兹曼常数k、温度T、电子电荷量q、P型区域的杂质浓度Na、N型区域的杂质浓度Nd、本征载流子密度ni而表示如下。
Vf＝kT/q·ln(Na·Nd/ni 2)…(2)
另外，在电流调整用二极管13中，从电源端子1向阴极施加高的电压，因此从阳极输出下式(3)所示的反向饱和电流IS。即，该反向饱和电流成为第二恒定电流电路102的输出电流。在下式(3)中，Dn是电子的扩散常数，Dp是空穴的扩散常数，Ln是电子的扩散距离，Dp是空穴的扩散距离。另外，np是P型区域的少数载流子密度，pn是N型区域的少数载流子密度，其与成为多数载流子的杂质浓度，Na和Nd成反比例，因此在Vf高的情况下IS变低，在Vf低的情况下IS变高。
构成电压生成电路103的增强型NMOS晶体管12具有第二阈值电压VTE和第二互导gmE(非饱和工作时)。以连接到漏极的栅极的电压与基准电压Vref一致这样的条件来决定该增强型NMOS晶体管12的漏极电流IE。因此，如下式(4)所示，成为依赖于第二阈值电压VTE和基准电压Vref，并针对基准电压Vref，与二极管的正向特性类似的电流。
IE＝1/2·gmE·(VG-VTE)2
＝1/2·gmE·(Vref-VTE)2…(4)
根据以上内容，设为(1)式的ID及(3)式的IS与(4)式的IE相等而导出基准电压Vref。但是，在作为漏电流表观温度的LCET以下的温度下，能够忽略反向饱和电流IS的影响，成为如下式(5)这样。
另一方面，在LCET以上的温度下，伴随温度上升而呈指数增加的寄生二极管的PN结漏电流、和同时比其大的电流调整用二极管的反向饱和电流IS的影响变得显著。因此，从(3)式和(4)式，如下式(6)这样的Vref分量被相加到(5)式。在此，ISp是寄生二极管的PN结漏电流。
图2是示出第一实施方式的将整个工作温度范围设为-40℃至180℃时的基准电压的温度依赖性的图表。在此，将该整个工作温度范围分为两个区域，将第一温度范围设为-40℃至LCET，将第二温度范围设为LCET至180℃。另外，Vref0示出第一实施方式的基准电压的温度变化，Vref1和Vref2示出以往的基准电压的温度变化的样子，Vref1示出没有寄生二极管的PN结漏电流的情况，Vref2示出寄生二极管的PN结漏电流显著的情况。
在图2中，第一温度范围中的基准电压Vref0示出基于(5)式的特性。适当变更gmD/gmE来进行该特性的调整。另一方面，LCET以上的第二温度范围中的基准电压Vref0成为基于(6)式的与第一温度范围不同的特性。变更二极管面积等来进行该温度范围的特性的调整。该第一温度范围和第二温度范围的特性的差异起因于第一恒定电流电路101和第二恒定电流电路102的特性的差异，并非是利用开关等来切换电路来进行。即，在第一温度范围中基于(5)式的基准电压分量与基于(6)式的基准电压分量相比是主导因素，因此总的Vref较大地依赖于(5)式。另外，在第二温度范围中基于(6)式的基准电压分量补偿基于(5)式的基准电压分量的下降，因此针对总的Vref的(6)式的影响变大。因此，LCET大致成为表示基准电压Vref0的曲线的拐点。
在此，为了明确实施方式的效果，通过与以往技术的基准电压发生装置中的问题点的比较来进行说明。
仅由图8所示的第一恒定电流电路601和电压生成电路603构成的以往的基准电压发生装置600所输出的基准电压仅基于(5)式，成为图2的虚线所示的Vref1的特性。此时关于针对-40℃至180℃之间的温度的Vref1的近似一次温度系数(在近似式中，针对温度而由一次的式示出的项)，以使成为零的方式调整gmD/gmE。即，-40℃时的Vref1和180℃时的Vref1大致成为相同的值，将此之间连结的直线的斜率大致成为零。但是，Vref1由于电路元件针对温度的非线性特性的影响，不会完全地成为直线的特性。另外，在专利文献1的技术中，为了防止在高温时由于寄生二极管的PN结漏电流的影响而导致的图2的单点划线所示这样的Vref2的急剧的下降，设置由虚设扩散层构成的二极管，消除寄生二极管的影响。但是，由于上述的电路元件针对温度的微小的非线性特性原封不动地残留，因此无法抑制-40℃至180℃中的相应量的基准电压Vref1的温度变动ΔVref1。
相对于此，本发明的第一实施方式构成为，根据这样的电路元件所具有的非线性的特性而将温度范围分为两个，并在各自的温度范围中使恒定电流电路自然地切换，在整个工作温度范围中使基准电压的温度变动从ΔVref1降低至ΔVref0。即，-40℃至LCET的温度下的Vref0基于(5)式，在该温度范围内调整为使Vref0下的近似一次温度系数成为零。具体地，在-40℃至180℃的温度范围中，调整成使近似一次温度系数成为负的值，从而使-40℃至LCET中的非线性特性的影响最小化。另外，在从LCET至180℃的温度下基于(5)式，Vref0按照负的近似一次温度系数而减少的量具有正的温度系数，以在该温度区域中变得显著的(6)的基准电压分量来补偿Vref0的下降。由此，与以往相比能够抑制基准电压的变动。
接下来，对-40℃至LCET的温度范围的Vref的调整的具体情况进行说明。首先，如果不考虑基于寄生二极管的高温下的PN结漏电流，则基准电压Vref表示在更宽的温度范围中基于耗尽型NMOS晶体管和增强型NMOS晶体管的特性的(5)式的特性。
图9示出构成(5)式的各要素、VTE、VTD、|VTD|、(gmD/gmE)1/2·|VTD|的温度特性。如图9所示，阈值电压VTE、VTD均成为针对温度而具有负的近似一次温度系数的特性。|VTD|是VTD的绝对值，因此成为具有使VTD上下反转的比0大的正的近似一次温度系数的特性。(gmD/gmE)1/2·|VTD|成为|VTD|的斜率随着(gmD/gmE)1/2而变化的特性。(5)式可认为是将第一项和第二项各自的温度特性相加得到的式。如果VTE和VTD针对温度上升的变化相等，则VTE和VTD的绝对值|VTD|之和针对温度没有依赖性，在(gmD/gmE)1/2为1的情况下，Vref的近似一次温度系数也成为零。另外，假设VTE和VTD的负的近似一次温度系数不同，也能够根据式(5)的gmD/gmE中所包含的参数来调整(gmD/gmE)1/2·|VTD|针对温度的斜率，使Vref的近似一次温度系数成为零(但是，在此忽略gmD/gmE的温度依赖性)。
但是，实际因针对温度的少数载流子的影响、耗尽层的延伸等的影响，VTE、VTD不会成为线性，无法以一次式对温度特性进行近似化。而且，VTE和VTD针对温度的工作不同，因此式(5)所示的Vref针对温度T还成为下式(5)’这样的能够以2次的温度系数a、一次的温度系数b、常数c来近似化的曲线。
在此，如图10所示，即便调整gmD/gmE中所包含的参数，使近似一次温度系数b成为零，也无法消除2次的项，Vref成为向上侧形成凸的形状的温度特性。
在第一实施方式中，为了降低-40℃至LCET的范围中的温度依赖性，以使图10的-40℃至180℃的整个工作温度范围中的Vref1的近似一次温度系数b成为负的值的方式调整gmD/gmE。并且，在-40℃至LCET的温度范围中，使Vref1的温度变动量最小化。例如，具体而言，将下式(7)的x设为小于1的值。但是，如果x的值成为0.7以下，则即便是-40℃至LCET，负的斜率也会变得过大，无法使-40℃至LCET之间的Vref温度变动量最小化，因此优选为超过0.7的值。
gmD/gmE<x…(7)
另外，关于(7)式的gm，使用沟道移动度μ、栅极绝缘膜电容Cox、沟道宽度W、沟道长度L来如下式(8)这样表示，因此能够考虑根据制造工艺而变化的μ、Cox而利用W、L来进行调整。
gm＝μ·Cox·W/L…(8)
例如，如果将W/L设为沟道尺寸比，则以小于增强NMOS晶体管的沟道尺寸比的1倍且超过0.7倍的值来调整耗尽NMOS晶体管的沟道尺寸比。
接下来，首先根据以往的基准电压发生装置来说明温度成为LCET以上的高温时的工作。
图11的(a)是耗尽型NMOS晶体管61和增强型NMOS晶体管62被制作在相同的P型半导体衬底68中，各个背栅连接到相同的接地端子2的情况下的示意截面图。关于各元件的端子的接线省略了一部分，假设接线成图8这样的以往的基准电压发生装置。
在LCET以上的温度下，在耗尽型NMOS晶体管61的N型源极区域65和P型半导体衬底68之间及增强型NMOS晶体管62的N型漏极区域64和P型半导体衬底68之间存在的寄生二极管的、虚线所示的PN结漏电流变得显著。因此，耗尽型NMOS晶体管61所输出的恒定电流不会全部流过增强型NMOS晶体管62，从基准电压端子3产生的基准电压下降。图2的单点划线的Vref2在LCET以上的温度下急剧地降低的原因在于此。在此，在耗尽型NMOS晶体管61的漏极中也流过同样的PN结漏电流，但该电流不会影响耗尽型NMOS晶体管所输出的恒定电流。
图3是示出本发明的第一实施方式的基准电压发生装置100的结构的示意截面图，示出构成第一恒定电流电路101的耗尽型NMOS晶体管11、构成第二恒定电流电路102的电流调整用二极管13及构成电压生成电路103的增强型NMOS晶体管12。耗尽型NMOS晶体管11的N型漏极区域14连接到电源端子1，N型源极区域15连接到基准电压端子3。增强型NMOS晶体管12的N型漏极区域14连接到基准电压端子3，N型源极区域15连接到接地端子2。另外，电流调整用二极管13的N型阱区域16连接到电源端子1，P型低浓度区域17连接到基准电压端子3。为了容易理解电流的流动，省略了其它端子的接线。
相对于以往的技术，在第一实施方式中，如图3所示，以使电流调整用二极管13成为图1的电路结构的方式设置于电源端子1和基准电压端子3之间，抑制LCET以上的基准电压的急剧的减少。电流调整用二极管13例如在P型半导体衬底18内设置N型阱区域16、P型低浓度区域17，将N型阱区域16连接到电源端子1，将P型低浓度区域17连接到基准电压端子3而构成。
电流调整用二极管13中所流动的反向饱和电流IS(实线箭头)为在由虚线箭头示出的耗尽型NMOS晶体管11的N型源极区域15和P型半导体衬底18之间、及增强型NMOS晶体管12的N型漏极区域14和P型半导体衬底18之间的寄生二极管中产生的PN结漏电流以上。例如，在构成电流调整用二极管的PN结面积和寄生二极管的PN结面积相同的情况下，电流均按照(3)式，因此调整P型低浓度区域17和N型阱区域16的少数载流子，设定成使电流调整用二极管的一方更多地流动。更现实的决定方式是，按照与反向饱和电流(3)式相关的(2)式，调整成使电流调整用二极管的Vf(正向电流例如为1μA等时的正向电压)低于寄生二极管的Vf。另外，在Vf的调整困难的情况下，使电流调整用二极管的PN结面积大于寄生二极管的PN结面积，从而调整成使反向饱和电流IS大于PN结漏电流ISp。
如以上这样，在LCET以下的温度下，构成为以耗尽型NMOS晶体管和增强型NMOS晶体管大致确定Vref，以使仅在该温度范围中缓和非线性的方式调整gmD/gmE，使基准电压的温度变动最小化。另外，在LCET以上的温度下，构成为以增强型NMOS晶体管的gmE和电流调整用二极管的反向饱和电流及寄生二极管的PN结漏电流大致确定Vref，通过使寄生二极管的PN结漏电流以上的电流在电流调整用二极管中产生，从而抑制Vref的下降。由此，在整个工作温度范围中能够抑制基准电压的变动。
在第一实施方式中，采用了将第一恒定电流电路的电流和第二恒定电流电路的电流输入到电压生成电路的结构，当然，在不脱离该宗旨的范围内可进行各种变更。
例如，在电流调整二极管中难以确保比寄生二极管的PN结漏电流大的电流的情况下，也可以将电流调整二极管替换为通过金属和半导体的接合而形成的肖特基结二极管。例如如果在图3的N型阱区域16直接连接AL金属，则接合面的电位势垒减少，相应地能够得到PN结二极管的一半程度的Vf。另外，关于反向饱和电流，能够在常温中容易地得到几十nA至几百nA的水平的电流。
另外，作为代替电流调整用二极管的恒定电流，也可以利用MOS晶体管的亚阈值电流。在图4中，基准电压发生装置200具备由耗尽型NMOS晶体管21构成的第一恒定电流电路201、由电流调整用增强型NMOS晶体管23构成的第二恒定电流电路202、及由增强型NMOS晶体管22构成的电压生成电路203。在此，在图4中，在第二恒定电流电路202中，代替图1的电流调整用二极管13而设为将栅极和源极连接的电流调整用增强型NMOS晶体管23。例如，如果利用沟道长度和沟道宽度来调整该电流调整用增强型NMOS晶体管23的阈值电压时的漏极电流，则能够从(9)式预测将栅极和源极连接的情况下(栅极·源极间电压为0V的情况下)的亚阈值电流。在此，k是波尔兹曼常数，T是温度，q是电子电荷量，Cox是栅极绝缘膜电容，Cd是耗尽层电容，S是亚阈值系数。
电流调整用增强型NMOS晶体管23相对于二极管的优点是，通过缩短沟道长度而能够容易地实现电流的增加。由此，与如二极管这样使反向饱和电流IS按照PN结面积增加的情况相比，能够减小芯片面积。
S＝ln10·kT/q·(1+Cd/Cox)…(9)
另外，在图4中，代替电流调整用增强型NMOS晶体管23，也可以设为使栅极截止的PMOS。另外，在将MOS晶体管的亚阈值电流使用于电流调整的情况下，除了缩短沟道长度之外，当然也可以降低阈值电压或增加W长度。
另外，也可以将第一实施方式的电路结构设为如图5这样。在图5的基准电压发生装置300中，将第一恒定电流电路301的耗尽型NMOS晶体管31的电流经由由第一PMOS晶体管34、第二PMOS晶体管35构成的电流镜电路而传送到电压生成电路303的增强型NMOS晶体管32。并且，将图5中的第一恒定电流电路301的电流和由电流调整用二极管33构成的第二恒定电流电路302的电流输入到电压生成电路303而使基准电压端子3产生基准电压Vref，这与图1相同。在图5的电路结构中，将构成第一恒定电流电路301的耗尽型NMOS晶体管31的源极和背栅连接到接地端子2。这样将源极和背栅设为同电位，从而能够削减如在图3所示的耗尽型NMOS晶体管11的源极中产生的PN结漏电流。因此，第二恒定电流电路302的恒定电流只是对应于构成电压生成电路303的增强型NMOS晶体管32的漏极中产生的PN结漏电流即可，能够缩小PN结面积，削减芯片面积。
在此，虽然未特别图示，但也可以在第二PMOS晶体管35的漏极区域内形成电流调整用二极管。在该情况下，与另行追加电流调整用二极管的情况相比，不需要形成元件的分离区域等，因此能够进一步缩小芯片面积。
另外，虽然未特别图示，但也可以通过在电路中不直接追加电流调整用二极管，而是使存在于IC内的寄生二极管与增强型NMOS晶体管的漏极邻接，从而得到同样的效果。在该情况下，不需要加大电路规模，因此能够以更小面积来制作芯片。
另外，在本结构的情况下，为了缩小电流调整用二极管的面积，设为反向饱和电流IS大的二极管时为宜，因此优选低浓度下的接合。作为其形成方法，也可以专门形成低浓度的N型阱区域。
图6是示出本发明的第二实施方式的基准电压发生装置400的电路图。第二实施方式的基准电压发生装置400具备第一恒定电流电路401、第二恒定电流电路402、及电压生成电路403。如后述，基准电压发生装置400是将这些电路形成于N型半导体衬底而成的装置。
与电源端子1连接并被供给电源电压VDD的第一恒定电流电路401向电压生成电路403输出不依赖于VDD的第一恒定电流。另外，连接在基准电压端子3与接地端子2之间的第二恒定电流电路402从基准电压端子3向接地端子2输出不依赖于基准电压的第二恒定电流。输入了从第一恒定电流减去第二恒定电流而得到的电流的电压生成电路403将基于第一恒定电流和第二恒定电流的基准电压Vref输出到基准电压端子3。
在第二实施方式中，第一恒定电流电路401由耗尽型NMOS晶体管41构成。关于耗尽型NMOS晶体管41，栅极、源极和背栅连接到基准电压端子3，漏极连接到电源端子1。第二恒定电流电路402由利用了PN结的电流调整用二极管43构成。关于电流调整用二极管43，阳极连接到接地端子2，阴极连接到基准电压端子3。电压生成电路403由增强型NMOS晶体管42构成。关于增强型NMOS晶体管42，栅极和漏极连接到基准电压端子3，源极和背栅连接到接地端子2。
接下来，对图6的基准电压发生装置400的电路工作进行说明。构成第一恒定电流电路401的耗尽型NMOS晶体管41与第一实施方式同样地从源极输出基于式(1)的电流。
由构成第二恒定电流电路402的PN结二极管构成的电流调整用二极管43具有式(2)所示的第二阈值电压Vf，从阴极向阳极输出式(3)所示的反向饱和电流IS。在此，在第二实施方式中，也在Vf高的情况下IS变低，在Vf低的情况下IS变高，这与第一实施方式相同。
构成电压生成电路403的增强型NMOS晶体管42中所流过的电流基于式(4)，针对基准电压Vref成为与二极管的正向特性类似的电流。
因此，在第二实施方式中，基准电压Vref在LCET以下的温度下能够忽略反向饱和电流IS的影响，示出式(5)这样的特性。另外，在LCET以上的温度下，随着温度上升而呈指数增加的寄生二极管的PN结漏电流和电流调整用二极管的反向饱和电流IS的影响显著。因此，式(10)所示的Vref分量被相加到(5)式。在此，ISp是寄生二极管的PN结漏电流。
图12是示出第二实施方式的将整个工作温度范围设为-40℃至180℃时的基准电压Vref的温度依赖性的图表。在图12中，由-40℃至LCET附近的实线表示的第二实施方式的基准电压Vref0是基于(5)式而调整gmD/gmE来设定的。这是与第一实施方式同样的调整方法。即，相对于在-40℃至180℃之间近似一次温度系数成为零这样的以往的Vref1，以在-40℃至LCET之间使基准电压的温度变动量最小化的方式调整gmD/gmE。
另一方面，LCET以上的温度下的实线的基准电压Vref0成为基于(10)式的特性。在此，利用电流调整用二极管43使流入到电压生成电路403的寄生二极管的PN结漏电流分流，由此放掉一部分，从而实现Vref2这样的过量的电压上升的抑制。通过设为这样的结构，在使用N型半导体衬底的第二实施方式中，与以往相比，能够抑制基准电压的变动。
关于此时的LCET以上的温度时的工作，基于以往的基准电压发生装置进行说明。
图11的(b)是将耗尽型NMOS晶体管71和增强型NMOS晶体管72设置在相同的N型半导体衬底69的第一P型阱区域75和第二P型阱区域76中、且各自的背栅连接到各自的P型阱区域时的示意截面图。关于各元件的端子的接线，省略了一部分，假设接线成图8这样的以往的基准电压发生装置。
N型半导体衬底69连接到被供给最高的电位的电源端子1。因此，PN结漏电流通过在N型半导体衬底69和第一P型阱区域75之间形成的寄生二极管，如虚线所示地向基准电压端子3流入。另一方面，在图11的(b)中，PN结漏电流通过在增强型NMOS晶体管72的N型漏极区域64和第二P型阱区域76之间形成的寄生二极管，从基准电压端子3向接地端子2流入，这与图11的(a)相同。但是，基于式(3)，在作为更低浓度的杂质的PN结二极管的形成于N型半导体衬底69和第一P型阱区域75之间的寄生二极管产生更多的少数载流子，PN结漏电流变多。因此，这些PN结漏电流的差分流入构成电压生成电路403的增强型NMOS晶体管72，在LCET以上的温度下基准电压上升。图12的单点划线的Vref2在LCET以上的温度下急剧地上升的原因在于此。
图7是示出本发明的第二实施方式的基准电压发生装置400的结构的示意截面图，示出构成第一恒定电流电路401的耗尽型NMOS晶体管41、构成第二恒定电流电路402的电流调整用二极管43、及构成电压生成电路403的增强型NMOS晶体管42。在N型半导体衬底19的第一P型阱区域45内形成的耗尽型NMOS晶体管41的N型漏极区域24连接到电源端子1，N型源极区域25连接到基准电压端子3。在第二P型阱区域46内形成的增强型NMOS晶体管42的N型漏极区域24连接到基准电压端子3，N型源极区域25连接到接地端子2。另外，电流调整用二极管43形成于与接地端子2连接的第二P型阱区域46内，N型低浓度区域48连接到基准电压端子3。为了容易理解电流的流动，省略了其它端子的接线。
在第二实施方式中，为了抑制这样的LCET以上的温度下的基准电压的上升，如图7所示，以使电流调整用二极管43成为图6的电路结构的方式设置于基准电压端子3和接地端子2之间。在电流调整用二极管43中，N型低浓度区域48是阴极，第二P型阱区域46是阳极。
关于流过电流调整用二极管43的反向饱和电流IS(实线箭头)，以使小于由图7的虚线箭头所示的从N型半导体衬底19流过第一P型阱区域45的PN结漏电流与从增强型NMOS晶体管42的N型漏极区域24流过第二P型阱区域46的PN结漏电流的差分的方式，基于(10)式来进行设定。由此，补偿基于(5)式的LCET以上的基准电压分量的降低，抑制基准电压的温度变动。关于(10)式中的ISp、IS，利用了Vf、PN结面积的电流的设定方法与第一实施方式相同。
如以上所述，在第二实施方式中也在LCET以下的温度下，构成为以耗尽型MOS晶体管和增强型MOS晶体管大致确定Vref，以使仅在该温度范围中缓和非线性的方式调整gmD/gmE，使基准电压的温度变动最小化。另外，在LCET以上的温度下，构成为以增强型MOS晶体管和电流调整用二极管的反向饱和电流及寄生二极管的PN结漏电流大致确定Vref，通过在电流调整用二极管中产生比寄生二极管的PN结漏电流少的电流，从而抑制Vref的降低。由此，在整个工作温度范围中能够抑制基准电压的变动。
在到此为止的实施方式中，关于形成基准电压发生装置的耗尽型NMOS晶体管和增强型NMOS晶体管的栅极电极，一般将各个电极设为N型，但也可以通过将增强型NMOS晶体管设为与耗尽型NMOS晶体管相同的沟道分布，并将栅极电极设为P型来形成。由此，能够抵消沟道分布的偏差，能够产生更稳定的基准电压。
另外，在到此为止的实施方式中，将基准电压端子设为将N型增强型NMOS晶体管的栅极和漏极连接的端子，但在附加了使增强型NMOS晶体管的栅极成为基准电压这样的另一电路的情况下也能够适用。
另外，到此为止作为基准电压发生装置的电路元件使用NMOS来进行了说明，但即便在PMOS的情况下，通过将各区域的导电类型设为相反，也能够同样地适用本发明。

Claims (8)

1.一种基准电压发生装置，其特征在于，该基准电压发生装置具备：
第一恒定电流电路，其针对输入电压而输出第一恒定电流；
第二恒定电流电路，其针对所述输入电压而输出第二恒定电流；及
电压生成电路，其生成基于输入电流的电压，
将基于所述第一恒定电流和所述第二恒定电流的电流作为所述电压生成电路的所述输入电流，从所述电压生成电路输出基准电压。
2.根据权利要求1所述的基准电压发生装置，其特征在于，
所述第一恒定电流电路具有针对温度的上升而值下降的第一阈值电压，
所述电压生成电路具有针对温度的上升而值下降的第二阈值电压，
基于所述第一阈值电压和所述第二阈值电压而产生的第一基准电压分量在整个工作温度范围中具有负的近似一次系数，
基于所述第二恒定电流和所述第二阈值电压而产生的第二基准电压分量在所述整个工作温度范围中包含的作为高温区域的第二温度范围中具有正的近似一次系数，
所述基准电压是基于所述第一基准电压分量与所述第二基准电压分量之和的电压。
3.根据权利要求1所述的基准电压发生装置，其特征在于，
所述第一恒定电流电路具备耗尽型MOS晶体管，该耗尽型MOS晶体管的栅极和源极电连接，该耗尽型MOS晶体管基于从漏极输入的电压而从所述源极输出所述第一恒定电流。
4.根据权利要求1所述的基准电压发生装置，其特征在于，
所述电压生成电路具备第一增强型MOS晶体管，该第一增强型MOS晶体管的栅极和漏极电连接，该第一增强型MOS晶体管将从所述漏极输入的电流作为输入，在所述漏极中生成电压。
5.根据权利要求1所述的基准电压发生装置，其特征在于，
所述第二恒定电流电路是PN结二极管，该PN结二极管基于从阴极输入的电压而从阳极输出所述第二恒定电流。
6.根据权利要求1所述的基准电压发生装置，其特征在于，
所述第二恒定电流电路是第二增强型MOS晶体管，该第二增强型MOS晶体管的栅极和源极连接，该第二增强型MOS晶体管基于从漏极输入的电压而从所述源极输出所述第二恒定电流。
7.根据权利要求4所述的基准电压发生装置，其特征在于，
所述基准电压发生装置形成于P型半导体衬底，
所述第二恒定电流是比由所述第一增强型MOS晶体管的所述漏极和所述P型半导体衬底构成的寄生二极管所生成的漏电流多的电流。
8.根据权利要求4所述的基准电压发生装置，其特征在于，
所述基准电压发生装置形成于N型半导体衬底，
所述第一恒定电流电路形成于所述N型半导体衬底内的第一P型阱区域内，
所述第二恒定电流电路和所述电压生成电路形成于所述N型半导体衬底内的第二P型阱区域内，
所述第二恒定电流是比由所述第一P型阱区域和所述N型半导体衬底构成的寄生二极管所生成的漏电流少的电流。
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