JP6289083B2 - 基準電圧発生回路 - Google Patents

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Description

本発明は、半導体装置に搭載され、基準電圧を発生する基準電圧発生回路に関する。
近年、高機能な電子機器が、世界中で発売され、様々な環境で使われている。例えば、電子機器は、極寒の豪雪地帯や赤道直下の熱帯地域などで使われている。よって、電子機器は、どのような温度環境でも正常に動作する必要があるので、電子機器に搭載される半導体装置の特性は、温度によって変化しないことを要求される。この半導体装置の温度特性が悪くなる理由の一つとして、半導体装置内の基準電圧発生回路が発生した基準電圧が温度によって変化することが、挙げられる。
従来の基準電圧発生回路について、図4を用いて説明する。
基準電圧発生回路はデプレション型NMOSトランジスタ(D型NMOSトランジスタ)91とエンハンスメント型NMOSトランジスタ(E型NMOSトランジスタ)92とから構成される。D型NMOSトランジスタ91は、定電流回路として機能するようゲートがソースに接続され、E型NMOSトランジスタ92は、ダイオード接続される。これらのトランジスタは、電源端子と接地端子との間に、直列接続される。D型NMOSトランジスタ91はE型NMOSトランジスタ92に定電流を流す。この定電流により、E型NMOSトランジスタ92のドレインに基準電圧VREFが発生する。
ここで、基準電圧VREFは、これらのトランジスタの閾値電圧及びサイズによって決定される電圧になっている。特許文献1においては、これらのトランジスタのサイズをそれぞれ調整することにより、基準電圧VREFの温度依存性を小さくすることができることが記載されている。
特開昭59−200320号公報(図3及び式(3))
しかし、特許文献1によって開示された基準電圧発生回路では、半導体製造プロセスによる製造工程バラツキにより、トランジスタの閾値電圧にバラツキが発生し、基準電圧VREFは温度によって変化してしまうという不具合がある。
本発明は、上記不具合に鑑みてなされ、製造工程バラツキがあっても平坦な温度特性を有する基準電圧発生回路を提供することを課題とする。
本発明は、上記課題を解決するため、半導体装置に搭載され、基準電圧を発生する基準電圧発生回路であって、ゲートにN型不純物をドープされ、ゲートとソースとが接続された定電流を発生するデプレション型NMOSトランジスタと、ゲートにP型不純物をドープされ、前記デプレション型NMOSトランジスタと同一のチャネル不純物プロファイルを有し、前記デプレション型NMOSトランジスタと直列にダイオード接続されたエンハンスメント型NMOSトランジスタと、電流を遮断できる第一電流遮断回路と、前記エンハンスメント型NMOSトランジスタのドレインと基準電圧端子との間に設けられる第二電流遮断回路と、を有する単位基準電圧発生回路が、単位基準電圧発生回路ごとに異なるチャネル不純物プロファイルで複数個並列接続されていることを特徴とする基準電圧発生回路を提供する。
本発明では、半導体製造プロセスによる製造工程バラツキがあり、基準電圧発生回路において、複数個の単位基準電圧発生回路の基準電圧がそれぞれ変動しても、最も平坦な温度特性を有する単位基準電圧発生回路のみが選択されて動作するので、基準電圧発生回路は平坦な温度特性を有することができる。
基準電圧発生回路を示す図である。 電流回路を示す図であり、(A)は、変形前の電流回路を示す図であり、(B)は、変形後の電流回路を示す図である。 基準電圧発生回路を示す図である。 従来の基準電圧発生回路を示す図である。 基準電圧発生回路の他の実施例を示す図である。
以下、本発明の実施形態について図面を参照して説明する。
まず、基準電圧発生回路の構成について図1を用いて説明する。
基準電圧発生回路は、3個の単位基準電圧発生回路10を備える。
単位基準電圧発生回路10は、デプレション型NMOSトランジスタ(D型NMOSトランジスタ)11、エンハンスメント型NMOSトランジスタ(E型NMOSトランジスタ)12、及び、ヒューズ13〜14を備える。
基準電圧発生回路において、3個の単位基準電圧発生回路10の電源端子は、半導体装置の電源端子にそれぞれ接続される。3個の単位基準電圧発生回路10の接地端子は、半導体装置の接地端子にそれぞれ接続される。つまり、3個の単位基準電圧発生回路10は、半導体装置の電源端子と接地端子との間で、並列接続される。
単位基準電圧発生回路10において、D型NMOSトランジスタ11のゲートとソースと基板電位とは、ヒューズ14を介して単位基準電圧発生回路10の基準電圧端子に接続され、ドレインは、単位基準電圧発生回路10の電源端子に接続される。つまり、D型NMOSトランジスタ11は、定電流回路として機能するよう接続される。E型NMOSトランジスタ12のゲート及びドレインは、ヒューズ14を介して単位基準電圧発生回路10の基準電圧端子に接続され、ソース及び基板電位は、単位基準電圧発生回路10の接地端子にヒューズ13を介して接続される。つまり、E型NMOSトランジスタ12は、ダイオード接続される。また、D型NMOSトランジスタ11とE型NMOSトランジスタ12とヒューズ13とは、直列接続される。
次に、基準電圧発生回路の製造方法について説明する。
単位基準電圧発生回路10では、D型NMOSトランジスタ11及びE型NMOSトランジスタ12の両方のチャネルに、同一の環境で同一及び同量の不純物がドープされる。つまり、D型NMOSトランジスタ11とE型NMOSトランジスタ12とは、同一のチャネル不純物プロファイルを有する。その後、両方のチャネルの上に、ゲート絶縁膜及びポリシリコンからなるゲート電極が形成される。その後、D型NMOSトランジスタ11のゲートに、N型不純物がドープされ、N型の導電型を有している。また、E型NMOSトランジスタ12のゲートに、P型不純物がドープされ、P型の導電型を有している。そのために、D型NMOSトランジスタ11及びE型NMOSトランジスタ12において、トランジスタのタイプはデプレション型とエンハンスメント型とで異なるが、ゲート絶縁膜よりも下の半導体基板へのチャネルドープが同一であるので、デバイス特性もほぼ同一になり、デバイス特性の温度依存性もほぼ同一になる。
ここで、基準電圧発生回路において、3個の単位基準電圧発生回路10が設けられるが、3個の単位基準電圧発生回路10のチャネルドープが異なるようにする。つまり、単位基準電圧発生回路10は、異なるチャネル不純物プロファイルで3個設けられる。
次に、単位基準電圧発生回路10の動作について説明する。
ヒューズ13〜14が切断されない場合、D型NMOSトランジスタ11はE型NMOSトランジスタ12に定電流を流す。この定電流により、E型NMOSトランジスタ12のドレインに基準電圧VREFが発生する。
ヒューズ13〜14が切断される場合、D型NMOSトランジスタ11はE型NMOSトランジスタ12に定電流を流さない。つまり、単位基準電圧発生回路10は動作しない。
次に、基準電圧発生回路が出力する基準電圧VREFについて説明する。
半導体製造プロセス終了後に、半導体装置の電気特性が評価される。この時、3個の単位基準電圧発生回路10の基準電圧VREFの温度特性も、それぞれ評価される。または、スクライブライン等にそれぞれ設けられた3個の単位基準電圧発生回路10の代替物の温度特性が、それぞれ評価される。その後、3個の単位基準電圧発生回路10の中から、最も平坦な温度特性を有する単位基準電圧発生回路10のみが選択される。ここで選択された単位基準電圧発生回路10のヒューズ13〜14のみが切断されず、他のヒューズ13〜14は切断される。つまり、選択された単位基準電圧発生回路10のみが動作し、他の単位基準電圧発生回路10は動作しない。よって、選択された単位基準電圧発生回路10が出力する基準電圧VREFが、基準電圧発生回路が出力する基準電圧VREFになる。すると、半導体製造プロセスによる製造工程バラツキがあり、基準電圧発生回路において、3個の単位基準電圧発生回路10の基準電圧VREFがそれぞれ変動しても、最も平坦な温度特性を有する単位基準電圧発生回路10のみが選択されて動作するので、基準電圧発生回路は平坦な温度特性を有することができる。
なお、単位基準電圧発生回路10は3個設けられているが、これに限定されない。
また、単位基準電圧発生回路10のD型NMOSトランジスタ11による定電流回路において、図1では、図2の(A)の回路が使用され、定電流回路の出力端子はD型NMOSトランジスタ11のソースになっている。しかし、図2の(B)に示すように、カレントミラー回路11aを介した回路が使用され、定電流回路の出力端子はカレントミラー回路11aの出力端子になっても良い。
また、単位基準電圧発生回路において、図5の他の実施例に示すようにD型NMOSトランジスタ11のゲートを基板電位に接続してもよい。
また、ヒューズ13は、図1では、接地端子側に設けられているが、図示しないが、電源端子側に設けられても良い。
また、ヒューズ13〜14は、電流を遮断できる電流遮断回路であり、図3に示すように、MOSトランジスタによるスイッチ15〜16にそれぞれ置換されても良い。この時、基準電圧生成回路は、3個の単位基準電圧発生回路10及び制御回路20を有し、制御回路20は、図示しないが、OTP(One-Time Programmable)メモリ素子などの記憶素子を有する。制御回路20は、記憶素子の情報に基づき、3個の単位基準電圧発生回路10のスイッチ15〜16のオンオフをそれぞれ制御する3つの信号を、それぞれ出力する。
また、ICの消費電流を気にしない場合にはヒューズ13を備えなくてもよい。
10 単位基準電圧発生回路
11 デプレション型NMOSトランジスタ(D型NMOSトランジスタ)
12 エンハンスメント型NMOSトランジスタ(E型NMOSトランジスタ)
13、14 ヒューズ

Claims (6)

  1. 半導体装置に搭載され、基準電圧を発生する基準電圧発生回路であって、
    前記基準電圧発生回路は複数個並列に接続された単位基準電圧発生回路を有し、
    前記単位基準電圧発生回路は、
    N型の導電型を有するゲート電極と、ゲートとソースとが接続された、定電流を発生するデプレション型NMOSトランジスタを有する定電流回路と、
    P型の導電型を有するゲート電極と、前記定電流回路と直列にダイオード接続され、前記デプレション型NMOSトランジスタと同一のチャネル不純物プロファイルを有するエンハンスメント型NMOSトランジスタと、
    前記定電流回路及び前記エンハンスメント型NMOSトランジスタと直列接続され、電流を遮断できる第一電流遮断回路と、
    前記エンハンスメント型NMOSトランジスタのドレインと基準電圧端子との間に設けられた第二電流遮断回路と、を有し、
    前記第一電流遮断回路および第二電流遮断回路は、ヒューズであり、
    前記単位基準電圧発生回路は、各々が異なるチャネル不純物プロファイルを有していることを特徴とする基準電圧発生回路。
  2. 半導体装置に搭載され、基準電圧を発生する基準電圧発生回路であって、
    前記基準電圧発生回路は複数個並列に接続された単位基準電圧発生回路を有し、
    前記単位基準電圧発生回路は、
    N型の導電型を有するゲート電極と、ゲートとソースとが接続された、定電流を発生するデプレション型NMOSトランジスタを有する定電流回路と、
    P型の導電型を有するゲート電極と、前記定電流回路と直列にダイオード接続され、前記デプレション型NMOSトランジスタと同一のチャネル不純物プロファイルを有するエンハンスメント型NMOSトランジスタと、
    前記定電流回路及び前記エンハンスメント型NMOSトランジスタと直列接続され、電流を遮断できる第一電流遮断回路と、
    前記エンハンスメント型NMOSトランジスタのドレインと基準電圧端子との間に設けられた第二電流遮断回路と、を有し、
    前記第一電流遮断回路および第二電流遮断回路は、MOSトランジスタによるスイッチであり、
    前記単位基準電圧発生回路は、各々が異なるチャネル不純物プロファイルを有していることを特徴とする基準電圧発生回路。
  3. 前記定電流回路は、
    出力端子として前記デプレション型NMOSトランジスタのソースを有する、
    ことを特徴とする請求項1または請求項2に記載の基準電圧発生回路。
  4. 前記定電流回路は、
    前記デプレション型NMOSトランジスタ、及び、カレントミラー回路を有し、
    出力端子として前記カレントミラー回路の出力端子を有する、
    ことを特徴とする請求項1または請求項2に記載の基準電圧発生回路。
  5. 半導体装置に搭載され、基準電圧を発生する基準電圧発生回路であって、
    前記基準電圧発生回路は複数個並列に接続された単位基準電圧発生回路を有し、
    前記単位基準電圧発生回路は、
    N型の導電型を有するゲート電極と、ソースがゲートよりも高い電位になるように接続された、電流を発生するデプレション型NMOSトランジスタを有する電流出力回路と、
    P型の導電型を有するゲート電極と、前記電流出力回路と直列にダイオード接続され、前記デプレション型NMOSトランジスタと同一のチャネル不純物プロファイルを有するエンハンスメント型NMOSトランジスタと、
    前記電流出力回路及び前記エンハンスメント型NMOSトランジスタと直列接続され、電流を遮断できる第一電流遮断回路と、
    前記エンハンスメント型NMOSトランジスタのドレインと基準電圧端子との間に設けられた第二電流遮断回路と、を有し、
    前記単位基準電圧発生回路は、各々が異なるチャネル不純物プロファイルを有していることを特徴とする基準電圧発生回路。
  6. 前記定電流回路は、
    前記デプレション型NMOSトランジスタのソースを出力端子とし、
    ゲート電極が基板に接続されている、
    ことを特徴とする請求項記載の基準電圧発生回路。
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