JP6289083B2 - 基準電圧発生回路 - Google Patents

Description

本発明は、半導体装置に搭載され、基準電圧を発生する基準電圧発生回路に関する。

近年、高機能な電子機器が、世界中で発売され、様々な環境で使われている。例えば、電子機器は、極寒の豪雪地帯や赤道直下の熱帯地域などで使われている。よって、電子機器は、どのような温度環境でも正常に動作する必要があるので、電子機器に搭載される半導体装置の特性は、温度によって変化しないことを要求される。この半導体装置の温度特性が悪くなる理由の一つとして、半導体装置内の基準電圧発生回路が発生した基準電圧が温度によって変化することが、挙げられる。

従来の基準電圧発生回路について、図４を用いて説明する。
基準電圧発生回路はデプレション型ＮＭＯＳトランジスタ（Ｄ型ＮＭＯＳトランジスタ）９１とエンハンスメント型ＮＭＯＳトランジスタ（Ｅ型ＮＭＯＳトランジスタ）９２とから構成される。Ｄ型ＮＭＯＳトランジスタ９１は、定電流回路として機能するようゲートがソースに接続され、Ｅ型ＮＭＯＳトランジスタ９２は、ダイオード接続される。これらのトランジスタは、電源端子と接地端子との間に、直列接続される。Ｄ型ＮＭＯＳトランジスタ９１はＥ型ＮＭＯＳトランジスタ９２に定電流を流す。この定電流により、Ｅ型ＮＭＯＳトランジスタ９２のドレインに基準電圧ＶＲＥＦが発生する。

ここで、基準電圧ＶＲＥＦは、これらのトランジスタの閾値電圧及びサイズによって決定される電圧になっている。特許文献１においては、これらのトランジスタのサイズをそれぞれ調整することにより、基準電圧ＶＲＥＦの温度依存性を小さくすることができることが記載されている。

特開昭５９−２００３２０号公報（図３及び式（３））

しかし、特許文献１によって開示された基準電圧発生回路では、半導体製造プロセスによる製造工程バラツキにより、トランジスタの閾値電圧にバラツキが発生し、基準電圧ＶＲＥＦは温度によって変化してしまうという不具合がある。
本発明は、上記不具合に鑑みてなされ、製造工程バラツキがあっても平坦な温度特性を有する基準電圧発生回路を提供することを課題とする。

本発明は、上記課題を解決するため、半導体装置に搭載され、基準電圧を発生する基準電圧発生回路であって、ゲートにＮ型不純物をドープされ、ゲートとソースとが接続された定電流を発生するデプレション型ＮＭＯＳトランジスタと、ゲートにＰ型不純物をドープされ、前記デプレション型ＮＭＯＳトランジスタと同一のチャネル不純物プロファイルを有し、前記デプレション型ＮＭＯＳトランジスタと直列にダイオード接続されたエンハンスメント型ＮＭＯＳトランジスタと、電流を遮断できる第一電流遮断回路と、前記エンハンスメント型ＮＭＯＳトランジスタのドレインと基準電圧端子との間に設けられる第二電流遮断回路と、を有する単位基準電圧発生回路が、単位基準電圧発生回路ごとに異なるチャネル不純物プロファイルで複数個並列接続されていることを特徴とする基準電圧発生回路を提供する。

本発明では、半導体製造プロセスによる製造工程バラツキがあり、基準電圧発生回路において、複数個の単位基準電圧発生回路の基準電圧がそれぞれ変動しても、最も平坦な温度特性を有する単位基準電圧発生回路のみが選択されて動作するので、基準電圧発生回路は平坦な温度特性を有することができる。

基準電圧発生回路を示す図である。 電流回路を示す図であり、（Ａ）は、変形前の電流回路を示す図であり、（Ｂ）は、変形後の電流回路を示す図である。 基準電圧発生回路を示す図である。 従来の基準電圧発生回路を示す図である。 基準電圧発生回路の他の実施例を示す図である。

以下、本発明の実施形態について図面を参照して説明する。
まず、基準電圧発生回路の構成について図１を用いて説明する。
基準電圧発生回路は、３個の単位基準電圧発生回路１０を備える。
単位基準電圧発生回路１０は、デプレション型ＮＭＯＳトランジスタ（Ｄ型ＮＭＯＳトランジスタ）１１、エンハンスメント型ＮＭＯＳトランジスタ（Ｅ型ＮＭＯＳトランジスタ）１２、及び、ヒューズ１３〜１４を備える。

基準電圧発生回路において、３個の単位基準電圧発生回路１０の電源端子は、半導体装置の電源端子にそれぞれ接続される。３個の単位基準電圧発生回路１０の接地端子は、半導体装置の接地端子にそれぞれ接続される。つまり、３個の単位基準電圧発生回路１０は、半導体装置の電源端子と接地端子との間で、並列接続される。

単位基準電圧発生回路１０において、Ｄ型ＮＭＯＳトランジスタ１１のゲートとソースと基板電位とは、ヒューズ１４を介して単位基準電圧発生回路１０の基準電圧端子に接続され、ドレインは、単位基準電圧発生回路１０の電源端子に接続される。つまり、Ｄ型ＮＭＯＳトランジスタ１１は、定電流回路として機能するよう接続される。Ｅ型ＮＭＯＳトランジスタ１２のゲート及びドレインは、ヒューズ１４を介して単位基準電圧発生回路１０の基準電圧端子に接続され、ソース及び基板電位は、単位基準電圧発生回路１０の接地端子にヒューズ１３を介して接続される。つまり、Ｅ型ＮＭＯＳトランジスタ１２は、ダイオード接続される。また、Ｄ型ＮＭＯＳトランジスタ１１とＥ型ＮＭＯＳトランジスタ１２とヒューズ１３とは、直列接続される。

次に、基準電圧発生回路の製造方法について説明する。
単位基準電圧発生回路１０では、Ｄ型ＮＭＯＳトランジスタ１１及びＥ型ＮＭＯＳトランジスタ１２の両方のチャネルに、同一の環境で同一及び同量の不純物がドープされる。つまり、Ｄ型ＮＭＯＳトランジスタ１１とＥ型ＮＭＯＳトランジスタ１２とは、同一のチャネル不純物プロファイルを有する。その後、両方のチャネルの上に、ゲート絶縁膜及びポリシリコンからなるゲート電極が形成される。その後、Ｄ型ＮＭＯＳトランジスタ１１のゲートに、Ｎ型不純物がドープされ、Ｎ型の導電型を有している。また、Ｅ型ＮＭＯＳトランジスタ１２のゲートに、Ｐ型不純物がドープされ、Ｐ型の導電型を有している。そのために、Ｄ型ＮＭＯＳトランジスタ１１及びＥ型ＮＭＯＳトランジスタ１２において、トランジスタのタイプはデプレション型とエンハンスメント型とで異なるが、ゲート絶縁膜よりも下の半導体基板へのチャネルドープが同一であるので、デバイス特性もほぼ同一になり、デバイス特性の温度依存性もほぼ同一になる。

ここで、基準電圧発生回路において、３個の単位基準電圧発生回路１０が設けられるが、３個の単位基準電圧発生回路１０のチャネルドープが異なるようにする。つまり、単位基準電圧発生回路１０は、異なるチャネル不純物プロファイルで３個設けられる。

次に、単位基準電圧発生回路１０の動作について説明する。
ヒューズ１３〜１４が切断されない場合、Ｄ型ＮＭＯＳトランジスタ１１はＥ型ＮＭＯＳトランジスタ１２に定電流を流す。この定電流により、Ｅ型ＮＭＯＳトランジスタ１２のドレインに基準電圧ＶＲＥＦが発生する。
ヒューズ１３〜１４が切断される場合、Ｄ型ＮＭＯＳトランジスタ１１はＥ型ＮＭＯＳトランジスタ１２に定電流を流さない。つまり、単位基準電圧発生回路１０は動作しない。

次に、基準電圧発生回路が出力する基準電圧ＶＲＥＦについて説明する。
半導体製造プロセス終了後に、半導体装置の電気特性が評価される。この時、３個の単位基準電圧発生回路１０の基準電圧ＶＲＥＦの温度特性も、それぞれ評価される。または、スクライブライン等にそれぞれ設けられた３個の単位基準電圧発生回路１０の代替物の温度特性が、それぞれ評価される。その後、３個の単位基準電圧発生回路１０の中から、最も平坦な温度特性を有する単位基準電圧発生回路１０のみが選択される。ここで選択された単位基準電圧発生回路１０のヒューズ１３〜１４のみが切断されず、他のヒューズ１３〜１４は切断される。つまり、選択された単位基準電圧発生回路１０のみが動作し、他の単位基準電圧発生回路１０は動作しない。よって、選択された単位基準電圧発生回路１０が出力する基準電圧ＶＲＥＦが、基準電圧発生回路が出力する基準電圧ＶＲＥＦになる。すると、半導体製造プロセスによる製造工程バラツキがあり、基準電圧発生回路において、３個の単位基準電圧発生回路１０の基準電圧ＶＲＥＦがそれぞれ変動しても、最も平坦な温度特性を有する単位基準電圧発生回路１０のみが選択されて動作するので、基準電圧発生回路は平坦な温度特性を有することができる。

なお、単位基準電圧発生回路１０は３個設けられているが、これに限定されない。
また、単位基準電圧発生回路１０のＤ型ＮＭＯＳトランジスタ１１による定電流回路において、図１では、図２の（Ａ）の回路が使用され、定電流回路の出力端子はＤ型ＮＭＯＳトランジスタ１１のソースになっている。しかし、図２の（Ｂ）に示すように、カレントミラー回路１１ａを介した回路が使用され、定電流回路の出力端子はカレントミラー回路１１ａの出力端子になっても良い。

また、単位基準電圧発生回路において、図５の他の実施例に示すようにＤ型ＮＭＯＳトランジスタ１１のゲートを基板電位に接続してもよい。
また、ヒューズ１３は、図１では、接地端子側に設けられているが、図示しないが、電源端子側に設けられても良い。

また、ヒューズ１３〜１４は、電流を遮断できる電流遮断回路であり、図３に示すように、ＭＯＳトランジスタによるスイッチ１５〜１６にそれぞれ置換されても良い。この時、基準電圧生成回路は、３個の単位基準電圧発生回路１０及び制御回路２０を有し、制御回路２０は、図示しないが、ＯＴＰ（One-Time Programmable）メモリ素子などの記憶素子を有する。制御回路２０は、記憶素子の情報に基づき、３個の単位基準電圧発生回路１０のスイッチ１５〜１６のオンオフをそれぞれ制御する３つの信号を、それぞれ出力する。
また、ＩＣの消費電流を気にしない場合にはヒューズ１３を備えなくてもよい。

１０ 単位基準電圧発生回路
１１ デプレション型ＮＭＯＳトランジスタ（Ｄ型ＮＭＯＳトランジスタ）
１２ エンハンスメント型ＮＭＯＳトランジスタ（Ｅ型ＮＭＯＳトランジスタ）
１３、１４ ヒューズ

Claims (6)

1. 半導体装置に搭載され、基準電圧を発生する基準電圧発生回路であって、
   前記基準電圧発生回路は複数個並列に接続された単位基準電圧発生回路を有し、
   前記単位基準電圧発生回路は、
   Ｎ型の導電型を有するゲート電極と、ゲートとソースとが接続された、定電流を発生するデプレション型ＮＭＯＳトランジスタを有する定電流回路と、
   Ｐ型の導電型を有するゲート電極と、前記定電流回路と直列にダイオード接続され、前記デプレション型ＮＭＯＳトランジスタと同一のチャネル不純物プロファイルを有するエンハンスメント型ＮＭＯＳトランジスタと、
   前記定電流回路及び前記エンハンスメント型ＮＭＯＳトランジスタと直列接続され、電流を遮断できる第一電流遮断回路と、
   前記エンハンスメント型ＮＭＯＳトランジスタのドレインと基準電圧端子との間に設けられた第二電流遮断回路と、を有し、
   前記第一電流遮断回路および第二電流遮断回路は、ヒューズであり、
   前記単位基準電圧発生回路は、各々が異なるチャネル不純物プロファイルを有していることを特徴とする基準電圧発生回路。
2. 半導体装置に搭載され、基準電圧を発生する基準電圧発生回路であって、
   前記基準電圧発生回路は複数個並列に接続された単位基準電圧発生回路を有し、
   前記単位基準電圧発生回路は、
   Ｎ型の導電型を有するゲート電極と、ゲートとソースとが接続された、定電流を発生するデプレション型ＮＭＯＳトランジスタを有する定電流回路と、
   Ｐ型の導電型を有するゲート電極と、前記定電流回路と直列にダイオード接続され、前記デプレション型ＮＭＯＳトランジスタと同一のチャネル不純物プロファイルを有するエンハンスメント型ＮＭＯＳトランジスタと、
   前記定電流回路及び前記エンハンスメント型ＮＭＯＳトランジスタと直列接続され、電流を遮断できる第一電流遮断回路と、
   前記エンハンスメント型ＮＭＯＳトランジスタのドレインと基準電圧端子との間に設けられた第二電流遮断回路と、を有し、
   前記第一電流遮断回路および第二電流遮断回路は、ＭＯＳトランジスタによるスイッチであり、
   前記単位基準電圧発生回路は、各々が異なるチャネル不純物プロファイルを有していることを特徴とする基準電圧発生回路。
3. 前記定電流回路は、
   出力端子として前記デプレション型ＮＭＯＳトランジスタのソースを有する、
   ことを特徴とする請求項１または請求項２に記載の基準電圧発生回路。
4. 前記定電流回路は、
   前記デプレション型ＮＭＯＳトランジスタ、及び、カレントミラー回路を有し、
   出力端子として前記カレントミラー回路の出力端子を有する、
   ことを特徴とする請求項１または請求項２に記載の基準電圧発生回路。
5. 半導体装置に搭載され、基準電圧を発生する基準電圧発生回路であって、
   前記基準電圧発生回路は複数個並列に接続された単位基準電圧発生回路を有し、
   前記単位基準電圧発生回路は、
   Ｎ型の導電型を有するゲート電極と、ソースがゲートよりも高い電位になるように接続された、電流を発生するデプレション型ＮＭＯＳトランジスタを有する電流出力回路と、
   Ｐ型の導電型を有するゲート電極と、前記電流出力回路と直列にダイオード接続され、前記デプレション型ＮＭＯＳトランジスタと同一のチャネル不純物プロファイルを有するエンハンスメント型ＮＭＯＳトランジスタと、
   前記電流出力回路及び前記エンハンスメント型ＮＭＯＳトランジスタと直列接続され、電流を遮断できる第一電流遮断回路と、
   前記エンハンスメント型ＮＭＯＳトランジスタのドレインと基準電圧端子との間に設けられた第二電流遮断回路と、を有し、
   前記単位基準電圧発生回路は、各々が異なるチャネル不純物プロファイルを有していることを特徴とする基準電圧発生回路。
6. 前記定電流回路は、
   前記デプレション型ＮＭＯＳトランジスタのソースを出力端子とし、
   ゲート電極が基板に接続されている、
   ことを特徴とする請求項５記載の基準電圧発生回路。

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