JP2005101227A - 半導体装置及びその装置におけるトリミング方法 - Google Patents

Abstract

【課題】 簡単な回路構成で特性の精度を上げることを可能にし、歩留まりを向上させることのできる半導体装置を提供することである。
【解決手段】 上記課題は、電気的特性調整用の抵抗値を調整することが可能なトリミング回路を備える半導体装置において、複数のＭＯＳトランジスタ（Ｍ１〜Ｍ５）と、前記複数のＭＯＳトランジスタ（Ｍ１〜Ｍ５）を、選択的にザッピングするためのスイッチ手段（Ｓ１〜Ｓ４）と、前記スイッチ手段のオンオフ状態を制御する制御手段（１１０）とを備え、前記複数のＭＯＳトランジスタ（Ｍ１〜Ｍ５）を選択的にザッピングすることにより、前記抵抗値（Ｒ１〜Ｒ４）を調整して所望の電気的特性を得ることを特徴とする半導体装置にて達成される。
【選択図】 図１

Description

半導体基板上に複数の抵抗素子を形成し、これらの抵抗素子を切断又は接続することによって内部抵抗を調整して高精度の特性を実現する半導体装置及びその装置におけるトリミング方法に関する。

高精度の性能を有する半導体装置（以下、ＩＣという）を製造するために、トリミング（抵抗調整）と呼ばれる方法が用いられる。このトリミングの方法としては、ダイオードを電気的に短絡させ、それにより抵抗値の調整を行うダイオードザッピングと、ヒューズをレーザでカットして抵抗値を調整するヒューズ法等がある。

図４はダイオードザッピング法によって抵抗値をトリミングしてオペアンプの出力電圧を設定する場合を示す図である。同図において、抵抗Ｒｂと並列にツェナーダイオードＤａが、抵抗Ｒｃと並列にツェナーダイオードＤｂが、それぞれ接続され、抵抗Ｒｂ、抵抗Ｒｃの両端に接続されたツェナーダイオードＤａ、Ｄｂのいずれか一方又は両方に大電流を流すことにより、ツェナーダイオードを破壊、短絡させ、抵抗値を調整する。

例えば、ツェナーダイオードＤａに対し順方向に大電流を印加してツェナーダイオードＤａを破壊する。破壊前のＡ−Ｂ間の抵抗値は、Ｒｂであるが、破壊後は、Ａ−Ｂ間は短絡状態（ほぼ０Ω）になる。

このようにダイオードザッピング法では、必要な抵抗値を持つ抵抗素子のみを接続して所要の抵抗値を得るように調整している。

また、上記したダイオードザッピング方法に関する技術として、調整回路のザッピングされるダイオードの各領域のコンタクト部を２個ずつ形成し、そのうちのひとつはザッピングパッドに接続され、残りの一つはＩＣ回路の調整回路に接続されるようにし、ザッピングパッドをＩＣ回路の回路構成素子から分離するようにすることで、ザッピングパッドから水分が侵入してもザッピング用ダイオードのＩＣ回路と接続された部分には影響を与えることなく、高信頼性のＩＣ回路を実現できる技術が開示されている（例えば、特許文献１参照）。

次に、ヒューズ法よって抵抗値をトリミングしてオペアンプの出力電圧を設定する場合を、図５を用いて説明する。このヒューズ法では、抵抗Ｒｂ、Ｒｃが直列接続されるとともに、これらの抵抗素子Ｒｂ、Ｒｃに並列にヒューズ素子Ｆａ、Ｆｂが接続される。抵抗値の調整は、ヒューズ素子Ｆａ、Ｆｂのうちのいずれか一つ又は複数にレーザ又はフォーカスイオンビーム（ＦＩＢ）を照射して断線状態にすることで行われている。例えば、本例の場合、ヒューズＦａにレーザを照射し、ヒューズＦａを断線状態にする。レーザ照射前のＢ−Ｃ間の抵抗はほぼ０Ωであるが、ヒューズＦａの断線後は、Ｂ−Ｃ間の抵抗値は、ＲｃΩになる。

このようにヒューズ法では、ヒューズ素子を断線することで所要の抵抗値を得るように調整している。

また、上記のようなレーザトリミングするに適したＩＣの構造に関する技術も提案されている（例えば、特許文献２参照）。この技術によれば、複数の配線層を、半導体基板に周囲を電気的に分離し形成された複数の島上にそれぞれ一つずつ配設することで、レーザトリミングによるザッピング調整用配線層溶断の際の歩留まり低下防止できる旨が記載されている。
特開平９−３６２４１号公報 特開平９−１２９８３２号公報

ＩＣは、モールドパッケージされるとシリコンチップに大きな応力がかかり、特に周辺部では大きくなる。この応力がシリコンチップを曲げたり伸ばしたりして、シリコンチップ内の素子を変形させ、その特性を変化させる。例えば、抵抗値の変化などの現象である。このため、シリコンチップ内の素子などを上記したダイオードザッピング法やレーザトリミング法を用いて精度を上げても、パッケージ後には精度が低下してしまうという問題があった。

また、上記したダイオードザッピング法では、大電流をツェナーダイオードに印加するための電流発生回路が必要であり、レーザトリミング法では、ヒューズにレーザを照射して断線させるため、大規模なレーザ照射装置が必要である。つまり、ダイオードザッピング法及びレーザトリミング法は、トリミング用の回路あるいは装置といったものが必要であり、不経済である。

本発明は、上記のような問題点に鑑みてなされたもので、その課題とするところは、簡単な回路構成で特性の精度を上げることを可能にし、歩留まりを向上させることのできる半導体装置及びその装置におけるトリミング方法を提供することである。

上記課題を解決するため、本発明は、請求項１に記載されるように、電気的特性調整用の抵抗値を調整することが可能なトリミング回路を備える半導体装置において、複数のＭＯＳトランジスタと、前記複数のＭＯＳトランジスタを、選択的にザッピングするためのスイッチ手段と、前記スイッチ手段のオンオフ状態を制御する制御手段とを備え、前記複数のＭＯＳトランジスタを選択的にザッピングすることにより、前記抵抗値を調整して所望の電気的特性を得ることを特徴としている。

また、本発明の請求項２によれば、前記半導体装置において、前記スイッチ手段のオンオフに応じて印加されるゲート電圧により前記ＭＯＳトランジスタのゲートとソース間の導通制御を行って該ＭＯＳトランジスタをザッピングすることを特徴としている。

また、本発明の請求項３によれば、前記半導体装置において、装置がＣＭＯＳ又はバイポーラで構成されたことを特徴としている。

また、本発明の請求項４によれば、前記半導体装置において、前記制御手段は、ザッピング時に前記スイッチ手段のオンオフ状態を設定することを特徴としている。

上記本発明によれば、ＭＯＳトランジスタをザッピングに使用するので、低電圧の印加で破壊することができる。つまり、従来のようなツェナーダイオードを破壊させるための過電圧回路あるいはヒューズを破壊させるためのレーザ照射装置等といったものを必要としない。このため、簡単な回路構成でＩＣ内部抵抗の調整精度を向上させることができ、所望の電気的特性を得ることが可能である。

ＭＯＳトランジスタをザッピングに使用するので、低電圧の印加で破壊することができる。つまり、従来のようなツェナーダイオードを破壊させるための過電圧回路あるいはヒューズを破壊させるためのレーザ照射装置等といったものを必要としない。このため、簡単な回路構成でＩＣ内部抵抗の調整精度を向上させることができ、所望の電気的特性を得ることが可能である。

以下、本発明の実施の形態を、図１を参照して説明する。

（第１の実施形態）
図１は、本発明の一実施形態における半導体装置のトリミング部分の回路の一例を示す図である。

図１に示すように、このトリミング部分の回路（＝トリミング回路）は、オペアンプと、このオペアンプの出力電圧調整に用いられる調整用抵抗Ｒ１〜Ｒ４と、調整スイッチとしてＭＯＳトランジスタＭ１〜Ｍ５、ＭＯＳトランジスタＭ１〜Ｍ３の破壊を制御するスイッチＳ１〜Ｓ４とで構成される。ＭＯＳトランジスタＭ１、Ｍ３、Ｍ５は、ｎチャネルＭＯＳトランジスタであり、ＭＯＳトランジスタＭ２、Ｍ４は、ｐチャネルＭＯＳトランジスタである。また、ＭＯＳトランジスタＭ２、Ｍ４のそれぞれに並列にプルアップ抵抗Ｒ５、Ｒ６が接続される。制御手段１１０は、スイッチＳ１〜Ｓ４のオンオフを制御する機能を備える。

上記のように構成されたトリミング回路の動作を説明する。ここでは、一例として、ＭＯＳトランジスタＭ２をＯＮ／ＯＦＦする場合について説明する。

まず、制御手段１１０により、スイッチＳ１をＯＮ、Ｓ２をＯＦＦにして、ＭＯＳトランジスタＭ１のゲートに過電圧を印加する。そうすると、ＭＯＳトランジスタＭ１のゲートに約１０mＡ程度の電流が流れ、ＭＯＳトランジスタＭ１のゲートが破壊され、ＭＯＳトランジスタＭ１のゲートとソース（ＧＮＤ）間がショート状態となる。

次に、制御手段１１０により、スイッチＳ１をＯＦＦ、Ｓ２をＯＮにすると、先のＭＯＳトランジスタＭ１ゲート破壊により、ＭＯＳトランジスタＭ２のゲートにＬレベル（接地電位ＧＮＤ）が供給され、ＭＯＳトランジスタＭ２がＯＮ状態となる。その結果、Ａ−Ｂ間の抵抗は低抵抗となってオペアンプの出力電圧の調整がなされる。

一方で、ＭＯＳトランジスタＭ１のゲートに過電圧を与えてないときは、ＭＯＳトランジスタＭ２のゲートが抵抗Ｒ５にてプルアップされ、ＭＯＳトランジスタＭ２はＯＦＦ状態となる。その結果、Ａ−Ｂ間の抵抗はＲ１となってオペアンプの出力電圧の調整がなされる。すなわち、スイッチＳ１〜Ｓ４の状態により、ＭＯＳトランジスタＭ１〜Ｍ５のそれぞれが従来のようなツェナーダイオードあるいはヒューズのトリミングを制御するスイッチとして働くようになる。

上記した制御手段１１０によるスイッチＳ１、Ｓ２のオンオフ制御は、制御手段１００から送られてくる制御信号に基づいてオンオフされる。

上述したように、本実施形態では、ＭＯＳトランジスタをザッピングに使用するので、低電圧の印加で破壊することができる。つまり、従来のようなツェナーダイオードを破壊させるための過電圧回路あるいはヒューズを破壊させるためのレーザ照射装置等といったものを必要としない。このため、簡単な回路構成でＩＣ内部抵抗の調整精度を向上させるができ、所望の電気的特性を得ることが可能である。この結果、歩留まりが向上するという効果を奏す。

また、従来のＩＣでは、アッセンブリ前のウェハー状態（前工程）でチップのモールド時に発生するストレスによる特性変動を考慮してダイオードザッピングやレーザトリミングを行うので、正確な補正が行えず、高精度化の阻害要因となっていたが、本実施形態におけるトリミング回路を用いれば、ＩＣ内部の抵抗の調整をアッセンブリ後（後工程）に高精度で行うことが可能である。その結果、検査工数を削減でき、量産性の向上と製造コストの低減が可能となる。

また、ダイオードザッピングで必要とされているパッドの形成が必要ないため、チップサイズの大型化を防ぐことも可能である。
なお、本実施形態では、スイッチがＩＣ内部に設けられ、このスイッチの端子に外部からの制御信号が供給されて、スイッチのオンオフが制御される場合を想定して説明したが、スイッチを外部に設けてもよい。

（第２の実施形態）
上記の実施例では、トリミング回路をＮチャネルＭＯＳ回路で構成する場合について説明したが、本発明におけるトリミング回路をＰチャネルＭＯＳ回路で構成することも可能である。

図２に示すように、このトリミング部分の回路（＝トリミング回路）は、オペアンプと、このオペアンプの出力電圧調整に用いられる調整用抵抗Ｒ１〜Ｒ４と、調整スイッチとしてＭＯＳトランジスタＭ１〜Ｍ５、ＭＯＳトランジスタＭ１〜Ｍ３の破壊を制御するスイッチＳ１〜Ｓ４とで構成される。ＭＯＳトランジスタＭ１、Ｍ３、Ｍ４は、ｐチャネルＭＯＳトランジスタであり、ＭＯＳトランジスタＭ２、Ｍ５は、ｎチャネルＭＯＳトランジスタである。また、ＭＯＳトランジスタＭ２、Ｍ５のそれぞれに並列にプルダウン抵抗Ｒ６、Ｒ７が接続される。制御手段１１０は、スイッチＳ１〜Ｓ４のオンオフを制御する機能を備える。

上記のように構成されたトリミング回路の動作を説明する。

まず、ＭＯＳトランジスタＭ１を破壊して抵抗値を調整する場合を説明する。

制御手段１１０により、スイッチＳ１をＯＮ、Ｓ２をＯＦＦにして、ＭＯＳトランジスタＭ１のゲートに過電圧を印加する。そうすると、ＭＯＳトランジスタＭ１のゲートに約１０mＡ程度の電流が流れ、ＭＯＳトランジスタＭ１のゲートが破壊され、ＭＯＳトランジスタＭ１のゲートとソース（ＶＩＮ）間がショート状態となる。

次に、制御手段１１０により、スイッチＳ１をＯＦＦ、Ｓ２をＯＮにすると、先のＭＯＳトランジスタＭ１ゲート破壊により、ＭＯＳトランジスタＭ２のゲートにＨレベル（電源電位ＶＤＤ）供給され、ＭＯＳトランジスタＭ２がＯＮ状態となる。その結果、ＭＯＳトランジスタＭ３ゲートはＬレベルとなり、ＭＯＳトランジスタＭ３はＯＮ状態となる。このとき、Ａ−Ｂ間の抵抗は低抵抗となってオペアンプの出力電圧の調整がなされる。なお、ＭＯＳトランジスタＭ１を破壊しないときは、ＭＯＳトランジスタＭ２ゲートは抵抗Ｒ７でプルダウンされるため、ＭＯＳトランジスタＭ２及びＭ３はＯＦＦ状態となる。

同様にして、ＭＯＳトランジスタＭ４を破壊して抵抗値を調整する場合を説明する。

スイッチＳ３をＯＮ、Ｓ４をＯＦＦにして、ＭＯＳトランジスタＭ４のゲートに負の電圧を印加する。そうすると、ＭＯＳトランジスタＭ４のゲートに約１０mＡ程度の電流が流れ、ＭＯＳトランジスタＭ４のゲートが破壊され、ＭＯＳトランジスタＭ４のゲートとソース（ＶＩＮ）間がショート状態となる。

次に、スイッチＳ３をＯＦＦ、Ｓ４をＯＮにすると、先のＭＯＳトランジスタＭ４ゲート破壊により、ＭＯＳトランジスタＭ５のゲートにＨレベルが供給され、ＭＯＳトランジスタＭ５がＯＮ状態となる。その結果、Ｄ−Ｅ間の抵抗は低抵抗となってオペアンプの出力電圧の調整がなされる。なお、ＭＯＳトランジスタＭ４を破壊しないときは、ＭＯＳトランジスタＭ５ゲートは抵抗Ｒ６でプルダウンされるため、ＭＯＳトランジスタＭ５はＯＦＦ状態となる。

上述した第１及び第２の実施形態では、抵抗値Ｒ１〜Ｒ４をＭＯＳトランジスタザッピングにより調整する場合を例示したが、よりオペアンプの出力電圧を高精度で調整したい場合には、分解能に対応する抵抗に応じてザッピング用のＭＯＳトランジスタ数を増やせばよい。

また、本実施形態によれば、出力電圧のランク展開を実施した場合でも、後工程でのＭＯＳトランジスタのザッピングにより、高精度な出力電圧の調整が可能となる。このため、ＩＣ量産時の短納期対応を実現することが可能となる。

さらに、本発明によるトリミング方法は、リセットＩＣやレギュレータＩＣ等の種々のＩＣに適用可能である。

図３は、この発明に係るトリミング回路を備えた半導体装置の一実施例の素子構造断面図（同図（ｂ））と平面図（同図（ａ））が示されている。この実施例は、Ｐ型とＮ型との一対のＭＯＳトランジスタ５１、５２を一枚の基板に形成したＣＭＯＳ構造の半導体装置である。同図に示されるように、このＣＭＯＳ構造図は、Ｎ型基板を用いるときＰ型ウェル領域が素子分離領域とみなされる。すなわち、このＰウェル領域１６の中にＮチャンネル型のＭＯＳトランジスタ５１（ＮＭＯＳトランジスタ）が形成される。ＮＭＯＳトランジスタ５１とＰＭＯＳトランジスタ５２のソース電極１１、２１とドレイン電極１３、２３との間に挟まれたチャンネル領域の表面には、ゲート酸化膜を介してゲート電極１２、２２が形成され、ＭＯＳトランジスタを形成する各領域には、素子分離絶縁膜３０からなる素子分離領域が形成される。また、基板上には、導電層から成る第２のゲート電極、いわゆるバックゲート電極１４、２４が設けられた構造となっている。このようなバックゲート１４、２４は電源電位または接地電位となるように接続して用いられる。

なお、ザッピング用のＭＯＳトランジスタを破壊させるための過電圧は、ゲート酸化膜の１８、３２の厚さに依存する。

上述した実施形態では、本発明の半導体装置におけるトリミング回路をＣＭＯＳで構成する態様を例示したが、これに限定されず、バイポーラで構成してもよい。

本発明の一実施形態における半導体装置のトリミング部分の回路（ｎチャネル）の一例を示す図である。 本発明の一実施形態における半導体装置のトリミング部分の回路（ｐチャネル）の一例を示す図である。 本発明に係るトリミング回路を備えた半導体装置の一実施例の素子構造断面及び平面を示す図である。 ダイオードザッピング法によって抵抗値をトリミングしてオペアンプの出力電圧を設定する場合を示す図である。 ヒューズ法よって抵抗値をトリミングしてオペアンプの出力電圧を設定する場合を示す図である。

符号の説明

Ｒ１〜Ｒ６、Ｒａ〜Ｒｄ 抵抗
Ｍ１〜Ｍ５ ＭＯＳトランジスタ
Ｓ１〜Ｓ４ スイッチ
Ｖｓｕ 過電圧供給電源
Ｄａ、Ｄｂ ツェナーダイオード
Ｆａ、Ｆｂ ヒューズ
Ｔ１ 端子
１００ オペアンプ
１１０ 制御手段

Claims (5)

1. 電気的特性調整用の抵抗値を調整することが可能なトリミング回路を備える半導体装置において、
   複数のＭＯＳトランジスタと、
   前記複数のＭＯＳトランジスタを、選択的にザッピングするためのスイッチ手段と、
   前記スイッチ手段のオンオフ状態を制御する制御手段とを備え、
   前記複数のＭＯＳトランジスタを選択的にザッピングすることにより、前記抵抗値を調整して所望の電気的特性を得ることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記スイッチ手段のオンオフに応じて印加されるゲート電圧により前記ＭＯＳトランジスタのゲートとソース間の導通制御を行って該ＭＯＳトランジスタをザッピングすることを特徴とする半導体装置。
3. 請求項１又は２記載の半導体装置において、
   装置がＣＭＯＳ又はバイポーラで構成されたことを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、
   前記制御手段は、ザッピング時に前記スイッチ手段のオンオフ状態を設定することを特徴とする半導体装置。
5. 電気的特性調整用の抵抗値を調整することが可能なトリミング回路を備える半導体装置のトリミング方法において、
   複数のＭＯＳトランジスタを設け、
   前記複数のＭＯＳトランジスタを、選択的にザッピングするためのスイッチのオンオフを制御するステップと、
   前記スイッチのオンオフに応じて印加されるゲート電圧により前記複数のＭＯＳトランジスタのゲートとソース間の導通制御を行って該ＭＯＳトランジスタをザッピングするステップとを備え、
   前記複数のＭＯＳトランジスタを選択的にザッピングすることにより、前記抵抗値を調整して所望の電気的特性を得ることを特徴とする半導体装置のトリミング方法。

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