KR102193804B1 - 기준 전압 발생 회로 - Google Patents

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Abstract

제조 공정 편차가 있더라도 평탄한 온도 특성을 갖는 기준 전압 발생 회로를 제공한다. 반도체 제조 프로세스 종료 후의 반도체 장치의 전기 특성의 평가에 있어서, 3 개의 단위 기준 전압 발생 회로 (10) 의 기준 전압 (VREF) 의 온도 특성을 각각 평가한다. 그 후, 3 개의 단위 기준 전압 발생 회로 (10) 중에서, 가장 평탄한 온도 특성을 갖는 단위 기준 전압 발생 회로 (10) 만을 선택한다. 여기서 선택된 단위 기준 전압 발생 회로 (10) 의 퓨즈 (13 ∼ 14) 만은 절단되지 않고, 그 밖의 퓨즈 (13 ∼ 14) 는 절단된다. 따라서, 선택된 단위 기준 전압 발생 회로 (10) 만이 동작하고, 그 밖의 단위 기준 전압 발생 회로 (10) 는 동작하지 않는다.

Description

기준 전압 발생 회로{REFERENCE VOLTAGE GENERATION CIRCUIT}
본 발명은 반도체 장치에 탑재되어, 기준 전압을 발생시키는 기준 전압 발생 회로에 관한 것이다.
최근, 고기능의 전자 기기가 세계적으로 판매되어, 여러 환경에서 사용되고 있다. 예를 들어, 전자 기기는, 극한의 호설 지대나 적도 바로 아래의 열대 지역 등에서도 사용되고 있다. 전자 기기는, 인간이 생활하는 거의 어떠한 온도 환경에 있어서도 정상적으로 동작할 필요가 있으므로, 전자 기기에 탑재되는 반도체 장치의 특성은, 온도에 따라 변화하지 않을 것이 요구된다. 이와 같은 반도체 장치의 온도 특성이 나빠지는 이유의 하나로서, 반도체 장치 내의 기준 전압 발생 회로가 발생시킨 기준 전압이 온도에 따라 변화하는 것을 들 수 있다.
종래의 기준 전압 발생 회로에 대하여, 도 4 를 이용하여 설명한다.
기준 전압 발생 회로는 디프레션형 NMOS 트랜지스터 (D 형 NMOS 트랜지스터) (91) 와 인핸스먼트형 NMOS 트랜지스터 (E 형 NMOS 트랜지스터) (92) 로 구성된다. D 형 NMOS 트랜지스터 (91) 는, 정전류 회로로서 기능하도록 게이트가 소스에 접속되고, E 형 NMOS 트랜지스터 (92) 는 다이오드 접속된다. 이들 트랜지스터는, 전원 단자와 접지 단자 사이에 직렬 접속된다. D 형 NMOS 트랜지스터 (91) 는 E 형 NMOS 트랜지스터 (92) 에 정전류를 흐르게 한다. 이 정전류에 의해, E 형 NMOS 트랜지스터 (92) 의 드레인에 기준 전압 (VREF) 이 발생한다.
여기서, 기준 전압 (VREF) 은, 이들 트랜지스터의 임계값 전압 및 사이즈에 따라 결정되는 전압으로 되어 있다. 특허문헌 1 에 있어서는, 이들 트랜지스터의 사이즈를 각각 조정함으로써, 기준 전압 (VREF) 의 온도 의존성을 작게 할 수 있는 것이 기재되어 있다.
일본 공개특허공보 소59-200320호 (도 3 및 식 (3))
그러나, 특허문헌 1 에 의해 개시된 기준 전압 발생 회로에서는, 반도체 제조 프로세스에 의한 제조 공정 편차에 의해, 트랜지스터의 임계값 전압에 편차가 발생하고, 기준 전압 (VREF) 은 온도에 따라 변화된다는 문제가 있다.
본 발명은 상기 문제를 감안하여 이루어지며, 제조 공정 편차가 있더라도 평탄한 온도 특성을 갖는 기준 전압 발생 회로를 제공하는 것을 과제로 한다.
본 발명은 상기 과제를 해결하기 위해, 반도체 장치에 탑재되어, 기준 전압을 발생시키는 기준 전압 발생 회로로서, 게이트에 N 형 불순물이 도프되어, 게이트와 소스가 접속된 정전류를 발생시키는 디프레션형 NMOS 트랜지스터와, 게이트에 P 형 불순물이 도프되어, 상기 디프레션형 NMOS 트랜지스터와 동일한 채널 불순물 프로파일을 갖고, 상기 디프레션형 NMOS 트랜지스터와 직렬로 다이오드 접속된 인핸스먼트형 NMOS 트랜지스터와, 전류를 차단할 수 있는 제 1 전류 차단 회로와, 상기 인핸스먼트형 NMOS 트랜지스터의 드레인과 기준 전압 단자 사이에 형성되는 제 2 전류 차단 회로를 갖는 단위 기준 전압 발생 회로가, 단위 기준 전압 발생 회로마다 상이한 채널 불순물 프로파일에 의해 복수 개 병렬 접속되어 있는 것을 특징으로 하는 기준 전압 발생 회로를 제공한다.
본 발명에서는, 반도체 제조 프로세스에 의한 제조 공정 편차가 있어, 기준 전압 발생 회로에 있어서, 복수 개의 단위 기준 전압 발생 회로의 기준 전압이 각각 변동되어도, 가장 평탄한 온도 특성을 갖는 단위 기준 전압 발생 회로만이 선택되어 동작하므로, 기준 전압 발생 회로는 평탄한 온도 특성을 가질 수 있다.
도 1 은 본 발명의 일 실시형태에 관련된 기준 전압 발생 회로를 나타내는 도면.
도 2 는 전류 회로를 나타내는 도면으로, (A) 는 변형 전의 전류 회로를 나타내는 도면이고, (B) 는 변형 후의 전류 회로를 나타내는 도면.
도 3 은 본 발명의 일 실시형태에 관련된 기준 전압 발생 회로를 나타내는 도면.
도 4 는 종래의 기준 전압 발생 회로를 나타내는 도면.
도 5 는 본 발명의 다른 실시형태에 관련된 기준 전압 발생 회로를 나타내는 도면.
이하, 본 발명의 실시형태에 대하여 도면을 참조하여 설명한다.
먼저, 기준 전압 발생 회로의 구성에 대하여 도 1 을 이용하여 설명한다.
기준 전압 발생 회로는, 3 개의 단위 기준 전압 발생 회로 (10) 를 구비한다.
단위 기준 전압 발생 회로 (10) 는, 디프레션형 NMOS 트랜지스터 (D 형 NMOS 트랜지스터) (11), 인핸스먼트형 NMOS 트랜지스터 (E 형 NMOS 트랜지스터) (12), 및 퓨즈 (13 ∼ 14) 를 구비한다.
기준 전압 발생 회로에 있어서, 3 개의 단위 기준 전압 발생 회로 (10) 의 전원 단자는, 반도체 장치의 전원 단자에 각각 접속된다. 3 개의 단위 기준 전압 발생 회로 (10) 의 접지 단자는, 반도체 장치의 접지 단자에 각각 접속된다. 요컨대, 3 개의 단위 기준 전압 발생 회로 (10) 는, 반도체 장치의 전원 단자와 접지 단자 사이에서 병렬 접속된다.
단위 기준 전압 발생 회로 (10) 에 있어서, D 형 NMOS 트랜지스터 (11) 의 게이트와 소스와 기판 전위는, 퓨즈 (14) 를 개재하여 단위 기준 전압 발생 회로 (10) 의 기준 전압 단자에 접속되고, 드레인은, 단위 기준 전압 발생 회로 (10) 의 전원 단자에 접속된다. 요컨대, D 형 NMOS 트랜지스터 (11) 는, 정전류 회로로서 기능하도록 접속된다. E 형 NMOS 트랜지스터 (12) 의 게이트 및 드레인은, 퓨즈 (14) 를 개재하여 단위 기준 전압 발생 회로 (10) 의 기준 전압 단자에 접속되고, 소스 및 기판 전위는, 단위 기준 전압 발생 회로 (10) 의 접지 단자에 퓨즈 (13) 를 개재하여 접속된다. 요컨대, E 형 NMOS 트랜지스터 (12) 는 다이오드 접속된다. 또, D 형 NMOS 트랜지스터 (11) 와 E 형 NMOS 트랜지스터 (12) 와 퓨즈 (13) 는 직렬 접속된다.
다음으로, 기준 전압 발생 회로의 제조 방법에 대하여 설명한다.
단위 기준 전압 발생 회로 (10) 에서는, D 형 NMOS 트랜지스터 (11) 및 E 형 NMOS 트랜지스터 (12) 의 양방의 채널에, 동일한 환경에서 동일 및 동량의 불순물이 도프된다. 요컨대, D 형 NMOS 트랜지스터 (11) 와 E 형 NMOS 트랜지스터 (12) 는, 동일한 채널 불순물 프로파일을 갖는다. 그 후, 양방의 채널 상에, 게이트 절연막 및 폴리 실리콘으로 이루어지는 게이트 전극이 형성된다. 그 후, D 형 NMOS 트랜지스터 (11) 의 게이트에 N 형 불순물이 도프되어, N 형의 도전형을 갖고 있다. 또, E 형 NMOS 트랜지스터 (12) 의 게이트에 P 형 불순물이 도프되어, P 형의 도전형을 갖고 있다. 그 때문에, D 형 NMOS 트랜지스터 (11) 및 E 형 NMOS 트랜지스터 (12) 에 있어서, 트랜지스터 타입은 디프레션형과 인핸스먼트형으로 상이하지만, 게이트 절연막보다 아래의 반도체 기판에 대한 채널 도프가 동일하기 때문에, 디바이스 특성도 거의 동일해지고, 디바이스 특성의 온도 의존성도 거의 동일해진다.
여기서, 기준 전압 발생 회로에 있어서, 3 개의 단위 기준 전압 발생 회로 (10) 가 형성되지만, 3 개의 단위 기준 전압 발생 회로 (10) 의 채널 도프가 상이하도록 한다. 요컨대, 단위 기준 전압 발생 회로 (10) 는, 상이한 채널 불순물 프로파일에 의해 3 개 형성된다.
다음으로, 단위 기준 전압 발생 회로 (10) 의 동작에 대하여 설명한다.
퓨즈 (13 ∼ 14) 가 절단되지 않는 경우, D 형 NMOS 트랜지스터 (11) 는 E 형 NMOS 트랜지스터 (12) 에 정전류를 흐르게 한다. 이 정전류에 의해, E 형 NMOS 트랜지스터 (12) 의 드레인에 기준 전압 (VREF) 이 발생한다.
퓨즈 (13 ∼ 14) 가 절단되는 경우, D 형 NMOS 트랜지스터 (11) 는 E 형 NMOS 트랜지스터 (12) 에 정전류를 흐르게 하지 않는다. 요컨대, 단위 기준 전압 발생 회로 (10) 는 동작하지 않는다.
다음으로, 기준 전압 발생 회로가 출력하는 기준 전압 (VREF) 에 대하여 설명한다.
반도체 제조 프로세스 종료 후에, 반도체 장치의 전기 특성이 평가된다. 이 때, 3 개의 단위 기준 전압 발생 회로 (10) 의 기준 전압 (VREF) 의 온도 특성도 각각 평가된다. 또는 스크라이브 라인 등에 각각 형성된 3 개의 단위 기준 전압 발생 회로 (10) 의 대체물의 온도 특성이 각각 평가된다. 그 후, 3 개의 단위 기준 전압 발생 회로 (10) 중에서, 가장 평탄한 온도 특성을 갖는 단위 기준 전압 발생 회로 (10) 만이 선택된다. 여기서 선택된 단위 기준 전압 발생 회로 (10) 의 퓨즈 (13 ∼ 14) 만이 절단되지 않고, 그 밖의 퓨즈 (13 ∼ 14) 는 절단된다. 요컨대, 선택된 단위 기준 전압 발생 회로 (10) 만이 동작하고, 그 밖의 단위 기준 전압 발생 회로 (10) 는 동작하지 않는다. 따라서, 선택된 단위 기준 전압 발생 회로 (10) 가 출력하는 기준 전압 (VREF) 이, 기준 전압 발생 회로가 출력하는 기준 전압 (VREF) 이 된다. 그렇게 하면, 반도체 제조 프로세스에 의한 제조 공정 편차가 있어, 기준 전압 발생 회로에 있어서, 3 개의 단위 기준 전압 발생 회로 (10) 의 기준 전압 (VREF) 이 각각 변동되어도, 가장 평탄한 온도 특성을 갖는 단위 기준 전압 발생 회로 (10) 만이 선택되어 동작하기 때문에, 기준 전압 발생 회로는 평탄한 온도 특성을 가질 수 있다.
또한, 단위 기준 전압 발생 회로 (10) 는 3 개 형성되어 있지만, 이것에 한정되지 않는다.
또, 단위 기준 전압 발생 회로 (10) 의 D 형 NMOS 트랜지스터 (11) 에 의한 정전류 회로에 있어서, 도 1 에서는, 도 2 의 (A) 의 회로가 사용되고, 정전류 회로의 출력 단자는 D 형 NMOS 트랜지스터 (11) 의 소스가 되어 있다. 그러나, 도 2 의 (B) 에 나타내는 바와 같이, 커런트 미러 회로 (11a) 를 개재한 회로가 사용되고, 정전류 회로의 출력 단자는 커런트 미러 회로 (11a) 의 출력 단자가 되어도 된다.
또, 단위 기준 전압 발생 회로에 있어서, 도 5 의 다른 실시예에 나타내는 바와 같이 D 형 NMOS 트랜지스터 (11) 의 게이트를 기판 전위에 접속해도 된다.
또, 퓨즈 (13) 는, 도 1 에서는, 접지 단자측에 형성되어 있는데, 도시하지 않지만, 전원 단자측에 형성되어도 된다.
또, 퓨즈 (13 ∼ 14) 는, 전류를 차단할 수 있는 전류 차단 회로이며, 도 3에 나타내는 바와 같이, MOS 트랜지스터에 의한 스위치 (15 ∼ 16) 로 각각 치환되어도 된다. 이 때, 기준 전압 발생 회로는, 3 개의 단위 기준 전압 발생 회로 (10) 및 제어 회로 (20) 를 갖고, 제어 회로 (20) 는 도시하지 않지만 OTP (One-Time Programmable) 메모리 소자 등의 기억 소자를 갖는다. 제어 회로 (20) 는, 기억 소자의 정보에 기초하여, 3 개의 단위 기준 전압 발생 회로 (10) 의 스위치 (15 ∼ 16) 의 온 오프를 각각 제어하는 3 개의 신호를 각각 출력한다.
또, IC 의 소비 전류를 신경쓰지 않는 경우에는 퓨즈 (13) 를 구비하지 않아도 된다.
10 : 단위 기준 전압 발생 회로
11 : 디프레션형 NMOS 트랜지스터 (D 형 NMOS 트랜지스터)
12 : 인핸스먼트형 NMOS 트랜지스터 (E 형 NMOS 트랜지스터)
13, 14 : 퓨즈

Claims (8)

  1. 반도체 장치에 탑재되어, 기준 전압을 발생시키는 기준 전압 발생 회로로서,
    상기 기준 전압 발생 회로는 복수 개 병렬로 접속된 단위 기준 전압 발생 회로를 갖고,
    상기 단위 기준 전압 발생 회로는,
    N 형의 도전형을 갖는 게이트 전극과, 게이트와 소스가 접속된, 정전류를 발생시키는 디프레션형 NMOS 트랜지스터를 갖는 정전류 회로와,
    P 형의 도전형을 갖는 게이트 전극과, 상기 정전류 회로와 직렬로 다이오드 접속되어, 상기 디프레션형 NMOS 트랜지스터와 동일한 채널 불순물 프로파일을 갖는 인핸스먼트형 NMOS 트랜지스터와,
    상기 정전류 회로 및 상기 인핸스먼트형 NMOS 트랜지스터와 직렬 접속되어, 전류를 차단할 수 있는 제 1 전류 차단 회로와,
    상기 인핸스먼트형 NMOS 트랜지스터의 드레인과 기준 전압 단자 사이에 형성된 제 2 전류 차단 회로를 갖고,
    상기 복수 개 병렬로 접속된 단위 기준 전압 발생 회로는, 모두 동일 회로 구성을 갖고 있고, 각각의 상기 단위 기준 전압 발생 회로가 상이한 채널 불순물 프로파일을 갖고 있는 것을 특징으로 하는 기준 전압 발생 회로.
  2. 제 1 항에 있어서,
    상기 정전류 회로는,
    출력 단자로서 상기 디프레션형 NMOS 트랜지스터의 소스를 갖는 것을 특징으로 하는 기준 전압 발생 회로.
  3. 제 1 항에 있어서,
    상기 정전류 회로는,
    추가로 커런트 미러 회로를 갖고,
    출력 단자로서 상기 커런트 미러 회로의 출력 단자를 갖는 것을 특징으로 하는 기준 전압 발생 회로.
  4. 제 1 항에 있어서,
    상기 제 1 전류 차단 회로 및 상기 제 2 전류 차단 회로는 퓨즈인 것을 특징으로 하는 기준 전압 발생 회로.
  5. 제 1 항에 있어서,
    상기 제 1 전류 차단 회로 및 상기 제 2 전류 차단 회로는, MOS 트랜지스터에 의한 스위치인 것을 특징으로 하는 기준 전압 발생 회로.
  6. 반도체 장치에 탑재되어, 기준 전압을 발생시키는 기준 전압 발생 회로로서,
    상기 기준 전압 발생 회로는 복수 개 병렬로 접속된 단위 기준 전압 발생 회로를 갖고,
    상기 단위 기준 전압 발생 회로는,
    N 형의 도전형을 갖는 게이트 전극과, 소스가 게이트보다 높은 전위가 되도록 접속된, 전류를 발생시키는 디프레션형 NMOS 트랜지스터를 갖는 전류 출력 회로와,
    P 형의 도전형을 갖는 게이트 전극과, 상기 전류 출력 회로와 직렬로 다이오드 접속되어, 상기 디프레션형 NMOS 트랜지스터와 동일한 채널 불순물 프로파일을 갖는 인핸스먼트형 NMOS 트랜지스터와,
    상기 전류 출력 회로 및 상기 인핸스먼트형 NMOS 트랜지스터와 직렬 접속되어, 전류를 차단할 수 있는 제 1 전류 차단 회로와,
    상기 인핸스먼트형 NMOS 트랜지스터의 드레인과 기준 전압 단자 사이에 형성된 제 2 전류 차단 회로를 갖고,
    상기 복수 개 병렬로 접속된 단위 기준 전압 발생 회로는, 모두 동일 회로 구성을 갖고 있고, 각각의 상기 단위 기준 전압 발생 회로가 상이한 채널 불순물 프로파일을 갖고 있는 것을 특징으로 하는 기준 전압 발생 회로.
  7. 제 6 항에 있어서,
    상기 전류 출력 회로는,
    상기 디프레션형 NMOS 트랜지스터의 소스를 출력 단자로 하고,
    게이트 전극이 기판에 접속되어 있는 것을 특징으로 하는 기준 전압 발생 회로.
  8. 반도체 장치에 탑재되어, 기준 전압을 발생시키는 기준 전압 발생 회로로서,
    상기 기준 전압 발생 회로는 복수 개 병렬로 접속된 단위 기준 전압 발생 회로를 갖고,
    상기 단위 기준 전압 발생 회로는,
    N 형의 도전형을 갖는 게이트 전극과, 게이트와 소스가 접속된, 정전류를 발생시키는 디프레션형 NMOS 트랜지스터를 갖는 정전류 회로와,
    P 형의 도전형을 갖는 게이트 전극과, 상기 정전류 회로와 직렬로 다이오드 접속되어, 상기 디프레션형 NMOS 트랜지스터와 동일한 채널 불순물 프로파일을 갖는 인핸스먼트형 NMOS 트랜지스터와,
    상기 정전류 회로 및 상기 인핸스먼트형 NMOS 트랜지스터와 직렬 접속되어, 전류를 차단할 수 있는 제 1 전류 차단 회로를 갖고,
    상기 복수 개 병렬로 접속된 단위 기준 전압 발생 회로는, 모두 동일 회로 구성을 갖고 있고, 각각의 상기 단위 기준 전압 발생 회로가 상이한 채널 불순물 프로파일을 갖고 있는 것을 특징으로 하는 기준 전압 발생 회로.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017063096A (ja) * 2015-09-24 2017-03-30 ルネサスエレクトロニクス株式会社 半導体装置および認証システム
JP6805049B2 (ja) * 2017-03-31 2020-12-23 エイブリック株式会社 基準電圧発生装置
JP7009033B2 (ja) * 2018-02-06 2022-01-25 エイブリック株式会社 基準電圧発生装置
US10222818B1 (en) * 2018-07-19 2019-03-05 Realtek Semiconductor Corp. Process and temperature tracking reference voltage generator
JP6477964B1 (ja) * 2018-09-13 2019-03-06 ミツミ電機株式会社 二次電池保護回路
JP7175172B2 (ja) 2018-12-12 2022-11-18 エイブリック株式会社 基準電圧発生装置
US20220137658A1 (en) * 2020-10-30 2022-05-05 Ablic Inc. Semiconductor device with reference voltage circuit

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002313091A (ja) * 2001-04-16 2002-10-25 Mitsubishi Electric Corp コントロールゲート電圧発生回路
CN101154116A (zh) * 2006-09-28 2008-04-02 华润矽威科技（上海）有限公司 具有低温度系数的超微功耗参考源电路

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59200320A (ja) * 1983-04-27 1984-11-13 Hitachi Ltd 基準電圧発生回路
US5296801A (en) * 1991-07-29 1994-03-22 Kabushiki Kaisha Toshiba Bias voltage generating circuit
TW247368B (en) * 1993-09-29 1995-05-11 Seiko Epuson Co Current regulating semiconductor integrate circuit device and fabrication method of the same
JP2000056843A (ja) * 1998-08-04 2000-02-25 Toyota Autom Loom Works Ltd 基準電圧生成回路
JP4023991B2 (ja) * 2000-09-14 2007-12-19 株式会社リコー 基準電圧発生回路及び電源装置
JP4117780B2 (ja) * 2002-01-29 2008-07-16 セイコーインスツル株式会社 基準電圧回路および電子機器
JP4397211B2 (ja) * 2003-10-06 2010-01-13 株式会社リコー 基準電圧発生回路及びそれを用いた電源装置
JP4884077B2 (ja) * 2006-05-25 2012-02-22 ルネサスエレクトロニクス株式会社 半導体装置
CN100568180C (zh) * 2006-09-25 2009-12-09 联想(北京)有限公司 一种虚拟机系统及其显卡访问方法
JP2007242059A (ja) * 2007-06-13 2007-09-20 Ricoh Co Ltd 低電圧動作の基準電圧源回路
JP5078502B2 (ja) * 2007-08-16 2012-11-21 セイコーインスツル株式会社 基準電圧回路
JP5558964B2 (ja) * 2009-09-30 2014-07-23 セイコーインスツル株式会社 ボルテージレギュレータ
JP5695392B2 (ja) * 2010-03-23 2015-04-01 セイコーインスツル株式会社 基準電圧回路
JP5959220B2 (ja) * 2012-02-13 2016-08-02 エスアイアイ・セミコンダクタ株式会社 基準電圧発生装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002313091A (ja) * 2001-04-16 2002-10-25 Mitsubishi Electric Corp コントロールゲート電圧発生回路
CN101154116A (zh) * 2006-09-28 2008-04-02 华润矽威科技（上海）有限公司 具有低温度系数的超微功耗参考源电路

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