JP4023991B2 - 基準電圧発生回路及び電源装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は単独で又は他の半導体装置に組み込まれるＭＯＳ型又はＣＭＯＳ型の基準電圧発生回路と、その基準電圧発生回路を利用した装置の一例としての電源装置に関するものである。特にこの電源装置は携帯電話など小型機器の電源装置として利用するのに適するものである。
【０００２】
【従来の技術】
ゲートとソースを接続したデプレッション型ＭＯＳトランジスタを定電流源とする基準電圧発生回路が知られている（特公平４−６５５４６号公報参照）。そこでは、図１１に示されるように、デプレッション型ＭＯＳトランジスタＱ１のゲートとソースを接続してその定電流性を利用する。そして、ゲートとドレインが接続されたエンハンスメント型ＭＯＳトランジスタＱ２をその定電流で動作するように直列に接続して、ＭＯＳトランジスタＱ２に発生する電圧を基準電圧として取り出すものである。ここでは、いずれのＭＯＳトランジスタＱ１，Ｑ２もＮチャネル型である。基準電圧Ｖrefとしては、ＭＯＳトランジスタＱ１のしきい値電圧Ｖt_dとＭＯＳトランジスタＱ２のしきい値電圧Ｖt_eの差分が出力される。
【０００３】
その従来技術の文献では、ＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２との間でしきい値電圧を異ならせる方法として、基板の不純物濃度又はチャネルの不純物濃度を変化させる方法が実施例として挙げられている。その方法は、いずれもイオン注入時の注入量を変えることである。
【０００４】
図１２にＭＯＳトランジスタＱ１，Ｑ２のＶgs対（Ｉds）^1/2波形（ただしドレイン電圧は飽和条件）を示す。ただし、ＭＯＳトランジスタＱ１，Ｑ２のコンダクタンスファクタ（Ｋ）は同一とする。Ｖgsはゲートとソース間の電圧、Ｉdsはドレイン電流である。
ＭＯＳトランジスタＱ１はＶgsが０Ｖで固定されているため、図１２のＱ１の波形からＩconstなる定電流を流す。したがって、Ｉds＝ＩconstとなるＭＯＳトランジスタＱ２のＶgsがＶrefとなる。ゆえに、
Ｖref ＝ Ｖt_e − Ｖt_d
となり、Ｖrefが２つのＭＯＳトランジスタＱ１，Ｑ２のしきい値電圧Ｖt_e，Ｖt_dの差分で表わされることがわかる。
【０００５】
この回路構成のＶrefの利点として次の点を挙げることができる。
（１）２つのＭＯＳトランジスタＱ１，Ｑ２の温度特性がほぼ同一であることにより、Ｖrefの温度依存性が小さい。
（２）バンドギャップリファレンス回路などに比べてＭＯＳトランジスタが最低２つで構成できるため、比較的容易にかつ、小面積で構築できる。バンドギャップリファレンス回路とは、ＰＮ接合のＶｂｅ（ベース・エミッタ間の電圧）とサーマルボルテージＶｔ（＝ｋＴ／ｑ）（ｋはボルツマン定数、Ｔは絶対温度、ｑは単位電荷）の温度特性の極性の違いを利用して温度係数の極めて小さい基準電圧Ｖrefを取りだすようにしたものである。
【０００６】
また、ＭＯＳトランジスタＱ１のゲートの結線方法を変えることにより、低電圧の基準電圧を発生させることができる利点もある（特開平８−３３５１２２号公報参照）。その回路図を図１３に示す。図１１と異なる点は、ＭＯＳトランジスタＱ１のゲートが接地されている点にある。
【０００７】
ここで、ＭＯＳトランジスタＱ１のしきい値電圧をＶt_d、ドレイン電流をＩds_d、ゲートとソース間の電圧をＶgs_dとし、ＭＯＳトランジスタＱ２のしきい値電圧をＶt_e、ドレイン電流をＩds_e、ゲートとソース間の電圧をＶgs_eとし、ＭＯＳトランジスタＱ１，Ｑ２のコンダクタンスファクタがともにＫで同じであるとすると、ＭＯＳトランジスタＱ１のドレイン電流Ｉds_dとＭＯＳトランジスタＱ２のドレイン電流Ｉds_eは、以下のように示される。
Ｉds_d ＝ Ｋ（Ｖgs_d−Ｖt_d）²
Ｉds_e ＝ Ｋ（Ｖgs_e−Ｖt_e）²
となる。
【０００８】
Ｉds_d ＝Ｉds_e、Ｖgs_d ＝ −Ｖgs_eから求める一定なゲートとソース間の電圧Ｖgs_eは次のようになる。
Ｋ（−Ｖgs_e−Ｖt_d）²＝Ｋ（Ｖgs_e−Ｖt_e）²
Ｖgs_e ＝（Ｖt_e−Ｖt_d）／２
すなわち、Ｖrefは
Ｖref ＝（Ｖt_e−Ｖt_d）／２
となり、低い基準電圧を設定するのに適している。
【０００９】
【発明が解決しようとする課題】
しかしながら、これらの回路構成で、より高精度のＶrefを実現するためには以下のような課題がある。
（１）２つのＭＯＳトランジスタＱ１，Ｑ２は別々のイオン注入工程によってしきい値電圧Ｖt_d，Ｖt_eをそれぞれ決定しているため、ばらつきは独立で、その差分はばらつきが大きくなり、結果としてＶrefのばらつきが大きくなる。図１４にＭＯＳトランジスタＱ２のしきい値電圧Ｖt_eが高くなった場合の例を示す。破線が変化前の状態である。
【００１０】
（２）ＭＯＳトランジスタＱ１とＭＯＳトランジスタＱ２では、チャネルに注入される不純物の導電型が異なるため、しきい値電圧やモビリティーの温度特性が厳密には異なり、Ｖrefの温度特性向上に限界がある。図１５に高温時のＭＯＳトランジスタＱ２のしきい値電圧Ｖt_e及びモビリティーが変化した場合の例を示す。破線が変化前の状態であり、Ｑ２のＶt_e及び傾斜が変化している。
【００１１】
（３）特開平８−３３５１２２号公報に記載の基準電圧発生回路では、デプレッション型ＭＯＳトランジスタのしきい値Ｖt_dに制約があるため、製造ばらつきや温度変化に対する製造マージンを大きくとらなければならない。例えば図１３に示した基準電圧発生回路の場合、｜Ｖt_d｜ ＞ Ｖref ＞ Ｖt_eなる制約があるため、デプレッション型ＭＯＳトランジスタのしきい値電圧Ｖt_dを図１１に示す基準電圧発生回路と比べてかなり低く設定する必要がある。
【００１２】
本発明はこのような問題点に鑑み、プロセスばらつきや、温度変化に対して依存性が小さく、比較的低い基準電圧を発生できる基準電圧発生回路を提供することを目的とするものである。
【００１３】
【課題を解決するための手段】
本発明は、基準電圧発生段と、チャネルの不純物プロファイルが同一である２つ以上のエンハンスメント型ＭＯＳトランジスタが電源・ＧＮＤ間に直列に接続され、１つの上記エンハンスメント型ＭＯＳトランジスタのゲートが基準電圧発生段の出力に接続され、それ以外の上記エンハンスメント型ＭＯＳトランジスタのゲートとドレインが接続され、上記エンハンスメント型ＭＯＳトランジスタ間の接続点の電位が基準電圧出力となる出力段とを備えたものである。
【００１４】
出力段に設けられたエンハンスメント型ＭＯＳトランジスタの個数をｎ個とすると、出力段では、ゲートが基準電圧発生段の出力に接続されたエンハンスメント型ＭＯＳトランジスタのゲートに入力される電圧Ｖinに対して１／ｎの基準電圧Ｖrefを出力する。出力段に設けられた２つ以上のエンハンスメント型ＭＯＳトランジスタは、チャネルの不純物プロファイルが同一であることによりプロセスばらつきや温度変化などの外的不安定要因に対して同様の特性変化を示すので、外的不安定要因の影響によるＶinに対するＶrefの変動が小さい。
【００１５】
【発明の実施の形態】
出力段のエンハンスメント型ＭＯＳトランジスタのベータ（β）は等しいことが好ましい。その結果、エンハンスメント型ＭＯＳトランジスタは外的不安定要因に対して同じ特性変化を示すようになり、外的不安定要因の影響によるＶinに対するＶrefの変動をさらに小さくすることができる。
ここで、ベータはチャネル幅Ｗ、チャネル長Ｌ、ゲート酸化膜の誘電率μ、及びゲート容量Ｃoxの関数であり、同時に形成されるＭＯＳトランジスタではサイズ（Ｗ／Ｌ）を等しくすることにより、ベータを等しくすることができる。
【００１６】
出力段のエンハンスメント型ＭＯＳトランジスタがコモンセントロイド（共通重心）形状のペアトランジスタであることが好ましい。その結果、エンハンスメント型ＭＯＳトランジスタは外的不安定要因に対してさらに等しい特性変化を示すようになるので、外的不安定要因の影響によるＶinに対するＶrefの変動をさらに小さくすることができる。
【００１７】
上記エンハンスメント型トランジスタのチャネル長をＬ、チャネル幅をＷ、ゲート膜厚をＴoxとするとき、値Ｔox／（ＬＷ）^1/2が１.５×１０^-3以下であることが好ましい。
一般に、ペアトランジスタのペア性の指標として、しきい値電圧のペア性（ミスマッチ）のσ（標準偏差）が使われる。ここでのσはＴox／（ＬＷ）^1/2に比例し、係数は１が用いられる。上記ペアトランジスタについて、Ｔox／（ＬＷ）^1/2を１.５×１０^-3以下にすることにより、１σ＝１.５ｍＶ程度の高精度なしきい値電圧特性をもつようになる。このことは、製品規格としての３σをとれば±５ｍＶが見込めるため、３σが±１０ｍＶ以上となっている従来品に比べてより高精度なＶrefを得ることができる。
【００１８】
本発明の電源装置は、供給する電源電圧を基準電圧と比較することによって電源電圧を検出する検出回路を備えたものであって、その基準電圧を発生する回路として本発明の基準電圧発生回路を備えたものである。
【００１９】
【実施例】
図１に本発明の基準電圧発生回路の実施例１を示す。Ｑ１はデプレッション型ＭＯＳトランジスタ、Ｑ２はエンハンスメント型ＭＯＳトランジスタ、Ｑ３，Ｑ４はＭＯＳトランジスタＱ２よりも低いしきい値電圧をもつエンハンスメント型ＭＯＳトランジスタを示す。エンハンスメント型ＭＯＳトランジスタＱ３，Ｑ４はチャネルプロファイル及びサイズが同じで、ベータが等しいものである。ここでは、いずれのＭＯＳトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４もＮチャネル型である。
デプレッション型ＭＯＳトランジスタＱ１及びエンハンスメント型ＭＯＳトランジスタＱ２で構成される基準電圧発生段１の回路構成は図１１に示す従来型の基準電圧発生回路と同じであり、この出力をＶinとしてＭＯＳトランジスタＱ３，Ｑ４で構成される出力段３に入力している。
【００２０】
出力段３において、ＭＯＳトランジスタＱ３のドレインは電源Ｖ_DDに接続され、ＭＯＳトランジスタＱ３のソースとエンハンスメント型ＭＯＳトランジスタＱ４のドレインが接続され、エンハンスメント型ＭＯＳトランジスタＱ４のソースがＧＮＤに接続されて、ＭＯＳトランジスタＱ３，Ｑ４が直列に接続され、その接続点が出力端子になっている。ＭＯＳトランジスタＱ３のゲートは基準電圧発生段１の出力に接続されている。エンハンスメント型ＭＯＳトランジスタＱ４のゲートとドレインが接続されている。
【００２１】
図２にＭＯＳトランジスタＱ３，Ｑ４のＶgs対（Ｉds）^1/2波形を示す。ただし、ドレイン電圧は飽和条件であり、ＭＯＳトランジスタＱ３，Ｑ４のコンダクタンスファクタＫは同一とする。Ｖgsはゲートとソース間の電圧、Ｉdsはドレイン電流である。
エンハンスメント型ＭＯＳトランジスタＱ３、Ｑ４はチャネルプロファイル及びサイズが同じトランジスタであり、しきい値電圧、及びＶgs対（Ｉds）^1/2波形の傾きベータが同じなので、ＶrefはＶinの１／２となることがわかる。ここで、Ｖt_Q3はＭＯＳトランジスタＱ３のしきい値電圧にＶrefを加えた値を示し、Ｖt_Q4はＭＯＳトランジスタＱ４のしきい値電圧を示す。
【００２２】
図３に温度が高くなった場合のＭＯＳトランジスタＱ３，Ｑ４のＶgs対（Ｉds）^1/2波形を示す。ただしドレイン電圧は飽和条件である。破線は変化前の状態を示す。
ＭＯＳトランジスタＱ３，Ｑ４ともに、しきい値電圧が低くなり、傾きベータが小さくなるが、ＭＯＳトランジスタＱ３，Ｑ４はチャネルプロファイル及びサイズが同じトランジスタであるため、しきい値電圧及び傾きベータは同じように変化する。これにより、その差分は変化前の状態（破線参照）と変わらず、この場合でもＶrefはＶinの１／２となることがわかる。
【００２３】
図４に、ＭＯＳトランジスタＱ３，Ｑ４のしきい値電圧が高くばらついた場合のＶgs対（Ｉds）^1/2波形を示す。ただしドレイン電圧は飽和条件である。破線は、ばらつきのない状態を示す。
ＭＯＳトランジスタＱ３，Ｑ４は同じサイズのトランジスタであり、互いに近くに配置されているため、しきい値電圧も同様に変化する。この場合のＩconstはしきい値電圧が高くなるに比べ減少するが、この場合でもＶrefはＶinの１／２となることがわかる。
【００２４】
以上のように、この実施例によれば、ＭＯＳトランジスタＱ３，Ｑ４が同じ不純物プロファイルをもち、サイズも同じトランジスタであることにより、温度変化や製造ばらつきに対して変動が小さい基準電圧を供給することができる。
【００２５】
図５に基準電圧発生回路の実施例２を示す。ＭＯＳトランジスタＱ１〜Ｑ４は実施例１と同じであり、Ｑ５はＭＯＳトランジスタＱ３，Ｑ４とチャネルプロファイル及びサイズが同じでベータが等しいエンハンスメント型ＭＯＳトランジスタである。
ＭＯＳトランジスタＱ４のソースがＭＯＳトランジスタＱ５のドレインに接続され、ＭＯＳトランジスタＱ５のソースがＧＮＤに接続されて、ＭＯＳトランジスタＱ３，Ｑ４，Ｑ５が直列に接続され、ＭＯＳトランジスタＱ５のゲートとドレインが接続されている。ＭＯＳトランジスタＱ４とＱ５の接続点が出力端子となっている。この実施例では、出力段３ａはＭＯＳトランジスタＱ３，Ｑ４，Ｑ５によって構成される。
【００２６】
実施例1に比べて、ＭＯＳトランジスタＱ３，Ｑ４と同じサイズのＭＯＳトランジスタＱ５を一段付加することにより、Ｖinの１／３のＶrefを得ることができ、より低い電圧を得ることができる。
実施例２でも実施例１と同様に、ＭＯＳトランジスタＱ３，Ｑ４，Ｑ５のしきい値電圧及び傾きベータは温度変化や製造ばらつきなどの外的不安定要因に対して同様に変化するので、外的不安定要因に対して変動が小さい基準電圧を供給することができる。
【００２７】
図６に基準電圧発生回路の実施例３を示す。ＭＯＳトランジスタＱ３，Ｑ４は実施例１と同じであり、出力段３の構成も実施例１と同じである。
ＭＯＳトランジスタＱ３のゲートに基準電圧発生段としてのバンドギャップリファレンス５の出力端子が接続されている。
実施例３では、Ｖin自体が温度に対して安定な電位であるため、さらに安定的に、低いＶrefを出力することができる。
【００２８】
実施例１〜３に用いられるＭＯＳトランジスタＱ３、Ｑ４、Ｑ５は、チャネルプロファイル及びサイズが同じトランジスタを用いるが、それでも微細な製造ばらつきにより、しきい値電圧や傾きベータが異なることがある。そこで、高いペア性を得るために、これらをコモンセントロイド（共通重心）形状のペアトランジスタとすることが望ましい。
【００２９】
図７に、図１に示された実施例1のＭＯＳトランジスタＱ３とＱ４をコモンセントロイド形状に形成した基準電圧発生回路の実施例４を示す。
ゲートＧ１、ドレインＤ１及びソースＳ１からなる４つのＭＯＳトランジスタによりＱ３が構成され、ゲートＧ２、ドレインＤ２及びソースＳ２からなる４つのＭＯＳトランジスタによりＱ４が構成されている。
このような形状にすることにより、よりばらつきの小さい基準電圧を得ることができる。
【００３０】
図８に本発明の基準電圧発生回路を備えた電源装置の実施例を示す。この電源装置は携帯電話などの携帯機器に使用されるものであり、供給する電源電圧Ｖ_DDを基準電圧Ｖrefと比較することによって電源電圧Ｖ_DDの降下又は上昇を検出する検出回路を備えた電源装置である。
【００３１】
図８に示されている回路は、その電源装置における検出回路部分である。
１５はコンパレータで、その反転入力端子にこの発明の基準電圧発生回路１７が接続され、基準電圧Ｖrefが印加される。電源であるバッテリーからの出力電圧は電源端子Ｖ_DDに印加され、その電圧は分圧抵抗１９ａと１９ｂによって分圧されてコンパレータ１５の非反転入力端子に入力される。
基準電圧発生回路１７は、例えば図１、図５、図６に示されたものであり、その電源Ｖ_DDとしてはこの電源装置におけるバッテリーが使用される。
ここで、コンパレータ１５、基準電圧発生回路１７及び分圧抵抗１９ａ，１９ｂにより検出回路を構成している。
【００３２】
この電源装置において、バッテリーの電圧が高く、分圧抵抗１９ａ，１９ｂにより分圧された電圧が基準電圧Ｖrefよりも高いときはコンパレータ１５の出力がＨを維持し、バッテリーの電圧が降下してきて分圧抵抗１９ａ，１９ｂにより分圧された電圧が基準電圧Ｖref以下になってくるとコンパレータ１５の出力がＬになる。コンパレータ１５の出力を携帯電話等の使用機器に表示することによりバッテリーの電圧が所定値以下になったことを知らせることができる。この用途において、Ｖrefとして、温度変化などに対し高い安定性が要求されるが、本発明のＶrefを用いれば要求を満たすことができる。
【００３３】
このような検出回路を複数設け、互いに基準電圧Ｖrefを異ならせたり、分圧抵抗１９ａ，１９ｂの分圧比を異ならせたりして、それぞれの検出回路が検出する電圧値を異ならせることにより、バッテリーの電圧状態をより詳しく表示できるようになる。
【００３４】
図９は本発明の基準電圧発生回路を備えた定電圧電源の一例を示す回路図である。
電源２１からの電源を負荷２３に安定して供給すべく、定電圧回路２５が設けられている。定電圧回路２５は、電源２１が接続される入力端子（Ｖbat）２７、基準電圧発生回路（Ｖref）２９、オペアンプ（ＯＰＡＭＰ）３１、ＰチャネルＭＯＳトランジスタからなる出力トランジスタ（ＤＲＶ）３３、分圧抵抗Ｒ１，Ｒ２及び出力端子（Ｖout）３５を備えている。
【００３５】
定電圧回路２５のオペアンプ３１では、出力端子が出力トランジスタ３３のゲート電極に接続され、反転入力端子に基準電圧発生回路２９から基準電圧Ｖrefが印加され、非反転入力端子に出力電圧Ｖoutを抵抗Ｒ１とＲ２で分圧した電圧が印加され、出力電圧Ｖoutが抵抗Ｒ１とＲ２により分圧された電圧が基準電圧に等しくなるように制御される。
本発明による基準電圧発生回路２９により、安定した基準電圧Ｖrefを供給することにより、安定した出力電圧を供給することができるようになる。
本発明の基準電圧発生回路が適用される装置や機器は、上に示した電源装置に限らず、安定した基準電圧が必要とされるものであればすべて適用することができる。
【００３６】
図１０基準電圧発生回路の実施例５として、実施例１に挙げた回路をＰｃｈを用いて構成した例を示す。
Ｑ１１はエンハンスメント型ＭＯＳトランジスタ、Ｑ１２はデプレッション型ＭＯＳトランジスタ、Ｑ１３，Ｑ１４はＭＯＳトランジスタＱ１１よりも低いしきい値電圧をもつエンハンスメント型ＭＯＳトランジスタを示す。エンハンスメント型ＭＯＳトランジスタＱ１３，Ｑ１４はチャネルプロファイル及びサイズが同じものである。ここでは、いずれのＭＯＳトランジスタＱ１１，Ｑ１２，Ｑ１３，Ｑ１４もＰチャネル型である。
【００３７】
基準電圧発生段７では、ＭＯＳトランジスタＱ１１のソースが電源Ｖ_DDに接続され、ＭＯＳトランジスタＱ１１のドレインとＭＯＳトランジスタＱ１２のソースが接続され、ＭＯＳトランジスタＱ１２のドレインが接地されて、ＭＯＳトランジスタＱ１１とＭＯＳトランジスタＱ１２が直列に接続され、ＭＯＳトランジスタＱ１１のゲートとドレインが接続され、ＭＯＳトランジスタＱ１２のゲートとソースが接続されている。両ＭＯＳトランジスタＱ１１，Ｑ１２の接続点が次段への出力端子となっている。
基準電圧発生段７はこの出力をＶinとしてＭＯＳトランジスタＱ１３，Ｑ１４で構成される出力段９に入力している。
【００３８】
出力段９において、ＭＯＳトランジスタＱ１３のソースは電源Ｖ_DDに接続され、ＭＯＳトランジスタＱ１３のドレインとＭＯＳトランジスタＱ１４のソースが接続され、ＭＯＳトランジスタＱ１４のドレインがＧＮＤに接続されて、ＭＯＳトランジスタＱ１３，Ｑ１４が直列に接続され、ＭＯＳトランジスタＱ１３のゲートが基準電圧発生段７の出力に接続され、ＭＯＳトランジスタＱ１３のゲートとドレインが接続されている。両ＭＯＳトランジスタＱ１３，Ｑ１４の接続点が出力端子となっている。
【００３９】
実施例６において、ＶinとＶrefの関係は、
Ｖref ＝（Ｖ_DD＋Ｖin）／２
となる。
実施例６においても、ＭＯＳトランジスタＱ１３，Ｑ１４が同じ不純物プロファイルをもち、サイズも等しいトランジスタであることにより、温度変化や製造ばらつきに対して変動が小さい基準電圧を出力段９の出力端子から供給することができる。
【００４０】
【発明の効果】
本発明の定電圧発生回路では、基準電圧発生段と、チャネルの不純物プロファイルが同一である２つ以上のエンハンスメント型ＭＯＳトランジスタが電源・ＧＮＤ間に直列に接続され、１つの上記エンハンスメント型ＭＯＳトランジスタのゲートが基準電圧発生段の出力に接続され、それ以外の上記エンハンスメント型ＭＯＳトランジスタのゲートとドレインが接続され、上記エンハンスメント型ＭＯＳトランジスタ間の接続点の電位が基準電圧出力となる出力段とを備え、基準電圧発生段の出力Ｖinに対して低い基準電圧を出力段から発生するとともに、出力段のエンハンスメント型ＭＯＳトランジスタがプロセスばらつきや温度変化などの外的不安定要因に対して同様の特性変化を示すようにしたので、外的不安定要因の影響によるＶinに対するＶrefの変動を小さくすることができる。
【００４１】
さらに、出力段のエンハンスメント型ＭＯＳトランジスタのベータを等しくすれば、エンハンスメント型ＭＯＳトランジスタは外的不安定要因に対して同じ特性変化を示すようになり、外的不安定要因の影響によるＶinに対するＶrefの変動をさらに小さくすることができる。
【００４２】
さらに、出力段のエンハンスメント型ＭＯＳトランジスタをコモンセントロイド（共通重心）形状のペアトランジスタにより構成するようにすれば、エンハンスメント型ＭＯＳトランジスタは外的不安定要因に対してさらに等しい特性変化を示すようになるので、外的不安定要因の影響によるＶinに対するＶrefの変動をさらに小さくすることができる。
【００４３】
さらに、エンハンスメント型ＭＯＳトランジスタのチャネル長をＬ、チャネル幅をＷ、ゲート膜厚をＴoxとするとき、値Ｔox／（ＬＷ）^1/2が１.５×１０^-3以下であるようにすれば、ペアトランジスタについて、１σ＝１.５ｍＶ程度の高精度なしきい値電圧特性をもつようになり、外的不安定要因の影響によるＶinに対するＶrefの変動をさらに小さくすることができる。
【００４４】
本発明の電源装置においては、本発明の基準電圧発生回路を用いて電源電圧を検出するので、電源装置の供給電圧を安定して検出することができる。
【図面の簡単な説明】
【図１】本発明の基準電圧発生回路の第１の実施例を示す回路図である。
【図２】ＭＯＳトランジスタＱ３，Ｑ４のＶgs対（Ｉds）^1/2波形を示す図である。
【図３】温度が高くなった場合のＭＯＳトランジスタＱ３，Ｑ４のＶgs対（Ｉds）^1/2波形を示す図である。
【図４】ＭＯＳトランジスタＱ３，Ｑ４のしきい値電圧が変化した場合のＶgs対（Ｉds）^1/2波形を示す図である。
【図５】本発明の基準電圧発生回路の第２の実施例を示す回路図である。
【図６】本発明の基準電圧発生回路の第３の実施例を示す回路図である。
【図７】本発明の基準電圧発生回路の第４の実施例のＭＯＳトランジスタＱ３とＱ４を示し、コモンセントロイド形状を示す概略図である。
【図８】本発明の電源装置の一実施例における検出回路部分を示す回路図である。
【図９】本発明の基準電圧発生回路を備えた定電圧電源の一例を示す回路図である。
【図１０】本発明の基準電圧発生回路の第５の実施例を示す回路図である。
【図１１】デプレッション型ＭＯＳトランジスタを定電流とする基準電圧発生回路の従来例を示す回路図である。
【図１２】ドレイン電圧が飽和条件を満たしているＭＯＳトランジスタＱ１，Ｑ２のＶgs対（Ｉds）^1/2波形を示す図である。
【図１３】デプレッション型ＭＯＳトランジスタを定電流とする基準電圧発生回路の他の従来例を示す回路図である。
【図１４】ＭＯＳトランジスタＱ２のしきい値電圧が変化した場合のＶgs対（Ｉds）^1/2波形を示す図である。
【図１５】高温時にＭＯＳトランジスタＱ２のしきい値電圧及びモビリティーが変化した場合のＶgs対（Ｉds）^1/2波形を示す図である。
【符号の説明】
１，７ 基準電圧発生段
５ バンドギャップリファレンス
３，３ａ，９ 出力段
Ｑ１ デプレッション型ＭＯＳトランジスタ
Ｑ２，Ｑ３，Ｑ４，Ｑ５ エンハンスメント型ＭＯＳトランジスタ
Ｑ１２ デプレッション型ＭＯＳトランジスタ
Ｑ１１，Ｑ１３，Ｑ１４ エンハンスメント型ＭＯＳトランジスタ
１５ コンパレータ
１７ 基準電圧発生回路
１９ａ，１９ｂ 分圧抵抗
２１ 電源
２３ 負荷
２５ 定電圧回路
２７ 入力端子
２９ 基準電圧発生回路
３１ オペアンプ
３３ 出力トランジスタ
３５ 出力端子
Ｒ１，Ｒ２ 分圧抵抗

Claims (5)

1. 基準電圧発生段と、
   チャネルの不純物プロファイルが同一である２つ以上のエンハンスメント型ＭＯＳトランジスタが電源・ＧＮＤ間に直列に接続され、１つの前記エンハンスメント型ＭＯＳトランジスタのゲートが前記基準電圧発生段の出力に接続され、それ以外の前記エンハンスメント型ＭＯＳトランジスタのゲートとドレインが接続され、前記エンハンスメント型ＭＯＳトランジスタ間の接続点の電位が基準電圧出力となる出力段と、を備えたことを特徴とする基準電圧発生回路。
2. 前記エンハンスメント型ＭＯＳトランジスタのベータが等しい請求項１記載の基準電圧発生回路。
3. 前記エンハンスメント型ＭＯＳトランジスタがコモンセントロイド（共通重心）形状のペアトランジスタである請求項２記載の基準電圧発生回路。
4. 前記エンハンスメント型ＭＯＳトランジスタのチャネル長をＬ、チャネル幅をＷ、ゲート膜厚をＴoxとするとき、値Ｔox／（ＬＷ）^1/2が１.５×１０^-3以下である請求項３記載の基準電圧発生回路。
5. 供給する電源電圧を基準電圧と比較することによって電源電圧を検出する検出回路を備えた電源装置において、
   前記基準電圧を発生する回路として請求項１から４のいずれかに記載の基準電圧発生回路を備えたことを特徴とする電源装置。

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