JP4716887B2

JP4716887B2 - 定電流回路

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Publication number: JP4716887B2
Application number: JP2006031785A
Authority: JP
Inventors: 宝昭根来
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2006-02-09
Filing date: 2006-02-09
Publication date: 2011-07-06
Anticipated expiration: 2026-02-09
Also published as: US20070188216A1; US7474145B2; JP2007213270A

Description

本発明は、ＭＯＳ（Metal Oxide Semiconductor）構成の定電流回路に係り、特に、回路の動作を安定させるのに好適な技術に関するものである。

ＭＯＳトランジスタを用いて構成されたアナログ回路においては、動作を安定させるために、基準電圧および定電流源が重要である。しかし、定電流源の生成に用いるＭＯＳトランジスタは、製造工程における閾値電圧のばらつきや、温度による閾値電圧の変化が発生する。例えば、閾値電圧が高くなると定電流が大きくなり、閾値電圧が低くなると定電流が小さくなる。

このような、ＭＯＳトランジスタの製造工程における閾値のばらつきに対応した従来の定電流回路として、例えば特許文献１に記載の図３に示す回路がある。

図３は、従来のＭＯＳトランジスタを用いた定電流回路の構成例を示す回路図であり、図３（ａ）における回路は、ディプレッションタイプＭＯＳトランジスタ（Ｄ型ＭＯＳトランジスタ）３１と抵抗３２を用いた構成、図３（ｂ）における回路は、Ｄ型ＭＯＳトランジスタ３１のみを用いた構成となっている。

図３（ｂ）に示す回路では、Ｄ型ＭＯＳトランジスタ３１のゲートとソースとサブストレート（基板）をグランド電位ＶＳＳに接続し、ドレインを高電位ＶＤＤに接続した構成としており、Ｄ型ＭＯＳトランジスタ３１のソース・ドレイン間に定電流が流れる。

このような図３（ｂ）に示すＤ型ＭＯＳトランジスタ３１単体による構成の回路では、熱拡散、ゲート酸化、イオン注入等、Ｄ型ＭＯＳトランジスタ３１の製造工程で生じるＭＯＳトランジスタのしきい値電圧（閾値電圧）の変動によって、定電流の絶対値や温度係数が大きく変わるという問題がある。

図３（ａ）に示す回路では、Ｄ型ＭＯＳトランジスタ３１のゲートとソースとの間に抵抗３２を挿入している。すなわち、Ｄ型ＭＯＳトランジスタ３１のソースとサブストレートと抵抗３２の一端を接続し、Ｄ型ＭＯＳトランジスタ３１のゲートと抵抗３２の他端をＶＳＳで接続し、Ｄ型ＭＯＳトランジスタ３１のドレインをＶＤＤに接続している。

このような構成とすることにより、Ｄ型ＭＯＳトランジスタ３１の閾値電圧が製造工程のばらつきで、例えば高くなるとＤ型ＭＯＳトランジスタ３１に流れる定電流が増加する方向となるが、ゲート・ソース間に挿入された抵抗３２に流れる電流で生じる電圧降下によって、Ｄ型ＭＯＳトランジスタ３１のゲート電位は、ソース電位に対してマイナス（−）方向となり、定電流を流さなくなる方向に変化し、その結果、定電流は安定化する。

また逆に、閾値電圧が低くなるとＤ型ＭＯＳトランジスタ３１に流れる定電流が減少する方向となるが、抵抗３２に流れる電流で生じる電圧降下は小さくなるので、Ｄ型ＭＯＳトランジスタ３１のゲート電位は、ソース電位に対してプラス（＋）方向となり、定電流を流れやすくなる方向に変化し、その結果、定電流は安定化する。

尚、一般的に温度があがる場合、Ｄ型ＭＯＳトランジスタ３１の閾値電圧の変動と連動して定電流が大きくなる場合、抵抗値が大きくなる抵抗３２（例えば、ポリシリコン抵抗、拡散抵抗）を用いることによって、さらに安定した定電流を得ることができる。

また、上記特許文献１においては、図３（ａ）に示した定電流回路を用いた基準電圧回路の構成例が記載されており、また、図３（ｂ）に示した定電流回路を用いた基準電圧回路の構成例が特許文献２および特許文献３に記載されている。

図４は、従来のＭＯＳトランジスタを用いた基準電圧回路の構成例を示す回路図であり、上記特許文献２および特許文献３に記載の上記図３（ｂ）に示した定電流回路を用いた基準電圧回路の構成例を示している。

図４における基準電圧回路では、高電位側の電源にディプレション（Ｄ）型ｎチャネルＭＯＳトランジスタ４５のドレインを接続し、低電位側の電源にエンハンスメント（Ｅ）型ｎチャネルＭＯＳトランジスタ４７のソースおよびバルクを接続している。

そして、Ｄ型ｎチャネルＭＯＳトランジスタ４５のソースおよびバルクをＥ型ｎチャネルＭＯＳトランジスタ４７のドレインに接続点４８で接続し、それぞれのゲート同士を接続点４６で接続するとともに、接続点４８にも接続する。この接続点４８が低電位側の電源を基準電位とする基準電圧出力である。

一般的に、エンハンスメント（Ｅ）型ＭＯＳトランジスタは表面チャンネル型トランジスタであるのでスレショールド電圧の製造ばらつきが小さいが、それに対してディプリーション（Ｄ）型トランジスタは埋め込みチャンネル型トランジスタとなっているので、スレショールド電圧の製造ばらつきが大きく、飽和ドレイン電流の製造ばらつきが非常に大きいという問題がある。

図５は、図４における基準電圧回路を用いた定電流回路の構成例を示す回路図であり、この定電流回路においては、ドレインが高電位側の電源５６に接続されたディプレッションタイプＭＯＳトランジスタすなわちＤ型ＭＯＳトランジスタ５１（（図中「ＤｅｐＴｒ１」と記載）のソースと、ソースが低電位側（グランド）に接続されたエンハンスメントタイプＭＯＳトランジスタすなわちＥ型ＭＯＳトランジスタ５３（（図中「ＥｎｈＴｒ１」と記載）のドレインと各々のゲートを結線して図４に示す基準電圧回路を構成し、基準電圧５７を得、さらに、この基準電圧５７をＥ型ＭＯＳトランジスタ５５（（図中「ＥｎｈＴｒ３」と記載）のゲートに結線し、このＥ型ＭＯＳトランジスタ５５（ＥｎｈＴｒ３）の飽和ドレイン電流を定電流値Ｉｒｅｆとして出力する構成となっている。

このとき、Ｄ型ＭＯＳトランジスタ５１の飽和電流は定電流源となり、Ｅ型ＭＯＳトランジスタ５３はドレイン、ゲートが共通であるため、上部の定電流値となるようにゲート電圧が決まる。そのゲート電圧をＥ型ＭＯＳトランジスタ５５がもらって動作するので、Ｄ型ＭＯＳトランジスタの電流値をカレントミラーする。

このようなＤ型ＭＯＳトランジスタ５１（ＤｅｐＴｒ１）とＥ型ＭＯＳトランジスタ５３（ＥｎｈＴｒ１）およびＥ型ＭＯＳトランジスタ５５（ＥｎｈＴｒ３）を用いて構成された定電流回路においては、Ｄ型ＭＯＳトランジスタ５１（ＤｅｐＴｒ１）のスレショールド電圧の製造ばらつきが大きい場合には、そこに流れる飽和ドレイン電流値のばらつきも大きくなり、Ｅ型ＭＯＳトランジスタ５５（ＥｎｈＴｒ３）の飽和ドレイン電流値（定電流値Ｉｒｅｆ）も大きく影響されてしまう。

また、Ｄ型ＭＯＳトランジスタ５１（ＤｅｐＴｒ１）においては、温度による閾値電圧の変化も発生し、Ｄ型ＭＯＳトランジスタ５１（ＤｅｐＴｒ１）とＥ型ＭＯＳトランジスタ５３（ＥｎｈＴｒ１）のスレショールド電圧の差（閾値差）からなる基準電圧５７も不安定となり、この基準電圧５７を用いた定電流回路全体が不安定となっていた。

このような問題に対処するための従来技術として、例えば、特許文献４に記載の技術がある。この技術では、ＭＯＳトランジスタ５５（ＥｎｈＴｒ３）のソースと基板間に抵抗を挿入し、この抵抗をレーザ光線によってトリミングすることで電流値を調整している。

また、このような抵抗のトリミングにより温度依存性の小さい定電流発生回路を実現する従来技術として、例えば、特許文献５に記載の技術もある。

しかし、このような、トリミングという手段を使う場合には、サイズの異なるトランジスタを用意し、さらにトリミング用のビットを容易するために大きな面積が必要であり、温度変化に対しては補正ができない欠点があった。

尚、定電流回路における従来の安定化技術に関しては、特許文献６〜１０に記載の技術がある。

特許第３５１７３４３号公報特開平９−３２５８２６号公報特公平４−６５５４６号公報特開平２−２６６４０７号公報特開２００４−１９２５１８号公報特許第２５９９３０４号公報特開平４−９７４０５号公報特許第２８００５２３号公報特開２００２−２３６５２１号公報特許第３０５２８１８号公報特開平７−１６０３４７号公報

解決しようとする問題点は、図５に示す従来の定電流回路では、Ｄ型ＭＯＳトランジスタ５１（ＤｅｐＴｒ１）の製造上のばらつきによる閾値電圧の変化と温度による閾値電圧の変化が発生し、不安定な回路となっている点である。

本発明の目的は、これら従来技術の課題を解決し、定電流回路におけるＤ型ＭＯＳトランジスタの製造上のばらつきや温度変化による定電流出力値への影響を低減することである。

上記目的を達成するため、本発明では、それぞれドレインが高電位側に結線された第１，第２のＤ型ＭＯＳトランジスタと、それぞれソースが低電位側に結線された第１，第２，第３のＥ型ＭＯＳトランジスタとを具備し、第１のＤ型ＭＯＳトランジスタのソースと第１のＥ型ＭＯＳトランジスタのドレインおよびそれぞれのゲートを結線し、第２のＤ型ＭＯＳトランジスタのソースと第２のＥ型ＭＯＳトランジスタのドレインを抵抗を介して結線し、第２のＤ型ＭＯＳトランジスタと第２のＥ型ＭＯＳトランジスタのそれぞれのゲートおよび第１のＤ型ＭＯＳトランジスタのソースと第１のＥ型ＭＯＳトランジスタのドレインならびにそれぞれのゲートを結線し、抵抗と第２のＥ型ＭＯＳトランジスタのドレインとの結線上に第３のＥ型ＭＯＳトランジスタのゲートを結線し、第３のＥ型ＭＯＳトランジスタのドレインを定電流出力端とすることを特徴とする。また、第１，第２のＤ型ＭＯＳトランジスタのそれぞれのトランジスタサイズ、および、第１，第２のＥ型ＭＯＳトランジスタトランジスタのそれぞれのトランジスタサイズが同じであることを特徴とする。また、第３のＥ型ＭＯＳトランジスタのソース・ドレイン間電流の温度変化が小さくなる値に当該第３のＥ型ＭＯＳトランジスタのゲート電位がなるよう、第２のＤ型ＭＯＳトランジスタと第２のＥ型ＭＯＳトランジスタおよび抵抗からなる回路の、抵抗と第２のＥ型ＭＯＳトランジスタのドレインとの結線上における出力電圧を合わせたことを特徴とする。

本発明によれば、製造ばらつきにより各トランジスタの閾値が変化し、そこに流れる電流量が変化したとしても、挿入した抵抗により、その変動量を吸収する方向に補正がかかるために一定の電流値をつくることができる。尚、抵抗として、電源電圧依存のないポリシリコン抵抗を使うことで電源電圧に依存しない定電流値をつくることができる。

以下、図を用いて本発明を実施するための最良の形態例を説明する。図１は、本発明に係る定電流回路の構成例を示すブロック図であり、図２は、図１における定電流回路を構成するトランジスタの温度特性例を示す説明図である。

図１に示すように、本例の定電流回路は、それぞれドレインが高電位側の電源６に結線された第１，第２のＤ型ＭＯＳトランジスタ（図中「ＤｅｐＴｒ１」，「ＤｅｐＴｒ２」と記載）１，２と、それぞれソースが低電位側（グランド）に結線された第１，第２，第３のＥ型ＭＯＳトランジスタ（図中「ＥｎｈＴｒ１」，「ＥｎｈＴｒ２」，「ＥｎｈＴｒ３」と記載）３〜５とを具備し、第１のＤ型ＭＯＳトランジスタ１（ＤｅｐＴｒ１）のソースとドレインを結線し（第１の結線）、第１のＤ型ＭＯＳトランジスタ１（ＤｅｐＴｒ１）と第１のＥ型ＭＯＳトランジスタ３（ＥｎｈＴｒ１）のそれぞれのゲートを結線し（第２の結線）、この第２の結線と第１の結線間を結線し（第３の結線）、第２のＤ型ＭＯＳトランジスタ２（ＤｅｐＴｒ２）のソースと第２のＥ型ＭＯＳトランジスタ４（ＥｎｈＴｒ２）のドレインを抵抗Ｒ１を介して結線し（第４の結線）、第２のＤ型ＭＯＳトランジスタ２（ＤｅｐＴｒ２）と第２のＥ型ＭＯＳトランジスタ４（ＥｎｈＴｒ２）のそれぞれのゲートを結線し（第５の結線）、第５の結線と第１の結線間を結線し（第６の結線）、第２のＥ型ＭＯＳトランジスタ４（ＥｎｈＴｒ２）のドレインと抵抗Ｒ１間における第４の結線に、第３のＥ型ＭＯＳトランジスタ５（ＥｎｈＴｒ２３）のゲートを結線する（第７の結線）ことで、第３のＥ型ＭＯＳトランジスタ５（ＥｎｈＴｒ２３）のドレインを定電流出力端としている。

このような構成により、本例の定電流回路では、第１のＤ型ＭＯＳトランジスタ１（ＤｅｐＴｒ１）と第１のＥ型ＭＯＳトランジスタ３（ＥｎｈＴｒ１）により基準電圧回路を形成し、第２のＤ型ＭＯＳトランジスタ２（ＤｅｐＴｒ２）と第２のＥ型ＭＯＳトランジスタ４（ＥｎｈＴｒ２）および抵抗Ｒ１により補正回路を形成している。

第１のＤ型ＭＯＳトランジスタ１（ＤｅｐＴｒ１）と第１のＥ型ＭＯＳトランジスタ３（ＥｎｈＴｒ１）で形成される基準電圧回路で生成された基準電圧７を、次段の補正回路を形成する第２のＤ型ＭＯＳトランジスタ２（ＤｅｐＴｒ２）と第２のＥ型ＭＯＳトランジスタ４（ＥｎｈＴｒ２）のゲート電圧として与えている。

ここで、本例においては、第１のＤ型ＭＯＳトランジスタ１（ＤｅｐＴｒ１）と第２のＤ型ＭＯＳトランジスタ２（ＤｅｐＴｒ２）のトランジスタサイズ（チャネル長、ゲート幅等）、および、第１のＥ型ＭＯＳトランジスタ３（ＥｎｈＴｒ１）と第２のＥ型ＭＯＳトランジスタ４（ＥｎｈＴｒ２）のトランジスタサイズのそれぞれを同じとする。

これにより、第１のＤ型ＭＯＳトランジスタ１（ＤｅｐＴｒ１）と第２のＤ型ＭＯＳトランジスタ２（ＤｅｐＴｒ２）および第１のＥ型ＭＯＳトランジスタ３（ＥｎｈＴｒ１）と第２のＥ型ＭＯＳトランジスタ４（ＥｎｈＴｒ２）の動作は同じ振る舞いをすることとなり、第２のＤ型ＭＯＳトランジスタ２（ＤｅｐＴｒ２）のソースと抵抗Ｒ１との間の電圧８は、常に、第１のＤ型ＭＯＳトランジスタ１（ＤｅｐＴｒ１）と第１のＥ型ＭＯＳトランジスタ３（ＥｎｈＴｒ１）とで発生する基準電圧７と同じとなる。

また、製造上のばらつきによる第１のＤ型ＭＯＳトランジスタ１（ＤｅｐＴｒ１）と第２のＤ型ＭＯＳトランジスタ２（ＤｅｐＴｒ２）のそれぞれの閾値の変化は、必ず同じ方向となり、それぞれの回路に流れる電流は閾値の変動分だけ変化することとなる。この際、抵抗Ｒ１と第２のＥ型ＭＯＳトランジスタ４（ＥｎｈＴｒ２）の間の出力電圧９には、抵抗Ｒ１に流れる電流分に相当する電圧降下が発生する。

また、製造上のばらつきで発生する閾値の変化として、例えば、Ｄ型ＭＯＳトランジスタ（ＤｅｐＴｒ）の閾値が深くなる（電流が多く流れる）場合には、Ｅ型ＭＯＳトランジスタ（ＥｎｈＴｒ）の閾値も低くなる（電流が多く流れる）性質を有しており、これにより、Ｄ型ＭＯＳトランジスタとＥ型ＭＯＳトランジスタの閾値電圧の差分となる基準電圧７，８は大きく変化しない。

本例の回路では、Ｄ型ＭＯＳトランジスタ１，２（ＤｅｐＴｒ１，２）とＥ型ＭＯＳトランジスタ３〜５（ＥｎｈＴｒ１〜３）をＮチャネルで、同じウエル拡散内に作り込む構成とし、製造上のばらつきで発生する閾値を同じ方向に変化させ、さらに、閾値の変動分を、抵抗Ｒ１による出力電圧９の降下分で相殺する。これにより、最終のＥ型ＭＯＳトランジスタ５（ＥｎｈＴｒ３）の電流値は大きくは変化しないようになる。

このようにして本例の定電流回路では、従来技術の問題点「（１）Ｄ型ＭＯＳトランジスタＤｅｐＴｒとＥ型ＭＯＳトランジスタＥｎｈＴｒとで発生させる基準電圧をゲート電圧としてＭＯＳトランジスタを動作させて、その飽和ドレイン電流を定電流源としてつかった場合、製造上のばらつきでＤｅｐＴｒの閾値が変化するためにその飽和ドレイン電流値が大きく変化し、閾値ばらつきの影響を大きくうけていた。」との問題点を解決することができる。

尚、これだけでは、製造ばらつきによる閾値変化による定電流値の変動を、常温において解決しているが、定電流を発生するＥ型ＭＯＳトランジスタの温度特性（温度変化による閾値の変動）を補正できない問題がある。このような問題に対処するための本例の技術を、以下に、図２を用いて説明する。

図１に示すＤ型ＭＯＳトランジスタ１，２（ＤｅｐＴｒ１，２）における閾値の変化には、製造上のばらつきによる閾値の変化以外に、温度変化によるものがあるが、図２に示すように、トランジスタのＶｇ−Ｉｄ特性（ゲート電位−ドレイン電流）においては、温度変化に対してＩｄ（ドレイン電流）の変化しないＶｇ（ゲート電位Ｐ）があり、図１における定電流回路において、抵抗Ｒ１として、温度特性がないものを用いた場合、このゲート電位Ｐになるように、Ｅ型ＭＯＳトランジスタ５（ＥｎｈＴｒ３）の閾値を設定することで、温度変化に対しても変動の少ない定電流源をつくることができる。

また、温度により変化する抵抗Ｒ１の変化量とＥ型ＭＯＳトランジスタ５（ＥｎｈＴｒ３）の閾値変動、および、電流値により発生する電圧降下分を、互いに補正できるように設定してつくることも可能である。

また、Ｅ型ＭＯＳトランジスタ５（ＥｎｈＴｒ３）のソース・ドレイン間電流の温度変化が小さくなる値に、このＥ型ＭＯＳトランジスタ５（ＥｎｈＴｒ３）のゲート電位がなるよう、Ｄ型ＭＯＳトランジスタ２（ＤｅｐＴｒ２）とＥ型ＭＯＳトランジスタ４（ＥｎｈＴｒ２）および抵抗Ｒ１からなる回路の出力電圧９を合わせることで、温度変化に対しても変動の少ない定電流源をつくることができる。

尚、抵抗Ｒ１としての拡散抵抗を高抵抗で使うと、電源電圧６による抵抗値の変動があるので、この影響を最小限にくいとめる必要がある。そのため、本例では、抵抗Ｒ１としてポリシリコン抵抗を使う。このように、抵抗Ｒ１としてポリシリコン抵抗を使うことで電流を絞る回路とした場合には、抵抗Ｒ１の抵抗値を大きくしなくてはならないが、電源電圧依存の少ない定電流回路が得られる。

以上、図１，２を用いて説明したように、本例の定電流回路では、製造ばらつきにより各トランジスタの閾値が変化し、そこに流れる電流量が変化したとしても、挿入した抵抗Ｒ１により、その変動量を吸収する方向に補正がかかるため、一定の電流値をつくることができる。また、電源電圧依存のないポリシリコン抵抗を使うことで、電源電圧に依存しない定電流値をつくることができる。

また、本例の定電流回路は、差動回路などによる帰還をかけて制御していないため、過渡応答特性のよい回路となっている。

本発明に係る定電流回路の構成例を示すブロック図である。図１における定電流回路を構成するトランジスタの温度特性例を示す説明図である。従来のＭＯＳトランジスタを用いた定電流回路の構成例を示す回路図である。従来のＭＯＳトランジスタを用いた基準電圧回路の構成例を示す回路図である。図４における基準電圧回路を用いた定電流回路の構成例を示す回路図である。

符号の説明

１，２：Ｄ型ＭＯＳトランジスタ（ディプレッションタイプＭＯＳトランジスタ、ＤｅｐＴｒ１，２）、３〜５：Ｅ型ＭＯＳトランジスタ（エンハンスメントタイプＭＯＳトランジスタ、ＥｎｈＴｒ１〜３）、６：電源（高電位側）、７，８：基準電圧、９：出力電圧、３１：Ｄ型ＭＯＳトランジスタ、３２：抵抗、４５：ディプレション型ｎチャネルＭＯＳトランジスタ、４７：エンハンスメント型ｎチャネルＭＯＳトランジスタ、４６，４８：接続点、５１：Ｄ型ＭＯＳトランジスタ（ディプレッションタイプＭＯＳトランジスタ、ＤｅｐＴｒ１）、５３：Ｅ型ＭＯＳトランジスタ（エンハンスメントタイプＭＯＳトランジスタ、ＥｎｈＴｒ１）、５５：Ｅ型ＭＯＳトランジスタ（ＥｎｈＴｒ３）、５７：基準電圧、Ｉｒｅｆ：定電流値。

Claims

それぞれドレインが高電位側に結線された第１，第２のディプレッションタイプＭＯＳトランジスタと、それぞれソースが低電位側に結線された第１，第２，第３のエンハンスメントタイプＭＯＳトランジスタとを具備し、
上記第１のディプレッションタイプＭＯＳトランジスタのソースと上記第１のエンハンスメントタイプＭＯＳトランジスタのドレインおよびそれぞれのゲートを結線し、
上記第２のディプレッションタイプＭＯＳトランジスタのソースと上記第２のエンハンスメントタイプＭＯＳトランジスタのドレインを抵抗を介して結線し、
上記第２のディプレッションタイプＭＯＳトランジスタと上記第２のエンハンスメントタイプＭＯＳトランジスタのそれぞれのゲートおよび上記第１のディプレッションタイプＭＯＳトランジスタのソースと上記第１のエンハンスメントタイプＭＯＳトランジスタのドレインならびにそれぞれのゲートを結線し、
上記抵抗と上記第２のエンハンスメントタイプＭＯＳトランジスタのドレインとの結線上に上記第３のエンハンスメントタイプＭＯＳトランジスタのゲートを結線し、
該第３のエンハンスメントタイプＭＯＳトランジスタのドレインを定電流出力端とすることを特徴とする定電流回路。
請求項１に記載の定電流回路であって、
上記第１，第２のディプレッションタイプＭＯＳトランジスタのそれぞれのトランジスタサイズ、および、上記第１，第２のエンハンスメントタイプＭＯＳトランジスタトランジスタのそれぞれのトランジスタサイズが同じであることを特徴とする定電流回路。
請求項１もしくは請求項２のいずれかに記載の定電流回路であって、
上記第３のエンハンスメントタイプＭＯＳトランジスタのソース・ドレイン間電流の温度変化が小さくなる値に該第３のエンハンスメントタイプＭＯＳトランジスタのゲート電位がなるよう、
上記第２のディプレッションタイプＭＯＳトランジスタと上記第２のエンハンスメントタイプＭＯＳトランジスタおよび上記抵抗からなる回路の、上記抵抗と上記第２のエンハンスメントタイプＭＯＳトランジスタのドレインとの結線上における出力電圧を合わせたことを特徴とする定電流回路。
請求項１から請求項３のいずれかに記載の定電流回路であって、
上記抵抗は、ポリシリコン抵抗とすることを特徴とする定電流回路。