JP4965375B2 - 演算増幅回路、その演算増幅回路を使用した定電圧回路及びその定電圧回路を使用した機器 - Google Patents
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- 230000003321 amplification Effects 0.000 claims description 10
- 230000015556 catabolic process Effects 0.000 claims description 10
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 10
- 101710170230 Antimicrobial peptide 1 Proteins 0.000 description 13
- 101710170231 Antimicrobial peptide 2 Proteins 0.000 description 13
- UUDAMDVQRQNNHZ-UHFFFAOYSA-N (S)-AMPA Chemical compound CC=1ONC(=O)C=1CC(N)C(O)=O UUDAMDVQRQNNHZ-UHFFFAOYSA-N 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 230000006378 damage Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Description
本発明は、高速応答と高周波域への帯域の拡大が可能な演算増幅回路、その演算増幅回路を使用した定電圧回路及びその定電圧回路を使用した機器に関する。
従来、演算増幅回路及び演算増幅回路を使用した定電圧回路では、消費電流を低減させるために有利に働くＭＯＳトランジスタを使用してきた。該ＭＯＳトランジスタを高耐圧にするには、一般的にゲート酸化膜破壊を防止するためにゲート酸化膜を厚くし、パンチスルーを防止するためにチャンネル長Ｌの大きいトランジスタを使用する必要があり、このようにしたＭＯＳトランジスタは、電流駆動能力が小さく電流を流すことが不得意であった。これに対して、バイポーラトランジスタは、高耐圧にした場合においても、ベース電流を制御することによって大電流を流すことが可能であり、一般的に、高耐圧で大電流を駆動することができ高周波域でのリップル除去率を確保することができる等の理由から、定電圧回路ではバイポーラトランジスタを使用することが主流であるが、消費電流の低減を図るためにはＭＯＳトランジスタを使用する必要がある。
図３は、ＭＯＳトランジスタで構成した従来の定電圧回路の回路例を示した図である。
図３では、高速で動作させるためにドライバトランジスタＭ１０１の動作制御を行う演算増幅回路１０１を、差動増幅段をなす差動増幅回路ＡＭＰａと、出力段をなす増幅回路ＡＭＰｂとの多段アンプ構成にしていた。このような構成では、出力電圧Ｖｏｕｔの変動に対して、ドライバトランジスタＭ１０１のゲート電圧を増幅回路ＡＭＰｂで制御するため、ドライバトランジスタＭ１０１のゲートには接地電圧ＧＮＤから入力電圧Ｖｄｄの範囲の電圧が入力され、差動増幅回路ＡＭＰａの出力電圧も同様に接地電圧ＧＮＤから入力電圧Ｖｄｄの範囲になる。このため、ＰＭＯＳトランジスタＭ１１２及びＭ１１５は高耐圧トランジスタでなければならなかった。
図３では、高速で動作させるためにドライバトランジスタＭ１０１の動作制御を行う演算増幅回路１０１を、差動増幅段をなす差動増幅回路ＡＭＰａと、出力段をなす増幅回路ＡＭＰｂとの多段アンプ構成にしていた。このような構成では、出力電圧Ｖｏｕｔの変動に対して、ドライバトランジスタＭ１０１のゲート電圧を増幅回路ＡＭＰｂで制御するため、ドライバトランジスタＭ１０１のゲートには接地電圧ＧＮＤから入力電圧Ｖｄｄの範囲の電圧が入力され、差動増幅回路ＡＭＰａの出力電圧も同様に接地電圧ＧＮＤから入力電圧Ｖｄｄの範囲になる。このため、ＰＭＯＳトランジスタＭ１１２及びＭ１１５は高耐圧トランジスタでなければならなかった。
このように、定電圧回路をＭＯＳトランジスタで形成する場合、例えば３６Ｖの高電圧を扱う定電圧回路では一般的に高耐圧ＭＯＳトランジスタが使用される。高耐圧ＭＯＳトランジスタは、ゲート酸化膜が厚くチャンネル長Ｌも大きいトランジスタとなるため電流駆動能力の低いトランジスタになることから、大電流を出力することができ高速応答が可能な定電圧回路に使用するには不利であった。
このようなことから、ＬＤＭＯＳトランジスタを定電圧回路のドライバトランジスタとして使用することでこのような問題の改善を図ってきた（例えば、特許文献１参照。）。しかし、高速応答を実現するためには、ＬＤＭＯＳトランジスタのゲートを駆動するデバイスとして高耐圧トランジスタを使用しなければならなかった。
特許第３６８３１８５号公報
このようなことから、ＬＤＭＯＳトランジスタを定電圧回路のドライバトランジスタとして使用することでこのような問題の改善を図ってきた（例えば、特許文献１参照。）。しかし、高速応答を実現するためには、ＬＤＭＯＳトランジスタのゲートを駆動するデバイスとして高耐圧トランジスタを使用しなければならなかった。
しかし、図３において、ドライバトランジスタＭ１０１のゲートを駆動するトランジスタＭ１１５に高耐圧トランジスタを使用した場合、高速応答を実現するために定電流ｉ１０２を大きくすると、当然ＰＭＯＳトランジスタＭ１１５のサイズを大きくしなければならなかった。また、定常動作時に回路動作を安定させるためには、差動増幅回路ＡＭＰａと増幅回路ＡＭＰｂの動作点を一致させて出力を合わせる必要があり、ＰＭＯＳトランジスタＭ１１１及びＭ１１２をＰＭＯＳトランジスタＭ１１５と同じサイズになるようにしなければならない。このように、ＰＭＯＳトランジスタＭ１１１、Ｍ１１２及びＭ１１５において、チャンネル幅Ｗを大きくするとドレイン接合容量が増大して高速応答性には不利に働くという欠点があった。
また、これらのＰＭＯＳトランジスタＭ１１１、Ｍ１１２及びＭ１１５は、チャンネル長Ｌが比較的大きいために出力抵抗が大きくなり、演算増幅回路１０１の極の位置が低周波側になる傾向があることから、高周波帯域での動作が不利になるという問題があった。定常動作時においては、出力端子ＯＵＴから出力される出力電流ｉｏｕｔに対するドライバトランジスタＭ１０１の電流駆動能力は充分にあることから、ドライバトランジスタＭ１０１のゲート‐ソース間電圧はそれほど大きな電圧になることはない。
このようなことから、高速応答性を重視するために多段アンプ構成にした演算増幅回路を使用した定電圧回路では、高耐圧のＭＯＳトランジスタのみで構成した場合には、演算増幅回路を構成する各増幅段の出力の極が低周波になって軽負荷時に位相補償が困難になるという問題が発生し、高速応答性を向上させるために、演算増幅回路の各増幅段に供給される定電流を増加させるとチャンネル幅Ｗの大きいＭＯＳトランジスタを使用しなくてはならず、ゲート‐ドレイン間のオーバーラップ容量とドレイン接合容量が大きくなり高速動作の実現に不利になるという問題があった。
本発明は、このような問題を解決するためになされたものであり、多段アンプ構成を形成する各増幅段の出力トランジスタに高耐圧トランジスタを使用することなく、高速応答性を向上させることができると共に耐圧性を向上させることができる演算増幅回路、その演算増幅回路を使用した定電圧回路及びその定電圧回路を使用した機器を得ることを目的とする。
この発明に係る演算増幅回路は、複数の増幅段からなる多段構成をなす演算増幅回路において、
２つの入力端に入力された各入力電圧の電圧差を増幅して出力する差動増幅回路からなる第１増幅回路部と、
該第１増幅回路部の出力端に直列に接続された少なくとも１つの増幅回路からなり、第１増幅回路部の出力電圧を増幅して出力する第２増幅回路部と、
前記第１増幅回路部の出力電圧、及び該第２増幅回路部のすべての増幅回路の出力電圧の各振幅がそれぞれ所定値以下になるように該各出力電圧に対して電圧制限を行う電圧制限回路部と、
を備え、
前記電圧制限回路部は、
前記第１増幅回路部の出力電圧における最大値又は最小値の電圧を対応して制限する第１のクランプ回路と、
前記第２増幅回路部のすべての増幅回路の出力電圧におけるそれぞれの最大値又は最小値の電圧を対応して制限する第２のクランプ回路と、
からなるものである。
２つの入力端に入力された各入力電圧の電圧差を増幅して出力する差動増幅回路からなる第１増幅回路部と、
該第１増幅回路部の出力端に直列に接続された少なくとも１つの増幅回路からなり、第１増幅回路部の出力電圧を増幅して出力する第２増幅回路部と、
前記第１増幅回路部の出力電圧、及び該第２増幅回路部のすべての増幅回路の出力電圧の各振幅がそれぞれ所定値以下になるように該各出力電圧に対して電圧制限を行う電圧制限回路部と、
を備え、
前記電圧制限回路部は、
前記第１増幅回路部の出力電圧における最大値又は最小値の電圧を対応して制限する第１のクランプ回路と、
前記第２増幅回路部のすべての増幅回路の出力電圧におけるそれぞれの最大値又は最小値の電圧を対応して制限する第２のクランプ回路と、
からなるものである。
この場合、前記各クランプ回路は、バイポーラダイオードの所定の逆方向耐圧で、対応する前記出力電圧の最大値又は最小値をクランプさせて電圧制限を行うようにした。
また、前記第１増幅回路部を構成する差動増幅回路及び前記第２増幅回路部を構成する増幅回路の各出力トランジスタに微細ＭＯＳトランジスタを使用するようにしてもよい。
また、前記差動増幅回路は、
一対のトランジスタからなる差動対と、
該差動対の負荷をなす負荷回路と、
前記差動対に所定の第１定電流を供給する第１定電流源と、
を備え、
前記出力トランジスタは、前記負荷回路を構成するようにした。
一対のトランジスタからなる差動対と、
該差動対の負荷をなす負荷回路と、
前記差動対に所定の第１定電流を供給する第１定電流源と、
を備え、
前記出力トランジスタは、前記負荷回路を構成するようにした。
また、前記増幅回路は、
前記差動増幅回路の出力信号が入力される前記出力トランジスタと、
該出力トランジスタに所定の第２定電流を供給する第２定電流源と、
を備えるようにした。
前記差動増幅回路の出力信号が入力される前記出力トランジスタと、
該出力トランジスタに所定の第２定電流を供給する第２定電流源と、
を備えるようにした。
また、この発明に係る定電圧回路は、入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する定電圧回路において、
入力された制御信号に応じた電流を前記入力端子から前記出力端子に出力するドライバトランジスタと、
前記出力端子から出力された電圧に比例した比例電圧と所定の基準電圧との差電圧を増幅して該ドライバトランジスタの制御電極に出力し、該ドライバトランジスタの動作制御を行う、複数の増幅段からなる多段構成をなす演算増幅回路からなる制御回路部と、
を備え、
前記演算増幅回路は、
２つの入力端に入力された各入力電圧の電圧差を増幅して出力する差動増幅回路からなる第１増幅回路部と、
該第１増幅回路部の出力端に直列に接続された少なくとも１つの増幅回路からなり、前記第１増幅回路部の出力電圧を増幅して出力する第２増幅回路部と、
前記第１増幅回路部の出力電圧、及び該第２増幅回路部のすべての増幅回路の出力電圧の各振幅がそれぞれ所定値以下になるように該各出力電圧に対して電圧制限を行う電圧制限回路部と、
を備え、
前記電圧制限回路部は、
前記第１増幅回路部の出力電圧における最大値又は最小値の電圧を対応して制限する第１のクランプ回路と、
前記第２増幅回路部のすべての増幅回路の出力電圧におけるそれぞれの最大値又は最小値の電圧を対応して制限する第２のクランプ回路と、
からなるものである。
入力された制御信号に応じた電流を前記入力端子から前記出力端子に出力するドライバトランジスタと、
前記出力端子から出力された電圧に比例した比例電圧と所定の基準電圧との差電圧を増幅して該ドライバトランジスタの制御電極に出力し、該ドライバトランジスタの動作制御を行う、複数の増幅段からなる多段構成をなす演算増幅回路からなる制御回路部と、
を備え、
前記演算増幅回路は、
２つの入力端に入力された各入力電圧の電圧差を増幅して出力する差動増幅回路からなる第１増幅回路部と、
該第１増幅回路部の出力端に直列に接続された少なくとも１つの増幅回路からなり、前記第１増幅回路部の出力電圧を増幅して出力する第２増幅回路部と、
前記第１増幅回路部の出力電圧、及び該第２増幅回路部のすべての増幅回路の出力電圧の各振幅がそれぞれ所定値以下になるように該各出力電圧に対して電圧制限を行う電圧制限回路部と、
を備え、
前記電圧制限回路部は、
前記第１増幅回路部の出力電圧における最大値又は最小値の電圧を対応して制限する第１のクランプ回路と、
前記第２増幅回路部のすべての増幅回路の出力電圧におけるそれぞれの最大値又は最小値の電圧を対応して制限する第２のクランプ回路と、
からなるものである。
この場合、前記各クランプ回路は、バイポーラダイオードの所定の逆方向耐圧で、対応する前記出力電圧の最大値又は最小値をクランプさせて電圧制限を行うようにした。
また、前記第１増幅回路部を構成する差動増幅回路及び前記第２増幅回路部を構成する増幅回路の各出力トランジスタに微細ＭＯＳトランジスタを使用するようにしてもよい。
また、前記差動増幅回路は、
一対のトランジスタからなる差動対と、
該差動対の負荷をなす負荷回路と、
前記差動対に所定の第１定電流を供給する第１定電流源と、
を備え、
前記出力トランジスタは、前記負荷回路を構成するようにした。
一対のトランジスタからなる差動対と、
該差動対の負荷をなす負荷回路と、
前記差動対に所定の第１定電流を供給する第１定電流源と、
を備え、
前記出力トランジスタは、前記負荷回路を構成するようにした。
また、前記増幅回路は、
前記差動増幅回路の出力信号が入力される前記出力トランジスタと、
該出力トランジスタに所定の第２定電流を供給する第２定電流源と、
を備えるようにした。
前記差動増幅回路の出力信号が入力される前記出力トランジスタと、
該出力トランジスタに所定の第２定電流を供給する第２定電流源と、
を備えるようにした。
また、この発明に係る機器は、前記いずれかの定電圧回路を有し、該定電圧回路の出力電圧を電源にして作動する、所定の機能を有したものである。
具体的には、前記いずれかの定電圧回路から電源供給を受ける自動車用電子機器、又は画像形成装置からなるようにした。
本発明の演算増幅回路、その演算増幅回路を使用した定電圧回路及びその定電圧回路を使用した機器によれば、演算増幅回路において、第１増幅回路部の出力電圧、及び第２増幅回路部のすべての増幅回路の出力電圧の各振幅がそれぞれ所定値以下になるように該各出力電圧に対して電圧制限を行う電圧制限回路部を備えるようにした。このことから、多段アンプ構成の各増幅段の出力トランジスタに高耐圧トランジスタを使用することなく、高速応答性を向上させることができると共に耐圧性を向上させることができ、更に演算増幅回路の極の位置を高周波側にすることができる。また、このような演算増幅回路を定電圧回路に使用した場合、出力電圧の変動に対して高速に応答することができると共に大電流出力が可能になり、更に、定電圧回路の出力電圧における高周波域でのリップル除去率の改善を図ることができ高周波域への帯域の拡大を図ることができる。
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における演算増幅回路の回路例を示した図であり、図１では、定電圧回路に使用した場合を例にして示している。
図１において、定電圧回路１は、入力端子ＩＮに入力された入力電圧Ｖｄｄから所定の定電圧を生成し出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する。出力端子ＯＵＴと接地電圧ＧＮＤとの間には負荷１０が接続されている。負荷１０は、例えば、定電圧回路１から電源供給を受ける所定の機能を有する機器であり、具体的には、定電圧回路１から電源供給を受ける自動車用の電子機器、又は定電圧回路１から電源供給を受けるコピー機やプリンタといった画像形成装置等である。また、これらの機器及び装置がそれぞれ定電圧回路１を有するようにしてもよい。
第１の実施の形態．
図１は、本発明の第１の実施の形態における演算増幅回路の回路例を示した図であり、図１では、定電圧回路に使用した場合を例にして示している。
図１において、定電圧回路１は、入力端子ＩＮに入力された入力電圧Ｖｄｄから所定の定電圧を生成し出力電圧Ｖｏｕｔとして出力端子ＯＵＴから出力する。出力端子ＯＵＴと接地電圧ＧＮＤとの間には負荷１０が接続されている。負荷１０は、例えば、定電圧回路１から電源供給を受ける所定の機能を有する機器であり、具体的には、定電圧回路１から電源供給を受ける自動車用の電子機器、又は定電圧回路１から電源供給を受けるコピー機やプリンタといった画像形成装置等である。また、これらの機器及び装置がそれぞれ定電圧回路１を有するようにしてもよい。
定電圧回路１は、所定の基準電圧Ｖｒｅｆを生成して出力する基準電圧発生回路２と、出力電圧Ｖｏｕｔを分圧して分圧電圧Ｖｆｂを生成し出力する出力電圧検出用の抵抗Ｒ１，Ｒ２と、ゲートに入力される信号に応じて出力端子ＯＵＴに出力する電流ｉｏｕｔの制御を行うＰＭＯＳトランジスタからなるドライバトランジスタＭ１と、分圧電圧Ｖｆｂが基準電圧ＶｒｅｆになるようにドライバトランジスタＭ１の動作制御を行う誤差増幅回路をなす演算増幅回路３とを備えている。また、演算増幅回路３は、第１増幅段をなす差動増幅回路ＡＭＰ１と、第２増幅段をなす増幅回路ＡＭＰ２と、バイポーラダイオード（以下、単にダイオードと呼ぶ）Ｄ１からなる第１クランプ回路５と、ダイオードＤ２からなる第２クランプ回路６とで構成されている。
差動増幅回路ＡＭＰ１は、ＰＭＯＳトランジスタＭ１１，Ｍ１２、ＮＭＯＳトランジスタＭ１３，Ｍ１４、及び所定の定電流ｉ１を供給する定電流源１１で構成され、増幅回路ＡＭＰ２は、ＰＭＯＳトランジスタＭ１５、及び所定の定電流ｉ２を供給する定電流源１２で構成されている。
なお、演算増幅回路３は制御回路部を、差動増幅回路ＡＭＰ１は第１増幅回路部を、増幅回路ＡＭＰ２は第２増幅回路部をそれぞれなす。また、第１クランプ回路５及び第２クランプ回路６は電圧制限回路部をなし、ＰＭＯＳトランジスタＭ１１、Ｍ１２及びＭ１５はそれぞれ出力トランジスタをなす。また、定電流源１１は第１定電流源を、第２定電流源１２は第２定電流源をそれぞれなす。
なお、演算増幅回路３は制御回路部を、差動増幅回路ＡＭＰ１は第１増幅回路部を、増幅回路ＡＭＰ２は第２増幅回路部をそれぞれなす。また、第１クランプ回路５及び第２クランプ回路６は電圧制限回路部をなし、ＰＭＯＳトランジスタＭ１１、Ｍ１２及びＭ１５はそれぞれ出力トランジスタをなす。また、定電流源１１は第１定電流源を、第２定電流源１２は第２定電流源をそれぞれなす。
入力端子ＩＮと出力端子ＯＵＴとの間にドライバトランジスタＭ１が接続され、出力端子ＯＵＴと接地電圧ＧＮＤとの間に、抵抗Ｒ１及びＲ２の直列回路が接続され、抵抗Ｒ１とＲ２との接続部から分圧電圧Ｖｆｂが出力される。演算増幅回路３の反転入力端をなすＮＭＯＳトランジスタＭ１３のゲートには基準電圧Ｖｒｅｆが入力され、演算増幅回路３の非反転入力端をなすＮＭＯＳトランジスタＭ１４のゲートには分圧電圧Ｖｆｂが入力されている。ＮＭＯＳトランジスタＭ１３及びＭ１４は差動対をなしており、ＰＭＯＳトランジスタＭ１１及びＭ１２はカレントミラー回路を形成して該差動対の負荷をなしている。
ＰＭＯＳトランジスタＭ１１及びＭ１２において、各ソースは入力電圧Ｖｄｄにそれぞれ接続されており、各ゲートは接続され該接続部はＰＭＯＳトランジスタＭ１１のドレインに接続されている。また、ＰＭＯＳトランジスタＭ１１のドレインはＮＭＯＳトランジスタＭ１３のドレインに、ＰＭＯＳトランジスタＭ１２のドレインはＮＭＯＳトランジスタＭ１４のドレインにそれぞれ接続されている。ＮＭＯＳトランジスタＭ１３及びＭ１４の各ソースは接続され、該接続部と接地電圧ＧＮＤとの間に定電流源１１が接続されている。ＰＭＯＳトランジスタＭ１２とＮＭＯＳトランジスタＭ１４との接続部は差動増幅回路ＡＭＰ１の出力端をなし、該出力端には、ダイオードＤ１のアノードが接続され、ダイオードＤ１のカソードは入力電圧Ｖｄｄに接続されている。
また、ＰＭＯＳトランジスタＭ１５において、ソースは入力電圧Ｖｄｄに、ゲートは差動増幅回路ＡＭＰ１の出力端にそれぞれ接続され、ＰＭＯＳトランジスタＭ１５のドレインと接地電圧ＧＮＤとの間に定電流源１２が接続されている。ＰＭＯＳトランジスタＭ１５と定電流源１２との接続部は、増幅回路ＡＭＰ２の出力端をなすと共に演算増幅回路３の出力端をなし、ドライバトランジスタＭ１のゲートに接続されている。増幅回路ＡＭＰ２の出力端には、ダイオードＤ２のアノードが接続され、ダイオードＤ２のカソードは入力電圧Ｖｄｄに接続されている。
このような構成において、演算増幅回路３は、基準電圧Ｖｒｅｆと分圧電圧Ｖｆｂとの電圧差を増幅してドライバトランジスタＭ１のゲートに出力し、ドライバトランジスタＭ１から出力される出力電流ｉｏｕｔを制御して出力電圧Ｖｏｕｔが所定の電圧になるようにする。
次に、ダイオードＤ１及びＤ２の働きについて説明する。
ダイオードＤ１は、差動増幅回路ＡＭＰ１の出力電圧範囲を逆方向耐圧で制限をかけて電圧クランプをかけ、ダイオードＤ２は増幅回路ＡＭＰ２の出力電圧範囲を逆方向耐圧で制限をかけて電圧クランプをかけている。
次に、ダイオードＤ１及びＤ２の働きについて説明する。
ダイオードＤ１は、差動増幅回路ＡＭＰ１の出力電圧範囲を逆方向耐圧で制限をかけて電圧クランプをかけ、ダイオードＤ２は増幅回路ＡＭＰ２の出力電圧範囲を逆方向耐圧で制限をかけて電圧クランプをかけている。
定常動作時には、差動増幅回路ＡＭＰ１及び増幅回路ＡＭＰ２の各出力電圧は、入力電圧Ｖｄｄに近い電圧になっており、このときの該各出力電圧にダイオードＤ１及びＤ２による各電圧クランプが対応してかかっても特に問題はない。差動増幅回路ＡＭＰ１及び増幅回路ＡＭＰ２の各出力電圧をこのように電圧クランプさせることにより、ＰＭＯＳトランジスタＭ１１、Ｍ１２及びＭ１５に低耐圧トランジスタを使用することができる。また、ドライバトランジスタＭ１のゲート電圧も電圧クランプされることから、ドライバトランジスタＭ１にゲート酸化膜が薄く電流駆動能力の大きいＭＯＳトランジスタを使用することができる。
また、ドライバトランジスタＭ１に、ゲート酸化膜を薄くして出力電流特性を改善したＭＯＳトランジスタを使用した場合、ゲート酸化膜容量が増大しているため入力電圧、出力電流の過渡特性をよくするために定電流ｉ２を大きくする必要がある。この場合、ＰＭＯＳトランジスタＭ１５に電流駆動能力の大きい低電圧微細ＭＯＳトランジスタを使用することによりチップ面積を小さくすることができ、また、高耐圧ＭＯＳトランジスタを採用した場合よりも、チャンネル幅Ｗを大幅に小さくすることができ、ドレイン接合容量が小さくなって過渡応答特性を改善させることができ、チャンネル長Ｌも小さいＭＯＳトランジスタになることから出力抵抗が小さくなり、増幅回路ＡＭＰ２の出力の極を高周波側に移動させることができる。同様に、ＰＭＯＳトランジスタＭ１１及びＭ１２においても、前記低電圧微細ＭＯＳトランジスタを使用することにより前記のような効果を得ることができ、差動増幅回路ＡＭＰ１の出力の極を高周波側に移動させることができる。
なお、図１では、入力電圧Ｖｄｄは正電圧であり、定電圧回路１は正電圧の出力電圧Ｖｏｕｔを生成して出力する場合を示していたが、本発明はこれに限定するものではなく、負の入力電圧−Ｖｄｄから負の定電圧を生成して出力する定電圧回路においても適用することができる。この場合、図１は図２のようになる。なお、図２では、図１と同じもの又は同様のものは同じ符号で示している。
図２における図１との相違点は、図１のＰＭＯＳトランジスタをすべてＮＭＯＳトランジスタに置き換え、図１のＮＭＯＳトランジスタをすべてＰＭＯＳトランジスタに置き換えたことと、入力電圧Ｖｄｄが負の入力電圧−Ｖｄｄになり、基準電圧Ｖｒｅｆ及び分圧電圧Ｖｆｂがそれぞれ負電圧になり、ダイオードＤ１のカソードが差動増幅回路ＡＭＰ１の出力端に、ダイオードＤ２のカソードが増幅回路ＡＭＰ２の出力端にそれぞれ接続され、ダイオードＤ１及びＤ２の各アノードがそれぞれ負の入力電圧−Ｖｄｄに接続されたことにある。図２の定電圧回路１の動作は、図１の各電圧が負電圧になると共に各ＮＭＯＳトランジスタをＰＭＯＳトランジスタに、各ＰＭＯＳトランジスタをＮＭＯＳトランジスタにそれぞれ置き換えた動作になる以外は図１の定電圧回路１の動作と同様であるのでその説明を省略する。
図２における図１との相違点は、図１のＰＭＯＳトランジスタをすべてＮＭＯＳトランジスタに置き換え、図１のＮＭＯＳトランジスタをすべてＰＭＯＳトランジスタに置き換えたことと、入力電圧Ｖｄｄが負の入力電圧−Ｖｄｄになり、基準電圧Ｖｒｅｆ及び分圧電圧Ｖｆｂがそれぞれ負電圧になり、ダイオードＤ１のカソードが差動増幅回路ＡＭＰ１の出力端に、ダイオードＤ２のカソードが増幅回路ＡＭＰ２の出力端にそれぞれ接続され、ダイオードＤ１及びＤ２の各アノードがそれぞれ負の入力電圧−Ｖｄｄに接続されたことにある。図２の定電圧回路１の動作は、図１の各電圧が負電圧になると共に各ＮＭＯＳトランジスタをＰＭＯＳトランジスタに、各ＰＭＯＳトランジスタをＮＭＯＳトランジスタにそれぞれ置き換えた動作になる以外は図１の定電圧回路１の動作と同様であるのでその説明を省略する。
また、前記説明では、クランプ回路にダイオードを使用した場合を例にして示したが、本発明は、これに限定するものではなく、該クランプ回路が、演算増幅回路３における差動増幅回路ＡＭＰ１及び増幅回路ＡＭＰ２の各出力端の電圧範囲が所定値以下になるように制限する回路であればよい。
このように、本第１の実施の形態における演算増幅回路は、各増幅段をなす差動増幅回路ＡＭＰ１及び増幅回路ＡＭＰ２の各出力トランジスタをなす、ＰＭＯＳトランジスタＭ１１、Ｍ１２及びＭ１５にチャンネル長Ｌが小さいＭＯＳトランジスタを使用することができ、チャンネル長Ｌが大きい高耐圧系のＭＯＳトランジスタを使用した場合よりも出力抵抗を小さくすることができるため、演算増幅回路の極の位置が高周波側になるようにすることができ、定電圧回路に使用した場合、定電圧回路の出力電圧における高周波域でのリップル除去率の改善を図ることができる。
なお、前記第１の実施の形態では、演算増幅回路３が２つの増幅回路からなる２段構成をなす場合を例にして説明したが、本発明は、これに限定するものではなく、差動増幅回路に複数の増幅回路を直列にした多段構成の演算増幅回路に対して適用するものである。また、前記説明では、本実施の形態における演算増幅回路を定電圧回路に使用した場合を例にして示したが、これは一例であり、本発明はこれに限定するものではなく、演算増幅回路を使用したすべての回路に適用することができる。
１ 定電圧回路
２ 基準電圧発生回路
３ 誤差増幅回路
５ 第１クランプ回路
６ 第２クランプ回路
１０ 負荷
１１，１２ 定電流源
ＡＭＰ１ 差動増幅回路
ＡＭＰ２ 増幅回路
Ｍ１ ドライバトランジスタ
Ｍ１１，Ｍ１２，Ｍ１５ ＰＭＯＳトランジスタ
Ｍ１３，Ｍ１４ ＮＭＯＳトランジスタ
Ｄ１，Ｄ２ ダイオード
Ｒ１，Ｒ２ 抵抗
２ 基準電圧発生回路
３ 誤差増幅回路
５ 第１クランプ回路
６ 第２クランプ回路
１０ 負荷
１１，１２ 定電流源
ＡＭＰ１ 差動増幅回路
ＡＭＰ２ 増幅回路
Ｍ１ ドライバトランジスタ
Ｍ１１，Ｍ１２，Ｍ１５ ＰＭＯＳトランジスタ
Ｍ１３，Ｍ１４ ＮＭＯＳトランジスタ
Ｄ１，Ｄ２ ダイオード
Ｒ１，Ｒ２ 抵抗
Claims (13)
- 複数の増幅段からなる多段構成をなす演算増幅回路において、
２つの入力端に入力された各入力電圧の電圧差を増幅して出力する差動増幅回路からなる第１増幅回路部と、
該第１増幅回路部の出力端に直列に接続された少なくとも１つの増幅回路からなり、第１増幅回路部の出力電圧を増幅して出力する第２増幅回路部と、
前記第１増幅回路部の出力電圧、及び該第２増幅回路部のすべての増幅回路の出力電圧の各振幅がそれぞれ所定値以下になるように該各出力電圧に対して電圧制限を行う電圧制限回路部と、
を備え、
前記電圧制限回路部は、
前記第１増幅回路部の出力電圧における最大値又は最小値の電圧を対応して制限する第１のクランプ回路と、
前記第２増幅回路部のすべての増幅回路の出力電圧におけるそれぞれの最大値又は最小値の電圧を対応して制限する第２のクランプ回路と、
からなることを特徴とする演算増幅回路。 - 前記各クランプ回路は、バイポーラダイオードの所定の逆方向耐圧で、対応する前記出力電圧の最大値又は最小値をクランプさせて電圧制限を行うことを特徴とする請求項１記載の演算増幅回路。
- 前記第１増幅回路部を構成する差動増幅回路及び前記第２増幅回路部を構成する増幅回路の各出力トランジスタは、微細ＭＯＳトランジスタであることを特徴とする請求項１又は２記載の演算増幅回路。
- 前記差動増幅回路は、
一対のトランジスタからなる差動対と、
該差動対の負荷をなす負荷回路と、
前記差動対に所定の第１定電流を供給する第１定電流源と、
を備え、
前記出力トランジスタは、前記負荷回路を構成することを特徴とする請求項３記載の演算増幅回路。 - 前記増幅回路は、
前記差動増幅回路の出力信号が入力される前記出力トランジスタと、
該出力トランジスタに所定の第２定電流を供給する第２定電流源と、
を備えることを特徴とする請求項３又は４記載の演算増幅回路。 - 入力端子に入力された入力電圧を所定の定電圧に変換して出力端子から出力する定電圧回路において、
入力された制御信号に応じた電流を前記入力端子から前記出力端子に出力するドライバトランジスタと、
前記出力端子から出力された電圧に比例した比例電圧と所定の基準電圧との差電圧を増幅して該ドライバトランジスタの制御電極に出力し、該ドライバトランジスタの動作制御を行う、複数の増幅段からなる多段構成をなす演算増幅回路からなる制御回路部と、
を備え、
前記演算増幅回路は、
２つの入力端に入力された各入力電圧の電圧差を増幅して出力する差動増幅回路からなる第１増幅回路部と、
該第１増幅回路部の出力端に直列に接続された少なくとも１つの増幅回路からなり、前記第１増幅回路部の出力電圧を増幅して出力する第２増幅回路部と、
前記第１増幅回路部の出力電圧、及び該第２増幅回路部のすべての増幅回路の出力電圧の各振幅がそれぞれ所定値以下になるように該各出力電圧に対して電圧制限を行う電圧制限回路部と、
を備え、
前記電圧制限回路部は、
前記第１増幅回路部の出力電圧における最大値又は最小値の電圧を対応して制限する第１のクランプ回路と、
前記第２増幅回路部のすべての増幅回路の出力電圧におけるそれぞれの最大値又は最小値の電圧を対応して制限する第２のクランプ回路と、
からなることを特徴とする定電圧回路。 - 前記各クランプ回路は、バイポーラダイオードの所定の逆方向耐圧で、対応する前記出力電圧の最大値又は最小値をクランプさせて電圧制限を行うことを特徴とする請求項６記載の定電圧回路。
- 前記第１増幅回路部を構成する差動増幅回路及び前記第２増幅回路部を構成する増幅回路の各出力トランジスタは、微細ＭＯＳトランジスタであることを特徴とする請求項６又は７記載の定電圧回路。
- 前記差動増幅回路は、
一対のトランジスタからなる差動対と、
該差動対の負荷をなす負荷回路と、
前記差動対に所定の第１定電流を供給する第１定電流源と、
を備え、
前記出力トランジスタは、前記負荷回路を構成することを特徴とする請求項８記載の定電圧回路。 - 前記増幅回路は、
前記差動増幅回路の出力信号が入力される前記出力トランジスタと、
該出力トランジスタに所定の第２定電流を供給する第２定電流源と、
を備えることを特徴とする請求項８又は９記載の定電圧回路。 - 請求項６から１０のいずれかに記載の定電圧回路を有し、該定電圧回路の出力電圧を電源にして作動する、所定の機能を有した機器。
- 前記定電圧回路から電源供給を受ける自動車用電子機器からなることを特徴とする請求項１１記載の機器。
- 前記定電圧回路から電源供給を受ける画像形成装置からなることを特徴とする請求項１１記載の機器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007199086A JP4965375B2 (ja) | 2007-07-31 | 2007-07-31 | 演算増幅回路、その演算増幅回路を使用した定電圧回路及びその定電圧回路を使用した機器 |
| US12/144,852 US7646242B2 (en) | 2007-07-31 | 2008-06-24 | Operational amplifier circuit, constant voltage circuit using the same, and apparatus using the constant voltage circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007199086A JP4965375B2 (ja) | 2007-07-31 | 2007-07-31 | 演算増幅回路、その演算増幅回路を使用した定電圧回路及びその定電圧回路を使用した機器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009037303A JP2009037303A (ja) | 2009-02-19 |
| JP4965375B2 true JP4965375B2 (ja) | 2012-07-04 |
Family
ID=40337538
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007199086A Active JP4965375B2 (ja) | 2007-07-31 | 2007-07-31 | 演算増幅回路、その演算増幅回路を使用した定電圧回路及びその定電圧回路を使用した機器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7646242B2 (ja) |
| JP (1) | JP4965375B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5390932B2 (ja) * | 2009-05-14 | 2014-01-15 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 電源回路 |
| JP2011203131A (ja) * | 2010-03-25 | 2011-10-13 | Keihin Corp | 酸素濃度センサ入力装置 |
| JP5527056B2 (ja) * | 2010-07-05 | 2014-06-18 | ミツミ電機株式会社 | 差動増幅回路およびシリーズレギュレータ |
| JP5593904B2 (ja) | 2010-07-16 | 2014-09-24 | 株式会社リコー | 電圧クランプ回路およびこれを用いた集積回路 |
| EP2816438B1 (en) | 2013-06-20 | 2017-11-15 | Dialog Semiconductor GmbH | Active clamps for multi-stage amplifiers in over/under-voltage condition |
| JP6263914B2 (ja) | 2013-09-10 | 2018-01-24 | 株式会社リコー | 撮像装置、撮像装置の駆動方法、および、カメラ |
| JP6387743B2 (ja) | 2013-12-16 | 2018-09-12 | 株式会社リコー | 半導体装置および半導体装置の製造方法 |
| JP6281297B2 (ja) | 2014-01-27 | 2018-02-21 | 株式会社リコー | フォトトランジスタ、及び半導体装置 |
| JP6354221B2 (ja) | 2014-03-12 | 2018-07-11 | 株式会社リコー | 撮像装置及び電子機器 |
| JP2016025261A (ja) | 2014-07-23 | 2016-02-08 | 株式会社リコー | 撮像装置、撮像装置の制御方法、画素構造 |
| JP2016092178A (ja) | 2014-11-04 | 2016-05-23 | 株式会社リコー | 固体撮像素子 |
| JP2016092348A (ja) | 2014-11-11 | 2016-05-23 | 株式会社リコー | 半導体デバイス及びその製造方法、撮像装置 |
| JP6344583B1 (ja) * | 2017-07-24 | 2018-06-20 | リコー電子デバイス株式会社 | 定電圧回路 |
| JP7283939B2 (ja) * | 2019-03-28 | 2023-05-30 | ラピスセミコンダクタ株式会社 | 半導体装置及びデータドライバ |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02194412A (ja) * | 1989-01-24 | 1990-08-01 | Seiko Epson Corp | レギュレータ回路 |
| FR2691306B1 (fr) * | 1992-05-18 | 1994-08-12 | Sgs Thomson Microelectronics | Amplificateur avec limitation de courant de sortie. |
| US5708392A (en) * | 1996-02-16 | 1998-01-13 | Maxim Integrated Products, Inc. | Method and apparatus for providing limiting transimpedance amplification |
| JP3673479B2 (ja) * | 2001-03-05 | 2005-07-20 | 株式会社リコー | ボルテージレギュレータ |
| JP3683185B2 (ja) * | 2001-03-12 | 2005-08-17 | 株式会社リコー | 定電圧回路 |
| JP2002343874A (ja) * | 2001-05-17 | 2002-11-29 | Nippon Telegr & Teleph Corp <Ntt> | シリーズレギュレータ回路 |
| JP4458457B2 (ja) * | 2003-07-04 | 2010-04-28 | 株式会社リコー | 半導体装置 |
| JP2005063231A (ja) | 2003-08-15 | 2005-03-10 | Hoya Corp | レギュレータ回路 |
| JP4618767B2 (ja) * | 2003-10-15 | 2011-01-26 | ローム株式会社 | 半導体装置 |
| JP2005202781A (ja) | 2004-01-16 | 2005-07-28 | Artlogic Inc | 電圧レギュレータ |
| US7253687B2 (en) * | 2004-07-23 | 2007-08-07 | Microchip Technology Incorporated | Clamping circuit for operational amplifiers |
| JP4587804B2 (ja) | 2004-12-22 | 2010-11-24 | 株式会社リコー | ボルテージレギュレータ回路 |
| JP4716887B2 (ja) | 2006-02-09 | 2011-07-06 | 株式会社リコー | 定電流回路 |
| US7432762B2 (en) * | 2006-03-30 | 2008-10-07 | Agere Systems Inc. | Circuit having enhanced input signal range |
| KR20070104222A (ko) * | 2006-04-20 | 2007-10-25 | 후지 덴키 디바이스 테크놀로지 가부시키가이샤 | 신호 증폭 회로 |
-
2007
- 2007-07-31 JP JP2007199086A patent/JP4965375B2/ja active Active
-
2008
- 2008-06-24 US US12/144,852 patent/US7646242B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20090033420A1 (en) | 2009-02-05 |
| JP2009037303A (ja) | 2009-02-19 |
| US7646242B2 (en) | 2010-01-12 |
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