JP5369749B2 - 定電圧回路 - Google Patents
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Description
前記ゲート容量の充放電を速やかに行うためには、前段の増幅回路の出力容量も大きくする必要があるが、このようにすると、出力電流が小さい領域では電源回路自体の消費電流が増加して、電源効率が低下するという問題があった。
また、位相補償を広範囲の電流値に対して行うため、位相補償用のコンデンサも大きくする必要があり、更に、発熱する個所が出力トランジスタの1点に集中することから、放熱にも配慮する必要があった。
なお、各出力トランジスタに直列に接続した電流検出用抵抗の電圧降下を測定して、該各出力トランジスタに流れる出力電流がほぼ等しくなるように制御を行う技術があった(例えば、特許文献1及び2参照。)。更に、複数の出力トランジスタを交互に動作させることにより平均出力電流を分散させるようにした技術もあった(例えば、特許文献2参照。)。
制御電極に入力された制御信号に応じた電流を前記入力端子から前記出力端子に出力して、前記出力電圧の制御を行う複数の出力トランジスタと、
所定の基準電圧と前記出力電圧に比例した帰還電圧との電圧差を増幅して出力する差動増幅回路部と、
該差動増増幅回路部の出力電圧を増幅して対応する前記出力トランジスタの制御電極に出力する、前記各出力トランジスタに対応して設けられた各増幅回路部と、
を備え、
前記各増幅回路部は、対応する前記出力トランジスタの制御電極の電圧制御を行うMOSトランジスタを備えたソース接地型の増幅回路をそれぞれなしており、該各MOSトランジスタのしきい値電圧が異なる値になるように該各MOSトランジスタが形成されることによって、前記差動増幅回路部からの入力電圧に応じて、所定の順で対応する前記出力トランジスタをオンして作動させるものである。
前記出力端子から出力する出力電流が、最初にオンさせた前記出力トランジスタの最大許容電流値になると、該最初にオンさせた出力トランジスタからの最大許容電流を維持しながら、2番目の前記出力トランジスタを作動させ、
以下、前記出力電流が、オンさせる順番の1番目からn(nは正の整数)番目の各出力トランジスタにおける各最大許容電流の和を超えると、前記1番目からn番目の各出力トランジスタからの各最大許容電流を維持させながら、(n+1)番目の前記出力トランジスタを作動させて、
前記出力電流の増加に伴って所定の順に前記各出力トランジスタを順次オンさせて作動させるようにした。
第1の実施の形態.
図1は、本発明の第1の実施の形態における定電圧回路の回路例を示した図である。
図1において、定電圧回路1は、直流電源10から入力端子INに入力された入力電圧Vinを所定の定電圧に変換し、出力電圧Voutとして出力端子OUTから出力するシリーズレギュレータをなしている。
定電圧回路1は、第1及び第2の各出力トランジスタM1,M2と、所定の基準電圧Vrefを生成して出力する基準電圧発生回路2と、出力電圧検出用の抵抗R1,R2と、差動増幅回路3と、第1及び第2の各増幅回路4,5と、出力コンデンサCoと、位相補償用の抵抗R3,R4と、位相補償用のコンデンサC3,C4とで構成されている。
なお、基準電圧発生回路2、差動増幅回路3及び抵抗R1,R2は差動増幅回路部をなし、第1及び第2の各増幅回路4,5はそれぞれ増幅回路部をなす。また、図1の定電圧回路1において、出力コンデンサCoを除く各回路を1つのICに集積するようにしてもよく、場合によっては、第1及び第2の各出力トランジスタM1,M2及び出力コンデンサCoを除く各回路を1つのICに集積するようにしてもよい。
同様に、第2の増幅回路5はソース接地型の増幅回路をなしており、第2の増幅回路5において、PMOSトランジスタM16のソースは入力電圧Vinに接続され、PMOSトランジスタM16のゲートは差動増幅回路3の前記出力端に接続されている。PMOSトランジスタM16のドレインと接地電圧GNDとの間に定電流源13が接続され、PMOSトランジスタM16と定電流源13との接続部が第2の増幅回路5の出力端をなし、該出力端は、第2の出力トランジスタM2のゲートに接続されている。
出力電流ioが200mAに達すると、第2の増幅回路5の出力電圧、すなわち第2の出力トランジスタM2のゲート電圧Vg2が飽和して接地電圧GND近くまで低下し、第2の出力トランジスタM2のドレイン電流io2もこれ以上増加しなくなる。
PMOSトランジスタM15とM16のしきい値電圧の違いは、PMOSトランジスタM15とM16におけるゲート幅Wとゲート長Lの比を変えることにより実現させることができ、ゲート幅Wとゲート長Lの比を同じにして、定電流i2とi3の値を変えることによっても、ゲート幅Wとゲート長Lの比、及び定電流i2とi3の値の両方を変えるようにしてもそれぞれ実現させることができる。
前記第1の実施の形態における定電圧回路に、各出力トランジスタから出力される電流を制限する電流制限回路を設けるようにしてもよく、このようにしたものを本発明の第2の実施の形態とする。
図3は、本発明の第2の実施の形態における定電圧回路の回路例を示した図である。なお、図3では、図1と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図1との相違点のみ説明する。
図3における図1との相違点は、図1に第1及び第2の電流制限回路21及び22を追加したことにあり、これに伴って、図1の定電圧回路1を定電圧回路1aにした。
定電圧回路1aは、第1及び第2の各出力トランジスタM1,M2と、基準電圧発生回路2と、出力電圧検出用の抵抗R1,R2と、差動増幅回路3と、第1及び第2の各増幅回路4,5と、出力コンデンサCoと、位相補償用の抵抗R3,R4と、位相補償用のコンデンサC3,C4と、第1及び第2の各電流制限回路21,22で構成されている。
同様に、第2の電流制限回路22は、第2の出力トランジスタM2から出力される電流io2の制限を行う回路であり、PMOSトランジスタM25,M26、NMOSトランジスタM27,M28及び抵抗Rs2で構成されている。
第1の電流制限回路21において、PMOSトランジスタM21のソースは入力電圧Vinに接続され、PMOSトランジスタM21のゲートは第1の増幅回路4の出力端、すなわち第1の出力トランジスタM1のゲートに接続されている。
PMOSトランジスタM21は、第1の出力トランジスタM1からの出力電流io1に比例したドレイン電流io21が流れる。ドレイン電流io21は、NMOSトランジスタM23とM24で構成されたカレントミラー回路で電流の方向が折り返されて抵抗Rs1に供給され、出力電流ioの増加に伴って抵抗Rs1の両端の電圧差が大きくなる。NMOSトランジスタM24と抵抗Rs1との接続部の電圧がPMOSトランジスタM22のしきい値電圧に達すると、PMOSトランジスタM22のインピーダンスが低下して、第1の出力トランジスタM1のゲート電圧Vg1の低下を抑制する。
このようなことから、出力電流ioが200mAに達すると、第2の電流制限回路22によって第2の出力トランジスタM2にも電流制限がかかり、出力電流ioが200mA以上にならないように保護される。
また、前記第1及び第2の各実施の形態では、増幅回路と出力トランジスタがそれぞれ2つ備えた場合を例にして説明したが、これは一例であり、本願発明は、複数の出力トランジスタと該各出力トランジスタに対応して複数の増幅回路を備えた場合に適用するものである。
2 基準電圧発生回路
3 差動増幅回路
4 第1の増幅回路
5 第2の増幅回路
10 直流電源
21 第1の電流制限回路
22 第2の電流制限回路
M1 第1の出力トランジスタ
M2 第2の出力トランジスタ
R1〜R4 抵抗
Co 出力コンデンサ
C3,C4 コンデンサ
Claims (8)
- 入力端子から入力された入力電圧を所定の電圧に変換して出力端子から出力電圧として出力する定電圧回路において、
制御電極に入力された制御信号に応じた電流を前記入力端子から前記出力端子に出力して、前記出力電圧の制御を行う複数の出力トランジスタと、
所定の基準電圧と前記出力電圧に比例した帰還電圧との電圧差を増幅して出力する差動増幅回路部と、
該差動増増幅回路部の出力電圧を増幅して対応する前記出力トランジスタの制御電極に出力する、前記各出力トランジスタに対応して設けられた各増幅回路部と、
を備え、
前記各増幅回路部は、対応する前記出力トランジスタの制御電極の電圧制御を行うMOSトランジスタを備えたソース接地型の増幅回路をそれぞれなしており、該各MOSトランジスタのしきい値電圧が異なる値になるように該各MOSトランジスタが形成されることによって、前記差動増幅回路部からの入力電圧に応じて、所定の順で対応する前記出力トランジスタをオンして作動させることを特徴とする定電圧回路。 - 前記各出力トランジスタは、オンして出力する電流の和が所定の最大値以下になるようにそれぞれ形成されることを特徴とする請求項1記載の定電圧回路。
- (n+1)番目(nは正の整数)に対応する前記出力トランジスタをオンさせる前記増幅回路部の前記MOSトランジスタは、n番目に対応する前記出力トランジスタをオンさせる前記増幅回路部の出力電圧が飽和したときの前記差動増幅回路部の出力電圧と同電圧になるようにしきい値電圧が設定されることを特徴とする請求項1又は2記載の定電圧回路。
- 対応する前記出力トランジスタから出力される出力電流が、対応して設定された最大許容電流値以下になるように、該出力トランジスタからの出力電流を制限する電流制限回路部を前記各出力トランジスタに対応してそれぞれ備えることを特徴とする請求項1又は2記載の定電圧回路。
- (n+1)番目に対応する前記出力トランジスタをオンさせる前記増幅回路部の前記MOSトランジスタは、n番目に作動する前記出力トランジスタが前記最大許容電流値に達したときの前記差動増幅回路部の出力電圧と同電圧になるようにしきい値電圧が設定されることを特徴とする請求項4記載の定電圧回路。
- 前記各増幅回路部の前記MOSトランジスタは、ゲート幅とゲート長の比を変えることによってしきい値電圧がそれぞれ設定されること特徴とする請求項1、2、3、4又は5記載の定電圧回路。
- 前記各増幅回路部の前記MOSトランジスタは、ドレインに供給される電流値を変えることによってしきい値電圧がそれぞれ設定されること特徴とする請求項1、2、3、4又は5記載の定電圧回路。
- 前記各増幅回路部の前記MOSトランジスタは、ゲート幅とゲート長の比、及びドレインに供給される電流値をそれぞれ変えることによってしきい値電圧がそれぞれ設定されること特徴とする請求項1、2、3、4又は5記載の定電圧回路。
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