KR20070104222A - 신호 증폭 회로 - Google Patents

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KR20070104222A
KR20070104222A KR1020070034129A KR20070034129A KR20070104222A KR 20070104222 A KR20070104222 A KR 20070104222A KR 1020070034129 A KR1020070034129 A KR 1020070034129A KR 20070034129 A KR20070034129 A KR 20070034129A KR 20070104222 A KR20070104222 A KR 20070104222A
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KR
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voltage
resistor
terminal
operational amplifier
reference voltage
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KR1020070034129A
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무츠오 니시카와
카츠미치 우에야나기
카츠유키 우에마츠
유코 사사야
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후지 덴키 디바이스 테크놀로지 가부시키가이샤
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Abstract

본 발명은, 각 요소의 제조 불균일이나 온도 의존성의 영향을 받기 어렵게 하여 출력 특성인 포화 전압의 불균일이 작은 신호 증폭 회로를 제공하는 것으로서, 이를 위한 수단으로, 하한 전압 제한 회로(20)는, 연산 증폭기(21)의 비반전 입력단자가 Vref1 단자(50)에 접속되고, 연산 증폭기(21)의 반전 입력단자에는 Vout 단자(02)가 접속되어 있다. 또 연산 증폭기(21)의 출력 단자에는 다이오드(22)의 애노드 단자가 접속되고, 다이오드(22)의 캐소드 단자는 Vout 단자(02)에 접속되어 있다. 상한 전압 제한 회로(30)는, 연산 증폭기(31)의 비반전 입력단자가 Vref2 단자(60)에 접속되고, 연산 증폭기(31)의 반전 입력단자에는 Vout 단자(02)가 접속되어 있다. 또 연산 증폭기(31)의 출력 단자에는 다이오드(32)의 캐소드 단자가 접속되고, 다이오드(32)의 애노드 단자는 Vout 단자(02)에 접속되어 있다.
입력단자, 출력단자, 연산 증폭기, 다이오드

Description

신호 증폭 회로{SIGNAL AMPLIFIER CIRCUIT}
도 1은 본 발명의 신호 증폭 회로의 원리도.
도 2는 본 발명의 실시예 1의 신호 증폭 회로의 주요 부분 회로도.
도 3은 도 2의 회로에서 하한 포화 전압을 설명한 도.
도 4는 도 2의 회로에서 상한 포화 전압을 설명한 도.
도 5는 도 2의 신호 증폭 회로(10a)에서 얻어진 제조 불균일을 포함한 하한 포화 전압의 온도 의존성을 나타내는 도.
도 6은 본 발명의 실시예 2의 신호 증폭 회로의 주요 부분 회로도.
도 7은 본 발명의 실시예 3의 신호 증폭 회로의 주요 부분 회로도.
도 8은 마스크 R0M적인 선택 수단을 설명한 도.
도 9는 레이저 트리밍적 선택 수단 및 전류로 열을 가해 끊는 선택 수단을 설명한 도.
도 10은 종래의 압력 센서의 주요 부분 구성도.
도 11은 압력 센서의 출력 특성 및 다이오드 기능을 나타낸 개념도.
도 12는 압력 센서가 일반적인 신호 처리 회로로서 사용된 신호 증폭 회로도.
도 13은 출력의 하한 포화 전압에 관하여 설명한 도.
도 14는 출력의 상한 포화 전압에 관하여 설명한 도.
도 15는 종래 예의 신호 증폭 회로에 있어서 하한 포화 전압의 온도 의존성 및 제조 불균일 범위를 나타내는 도.
(도면의 주요부분에 대한 부호의 설명)
01 : 입력단자
011 : Vin +
012 : Vin -
02 : 출력단자
10, 10a, 10b : 신호 증폭 회로
20 : 하한 전압 제한 회로/수단
21, 31, 41 : 연산 증폭기
22, 32 : 다이오드
30 : 상한 전압 제한 회로/수단
40 : 부귀환 증폭 회로
40a : 차동 증폭 회로
40b : 출력 단자 (부귀환 증폭 회로 )
40c : 접속점
41a : 연산 증폭기(41)의 출력단의 트랜지스터 (MOSFET)
41b : 접속점
42, 43, 44, 45, 46 : 저항
50 : 제 1 기준 전압원
51 : 하한의 멀티플렉서
60 : 제 2 기준 전압원
61 : 상한의 멀티플렉서
70 : 제 3 기준 전압원
521, 522, 523, 524, 525 : 분압 저항
621, 622, 623, 624, 625 : 분압 저항
본 발명은 자동차용, 자동 이륜차용 및 산업용으로서 사용된 전기·전자 기기용의 신호 증폭 회로에 관한 것으로서, 특히 자동차용 및 자동 이륜차용으로서 사용되고 있는 반도체 물리량 센서의 신호 증폭 회로에 관한 것이다.
(배경 기술)
근래, 자동차나 자동 이륜차의 분야에서는, 지금까지 기계적인 부품에 의해 제어가 행해지고 있던 개소가, 전기·전자 부품에 의한 제어로 치환이 가속도적으로 진행되고 있다. 또, 종래부터 사용되고 있는 전자 부품에 대해서도, 보다 고도의 제어를 목적으로 하여 제품의 고정밀화·다기능화가 진행되고 있다.
예를 들면, 인테이크 매니폴드안의 압력이나, 브레이크용의 유압을 계측하기 위해 사용된 압력 센서로는, 압력을 계측하고 출력한 기능에 추가하여 자기의 고장을 검출하는 기능 (즉, 자기 진단기능(self-diagnostic function):이하 다이어그너스틱 기능이라고 칭함) 이 요구되도록 되어 왔다.
도 10은, 종래의 압력 센서의 주요 부분 구성도이다. 압력 센서는 압력 검출부와, 신호 증폭 회로(10c)로 구성되고, 압력 검출부에서 압력을 피에조 효과로 전기 신호로 변환하고, 그 전기 신호를 신호 증폭 회로(10c)로 처리하고, 처리된 신호가 신호 증폭 회로(10c)의 출력 단자(02)(압력 센서의 출력 단자이기도 한다)로부터 ECU(Engine Control Unit)로 출력된다.
상기 다이어그너스틱 기능은, 압력 센서와 ECU와의 사이를 접속한 배선의 단선(와이어 본딩, 리드 프레임 및 하니스 등의 단선)을 센서 자신이 검출하고, 이것을 ECU 측에 전한고 하는 것이고, 이 기능에 의해, 만에 하나 고장이 발생한 경우에 있어서도 그것을 검출함으로서 문제에 이르는 것을 막을 수 있다는 페일 세이프 기능을 실현하고 있다.
도 11은, 압력 센서의 출력 특성 및 다이어그너스틱 기능을 나타냈던 개념도 (그래프)이다. X축은 센서가 측정한 압력(kPa)을 나타내고 있고, Y축은 압력 센서로부터 출력된 출력 전압(V)을 나타내고 있다. 또한, 이하의 설명은 개략적인 설명이며, 자세한 설명은 후술한다. 지금까지, 다이어그너스틱 기능을 갖지 않는 압력 센서에서는, 측정하는 압력에 따라, 어느 결정된 전압을 출력할 뿐이며, 구체적으로는 도 11중의 Vb∼Vc의 범위(정상 출력 범위)를 출력하는 기능이 갖추어지고 있 을 뿐이다.
한편, 다이어그너스틱 기능을 갖는 압력 센서로는, 전술한 정상 출력 범위에 추가하여, 와이어 등이 단선된 때에는, 압력 센서의 출력이 Va이하의 전압 혹은 Vd 이상의 전압(다이어그너스틱 범위)을 출력한 형태를 묻고 있고, 이 다이어그너스틱 범위의 전압을 ECU가 받는 것으로, 압력 센서가 이상 상태가 된 것을 검지하고 있다.
여기에서, 압력 센서에 다이어그너스틱 기능을 실현시키기 위해서는, 이하의 2가지의 기술적 수단이 필요해진다.
(1) 와이어나 하니스 등이 단선된 때에, 다이어그너스틱 범위의 전압을 출력하는 수단.
(2) 압력 센서가 정상적인 상태의 경우, 다이어그너스틱 범위의 전압을 출력시키지 않는 수단.
먼저, (1)에 관해서는, 특허 문헌 1에 개시되어 있기 때문에 여기에서는 생략한다.
다음에, (2)에 관하여서는, 종래의 방식으로서는, 신호 처리 회로 (출력용의 연산 증폭기:연산 증폭기(41))의 포화 전압을 이용한다고 형태가 가장 일반적인 방법이다.
도 12는, 압력 센서가 일반적인 신호 처리 회로로서 사용된 신호 증폭 회로의 회로도이다. 이 신호 증폭 회로(10c)는 부귀환 증폭 회로(40)이며, 차동 증폭 회로(40a)와 저항(46a)으로 구성되고, 차동 증폭 회로(40a)는, 연산 증폭기(41)와, 4개의 저항(42, 43, 44, 45)에 의해 구성되고 있다. 신호증폭회로(10c)는, 정 입력 의 Vin+ 단자(011), 부 입력의 Vin―단자(012), 출력 단자로 된다 Vout 단자(02), 또한 오프셋 전압으로 되는 제3 기준 전압원(70)을 갖고 있다.
Vin+ 단자(011)과 제 3기준 전압원(70)과의 사이에는 저항(44, 45)이 직렬 접속되어 있고, 저항(44, 45)의 접속점은 연산 증폭기(41)의 비반전 입력단자(+ 단자)에 접속되어 있다.
또한, Vin- 단자(012)와 연산 증폭기(41)의 출력 단자(41b)와의 사이에는 저항 (42, 43, 46a)이 직렬 접속되어 있다. 저항(42, 43)의 접속점은 연산 증폭기(41)의 반전 입력단자(- 단자)에 접속되어 있고, 저항(43, 46a)의 접속점은 Vout 단자(02)에 접속되어 있다.
신호 증폭 회로(10c)의 출력 전압 Vout , 대략 이하의 식으로 구해지는 것이가능한다. Vout을 Vout단자(02)의 전압, Vin+를 Vin+ 단자(011)의 전압, Vin-를 Vin- 단자(012)의 전압, R43을 저항(43)의 저항값, R42를 저항(42)의 저항값, Vref3을 제 3기준 전압원(70)의 전압이라고 하면,
Vout=(Vin+ - Vin-)×(R43÷R42)+Vref3 로 된다.
이 신호 증폭 회로(10c)에 있어서, 출력의 상한 포화 전압 및 하한 포화 전압은, 연산 증폭기(41)의 상하한 포화 전압 및 저항(46a)에서 발생한 전압 강하로 결정된다. 또한 구체적으로 말하면, 전술한 2가지 항목은 이하의 요소에 의존하고 있다.
<연산 증폭기(41)의 상하한 포화 전압 >
(1) 연산 증폭기(41)의 출력단에 사용하고 있는 트랜지스터의 포화 전압 (saturation voltage)
(2) 연산 증폭기(41)의 출력단에 사용하고 있는 트랜지스터의 임피던스 성분.
<저항(46a)에서 발생한 전압 강하>
(3) 저항(46a)의 저항값
(4) 저항(46a)에 흐르는 전류 (≒Vout 단자(02)로부터 유입출하는 부하 전류)
도 13, 도 14는 출력의 하한 포화 전압, 상한 포화 전압에 관하여 설명하는 도이다.
도 13에 있어서, 출력의 하한 포화 전압은, 도 12의 연산 증폭기(41)의 출력단의 트랜지스터 Tr2(MOSFET)의 소스 전위인 그라운드(GND), 즉 0V로, 연산 증폭기(41)의 싱크 전류(I03)에서 생기는 Tr2(MOSFET)의 온 전압에 이 Tr2의 임피던스에 의한 전압을 맞춘 Tr2의 전압(V6)과, 저항(46a)에서 발생한 전압 강하(V7)를 가산한 전압으로 되어 0.2V 정도로 된다.
한편, 도 14에 있어서, 출력의 상한 포화 전압은 연산 증폭기(41)의 출력단의 트랜지스터 Tr1(MOSFET)의 드레인 전압인 전원 전압(VDD), 즉 5V 정도로부터, 연산 증폭기(41)의 소스 전류(I13)에서 발생하는 Trl(MOSFET)의 온 전압에 그 Tr1의 임피던스에 의한 전압을 맞춘 전압 V5와, 저항(46a)에서 발생하는 전압 강하(V8)를 뺀 전압으로 되어 4.8V 정도이다.
상기와 같이, 종래의 신호 증폭 회로(10c)는 출력의 포화 전압을 결정하는 요소가 연산 증폭기(41)를 구성한 트랜지스터(Trl, Tr2)의 특성이나 저항(46a)의 저항값에 의존하고 있다. 예를 들면, 저항(46a)의 저항값 및 Trl, Tr2의 전압 V5, V6 가 작아지면 하한 포화 전압은 저하되고, 상한 포화 전압은 상승한다. 역으로 이러한 값이 커지면, 하한 포화 전압은 상승하여 상한 포화 전압은 저하된다.
이처럼, 하한 포화 전압 및 상한 포화 전압은, 연산 증폭기(41)를 구성한 트랜지스터(Tr1, Tr2)의 특성이나 저항(46a)의 값에 의존하고 있기 때문에, 그것들을 제조한 때의 「제조 불균일」 및 이들「온도 의존성」에 의하여 하한 포화 전압 및 상한 포화 전압에 변동이 발생하기 쉽고, 이러한 포화 전압을 적지않은 불균일으로 억제하는 것은 곤란해지다. 또한, 도 13, 도 14에 있어서, 저항(46a)을 흐르는 전류는 점선으로 나타낸 부하측에서 흘러 들어가는 전류(I7) 및 부하 측으로 흘러 나오는 전류(I8)도 있지만, 상기의 설명으로는 생략했다. 또 도 13, 도 14의 Trl은 p 채널 MOSFET 라도 좋다.
상기의 제조 불균일 및 온도 의존성이 압력 센서의 출력 특성에 어떤 영향을 주는지에 관하여 도 11을 한번 더 이용하여 설명한다. 도 11에 있어서, 목표로 하는 압력 센서의 출력은 실선(b)으로 나타냈다. 즉, 포화 전압 영역 (전압이 일정하게 되어 있는 영역에서 그 때의 일정 전압이 포화 전압이다)이 위치한 부분은, 정상 출력 범위의 외측에서, 또한, 다이어그너스틱 범위의 내측에 위치한 영역이고, 하한 포화 전압이 Va∼Vb의 범위(Δ1), 상한 포화 전압이 Vc∼Vd의 범위(Δ2)에 위치하는 것이다.
정상 출력 범위는 압력에 따라 리니어한 전압을 출력하고 있으며, 압력 센서가 정상 동작하고 있는 때에 (배선의 단선 등이 없는 상태의 경우 ), 고장이 아니지만 어떠한 요인으로 정상 범위를 초과할 것 같은 과대한 압력 (혹은 과소한 압력)이 더해진 경우에는, 압력 센서는 동작을 속행하는 것이 바람직하다. 그 때문에, 신호 증폭 회로(10c)의 출력은, 다이어그너스틱 범위에 이르지 않는 전압의 구간, 즉 Va∼Vb의 범위, Vc∼Vd의 범위에서 포화하는 것이 바람직한다.
그렇지만, 전술한「제조 불균일」이나 「온도 의존성」의 영향에 의해, 신호 증폭 회로(10c)의 출력 전압 범위가 폭넓게 되고 버린(포화하기 어려워졌다) 경우는, 점선(a)로 나타내는 것 같은 출력 전압으로 된다. 점선(a)의 출력 특성으로는, 포화 전압이 다이어그너스틱 범위에 위치하고 있기 때문에, 압력 센서가 정상 동작하고 있는 때라도, 포화 전압이 다이어그너스틱 범위에 들어가는 경우가 발생하고, 그 경우는 ECU가 「센서의 고장」이라고 오진단 되어 버리는 불합리함이 생긴다.
역으로 신호 증폭 회로(10c)의 출력 전압 범위가 좁아져 버린(포화하기 쉬워졌다) 경우는, 점선(c)으로 나타내는 것 같은 형태가 되고, 압력에 대하여 리니어한 전압을 출력해야 할 영역 (Vb나 Vc에 가까운 영역)으로 포화해 버리고, 압력 센서 본래의 기능을 이룰 수 없게 된다는 과제를 야기하게 된다.
이상과 같은 문제를 회피하기 위한 수단으로서, 제조 불균일이나 온도 의존성에 의한 포화 전압의 불균일 범위를 고려하고, 다이어그너스틱 범위과 정상 출력 범위를 설정하면 좋다. 즉, 출력 특성의 포화 전압의 불균일을 흡수할 수 있도록, Va∼VbVc∼Vd의 구간을 폭넓게 확보해 두면 좋다.
그렇지만, 종래의 신호 증폭 회로(10c)의 포화 전압의 불균일 범위는 크다. 일례로서, 종래 예의 신호 증폭 회로(10c)에 있어서의 하한 포화 전압의 온도 의존성 및 제조 불균일 범위를 도 15의 그래프로 나타낸다. X축은 온도(℃), Y축은 하한 포화 전압(V), MAX는 제조 불균일에 의해 가장 하한 포화 전압이 커지게 된 것의 값을 나타내고, TYP는 하한 포화 전압이 설계대로의 값이 된 것의 값을 나타내고, MIN은 제조 불균일에 의하여 가장 하한 포화 전압이 작아진 것의 값을 나타내고 있다.
도 15에 의하면, 신호 증폭 회로(10c)의 하한 포화 전압은, 온도에 의해 70mV정도, 제조 불균일에 의해 70mV 정도, 합계로 140mV 정도의 불균일을 일으키는 것을 알 수 있었다. 또한, 본 예에서는 전원 전압 =5V로서 측정을 실시하고 있다. 즉 전원 5V에 대하여 140mV=전 범위의 2.8%의 불균일 범위를 갖고 있는 것으로 되며, 결코 작지는 않은 것을 알 수 있다. 또한 상한 포화 전압이라도 마찬가지로 불균일 범위가 발생하는 것은 말할 필요도 없다.
[특허 문헌 1] 일본 특개 2003―304633 공보
이 커다란 불균일 범위를 작게 하기 위해서는, 연산 증폭기(41)의 트랜지스터 Tr1, Tr2의 특성(온 전압이나 임피던스 등)이나 저항(46a)의 저항값의 제조 불균일을 작게 할 필요가 있다. 이 제조 불균일은 압력 센서의 특성 선별이나 제조 방법의 노력으로 작게 할 수 있지만, 제조 비용이 증대한다. 한편, 온도 의존성에 관해서는, 재료 고유의 온도 의존성에 관계되기 때문에 작게 하는 것은 곤란하다.
본 발명의 목적은, 상기의 과제를 해결하여, 각 요소(트랜지스터나 저항 등)의 제조 불균일이나 온도 의존성의 영향을 받기 어렵게 하여, 출력 특성인 포화 전압의 불균일이 작은 신호 증폭 회로를 제공한 것에 있다.
(과제를 해결하기 위한 수단)
상기의 목적을 달성하기 위해, 특허청구의 범위의 청구항 1에 기재된 발명에 의하면, 출력단자를 갖는 부귀환 증폭 회로와, 상기 부귀환 회로의 출력 전압을 제한하는 제 1 및 제 2 전압 제한 수단과, 상기 제 1 전압 제한 수단에 제 1기준 전압을 인가하는 제 1 기준 전압원과, 상기 제 2 전압 제한 수단에 제 2 기준 전압을 인가하는 제 2 기준 전압원을 구비하고,
상기 제 1 전압 제한 수단은, 상기 부귀환 증폭 회로의 출력 전압이 상기 제 1 기준 전압을 밑돌 때, 상기 부귀환 증폭 회로의 출력 단자에 소스 전류를 토출하고, 상기 부귀환 증폭 회로의 하한 포화 전압을 상기 제 1 기준 전압으로 고정하며,
상기 제 2 전압 제한 수단은, 상기 부귀환 증폭 회로의 출력 전압이 제 2 기준 전압을 상회할 때에, 상기 부귀환 증폭 회로의 출력 단자로부터 싱크 전류를 인입하고, 상기 부귀환 증폭 회로의 출력 전압의 상한 포화 전압을 상기 제 2 기준 전압으로 고정하는 구성으로 한다.
또, 특허청구 범위의 청구항 2 기재된 발명에 의하면, 청구항 1 기재의 발명에 있어서, 상기 제 1 전압 제한 수단은, 제 1 연산 증폭기와, 제 1 다이오드를 갖 고 있으며,
상기 제 1 연산 증폭기의 반전 입력단자는, 상기 부귀환 증폭 회로의 출력 단자가 접속되어 있고,
상기 제 1 연산 증폭기의 비반전 입력단자는, 상기 제 1 기준 전압원이 접속되어 있고,
상기 제 1 연산 증폭기의 출력 단자는, 상기 제 1 다이오드의 에노드 단자가 접속되고,
상기 제 1 다이오드의 캐소드 단자는, 상기 부귀환 증폭 회로의 출력 단자에 접속되어 있고,
상기 제 2 전압 제한 수단은, 제 2 연산 증폭기와, 제 2 다이오드를 갖고 있으며,
상기 제 2 연산 증폭기의 반전 입력단자는, 상기 부귀환 증폭 회로의 출력 단자가 접속되고,
상기 제 2 연산 증폭기의 비반전 입력단자는, 상기 제 2 기준 전압원이 접속되어 있고,
상기 제 2 연산 증폭기의 출력 단자는, 상기 제 2 다이오드의 캐소드 단자가 접속되고, 상기 제 2 다이오드의 애노드 단자는, 상기 부귀환 증폭 회로의 출력 단자에 접속되어 있는 것으로 한다.
특허청구 범위의 청구항 3의 기재의 발명에 의하면, 청구항 제 1항 기재에 있어서, 상기 제 1 전압 제한 수단은, 제 1 연산 증폭기와, NMOS 트랜지스터를 갖 고 있으며,
상기 제 1 연산 증폭기의 반전 입력단자는, 상기 부귀환 증폭 회로의 출력 단자가 접속되어 있고,
상기 제 1 연산 증폭기의 비반전 입력단자는, 상기 제 1 기준 전압원이 접속되어 있고,
상기 제 1 연산 증폭기의 출력 단자는, 상기 NMOS 트랜지스터의 게이트 단자가 접속되어 있고,
상기 NMOS 트랜지스터의 소스 단자는, 상기 부귀환 증폭 회로의 출력 단자에 접속되어 있고,
상기 NMOS 트랜지스터의 SUB 단자(백 게이트 단자)는, GND 단자에 접속되어 있고,
상기 NMOS 트랜지스터의 드레인 단자는, 전원 단자에 접속되어 있고,
상기 제 2 전압 제한 수단은, 제 2 연산 증폭기와, PMOS 트랜지스터를 갖고 있고,
상기 제 2 연산 증폭기의 반전 입력단자는, 상기 부귀환 증폭 회로의 출력 단자가 접속되어 있고,
상기 제 2 연산 증폭기의 비반전 입력단자는, 상기 제 2 기준 전압이 접속되어 있고,
상기 제 2 연산 증폭기의 출력 단자는, 상기 PMOS 트랜지스터의 게이트 단자가 접속되어 있고,
상기 PMOS 트랜지스터의 소스 단자는, 상기 부귀환 증폭 회로의 출력 단자에 접속되어 있고,
상기 PMOS 트랜지스터의 드레인 단자는, GND 단자에 접속되어 있고, 상기 PMOS 트랜지스터의 SUB 단자(백 게이트 단자)는 전원 단자에 접속되어 있는 것으로 한다.
또한, 특허청구 범의의 청구항 4항 기재의 발명에 의하면, 청구항 제 2항 기재의 발명에 있어서, 상기 부귀환 증폭 회로는, 상기 제 3 연산 증폭기와, 제 1 내지 제 5의 5개의 저항과, 정 입력단자와, 부 입력단자 및 제 3 기준 전압원을 갖고 있고,
상기 제 1 저항은, 한 단은 상기 부 입력단자에 접속되어 있고, 다른 단은 상기 제 2 저항의 한단에 접속되어 있고,
상기 제 3 저항은, 한 단은 상기 정 입력단자에 접속되어 있고, 다른 단은 상기 제 4 저항의 한 단에 접속되어 있고,
상기 제 1 저항과 상기 제 2 저항의 접속점은 상기 제 3 연산 증폭기의 반전 입력단자에 접속되어 있고,
상기 제 3 저항과 상기 제 4 저항의 접속점은 상기 제 3 연산 증폭기의 비반전 입력단자에 접속되어 있고,
상기 제 5 저항은, 한 단이 상기 제 3 연산 증폭기의 출력이 접속되어 있고, 다른 단은 상기 제 2 저항의 다른 단에 접속되어 있고,
상기 제 2 저항과 상기 제 5 저항의 접속점은 부귀환 증폭 회로의 출력 단자 에 접속되어 있고,
상기 제 4 저항의 다른 한 단은, 제 3 기준 전압원에 접속되어 있는 것으로 한다.
특허청구 범위의 청구항 5항 기재의 발명에 의하면, 청구항 제 4항 기재의 발명에 있어서, 상기 제 1 연산 증폭기의 소스 전류의 값은, ((상기 제 1 기준 전압-상기 제 3 연산 증폭기의 하한 포화 전압)÷상기 제 5 저항의 저항값)에서 얻어지는 값 이상이며, 상기 제 2 연산 증폭기의 싱크 전류는, (( 상기 제 3 연산 증폭기의 상한 포화 전압 - 상기 제 2 기준 전압)÷상기 제 5 저항의 저항값)에서 얻어지는 값 이상이라면 좋다.
또한, 특허청구 범위의 청구항 6항 기재의 발명에 의하면, 청구항 제 3항 기재의 발명에 있어서, 상기 부귀환 증폭 회로는, 상기 제 3 연산 증폭기와, 제 1∼제 의 5개의 저항과, 정 입력단자와, 부 입력단자 및 제 3 기준 전압원을 갖고 있고,
상기 제 1 저항은, 한 단은 상기 부 입력단자에 접속되어 있고, 다른 단은 상기 제 2 저항의 한 단에 접속되어 있고,
상기 제 3 저항은, 한 단은 상기 정 입력단자에 접속되어 있고, 다른 단은 상기 제 4 저항의 한 단에 접속되어 있고,
상기 제 1 저항과 상기 제 2 저항의 접속점은 상기 제 3 연산 증폭기의 반전 입력단자에 접속되어 있으며,
상기 제 3 저항과 상기 제 4 저항의 접속점은 상기 제 3 연산 증폭기의 비반 전 입력단자에 접속되어 있고,
상기 제 5 저항은, 한 단이 상기 제 3 연산 증폭기의 출력이 접속되어 있고, 다른 단은 상기 제 2 저항의 다른 단에 접속되어 있고,
상기 제 2 저항과 상기 제 5 저항의 접속점은 부귀환 증폭 회로의 출력 단자에 접속되어 있고,
상기 제 4 저항의 다른 한 단은, 제 3 기준 전압원에 접속되어 있는 것으로 한다.
또한, 특허청구 범위의 청구항 7항 기재의 발명에 의하면, 청구항 제 6항 기재의 발명에 있어서, 상기 NMOS 트랜지스터의 소스 전류의 값은, ((상기 제 1 기준 전압 - 상기 제 3 연산 증폭기의 하한 포화 전압)÷상기 제 5 저항의 저항값)에서 얻어지는 값 이상이고, 상기 PMOSFET의 싱크 전류는, ((상기 제 3 연산 증폭기의 상한 포화 전압 - 상기 제 2 기준 전압)÷상기 제 5 저항의 저항값)에서 얻어지는 값 이상이라면 좋다.
또한, 특허청구 범위의 청구항 제 8항 기재의 발명에 의하면, 청구항 제 1항 내지 제 7항 기재의 발명에 있어서, 상기 제 1 기준 전압원 또는 제 2 기준 전압원이 저항 분압에 의해 발생시킨 2 종류 이상의 전압으로부터 1 종류의 전압을 선택하는 전압 선택 수단으로 이루어지는 것으로 한다.
또한, 특허청구 범위의 청구항 제 9항 기재의 발명에 의하면, 청구항 제 8항 기재의 발명에 있어서, 상기 전압 선택 수단이, 멀티플렉서라면 좋다.
또한, 특허청구 범위의 청구항 제 10항 기재의 발명에 의하면, 청구항 제 8 항 기재의 발명에 있어서, 상기 전압 선택 수단이, 소정의 포토 마스크를 선택함으로서 소정의 분압 저항과 접속하는 금속 배선을 형성하여 소정의 기준 전압을 선택하면 좋다.
또한, 특허청구 범위의 청구항 11항 기재의 발명에 의하면, 청구항 제 8항 기재의 발명에 있어서, 상기 전압 선택 수단이, 레이저 또는 전류에 의한 발열을 이용하고, 불필요한 분압 저항과 접속하는 금속 배선을 절단하고, 소정의 분압 저항과 접속하는 금속 배선만을 남겨 소정의 기준 전압을 선택하여도 좋다.
실시 형태의 대략을 도 1로서 설명한다. 도 1은, 본 발명의 신호 증폭 회로의 원리도 이다. 이 신호 증폭 회로(10)는, 연산 증폭기(41)로 구성된 차동 증폭 회로와 저항(46)을 포함하는 부귀환 증폭 회로(40)와, 하한 전압 제한 회로(20)(하한 전압 제한 수단)와, 상한 전압 제한(30)(상한 전압 제한 수단)으로 구성된다. 입력단자(01)로부터 입력된 신호는 부귀환 증폭 회로(40)를 통해 출력 단자(40b)로부터 리니어된 출력 전압이 출력되고, 그 출력 전압의 하한 포화 전압은, 하한 전압 제한 회로(20)에 의해 제 1 기준 전압원(50)으로부터 입력되는 제 1 기준 전압 (Vref1)과 동일한 값으로 고정되고, 상한 포화 전압은, 상한 전압 제한 회로(30)에 의해 제 2 기준 전압원(60)으로부터 입력되는 제 2 기준 전압 (Vref2)과 동일한 값으로 고정된다.
이것은, 부귀환 증폭 회로(40)의 출력 전압이 감소하고 상기 제 1 기준 전압 (Vref1)을 밑돌았던 때, 하한 전압 제한 회로(20)로부터 부귀환 증폭 회로(40)의 출력 단자(40b)에 소정의 소스 전류를 토출하고, Vout 단자(02)로부터 출력 전압 (Vout)을 제 1 기준 전압 (Vref1)으로 포화시킨다(고정한다).
한편, 부귀환 증폭 회로(40)의 출력 전압 Vout이 상승하고 제 2 기준 전압 (Vref2)을 초과한 때, 상한 전압 제한 회로(30)는 부귀환 증폭 회로(40)의 출력 단자(40b)로부터 소정의 싱크 전류를 인입하고, Vout 단자(02)로부터 출력된 출력 전압을 제 2 기준 전압 (Vref2)으로 포화시킨다 (고정한다).
이처럼, 소정의 소스 전류를 부귀환 증폭 회로(40)의 출력 단자(40b)로 토출하며, 또는, 소정의 싱크 전류를 부귀환 증폭 회로(40)의 출력 단자(40b)로부터 인입하는 것으로서, 출력 전압을 제 1 기준 전압 또는 제 2 기준 전압으로 포화시킬 수 있다. 포화 전압은 제 1 기준 전압 또는 제 2 기준 전압에 의해 정해지기 때문에, 부귀환 증폭 회로(40)의 출력단을 구성한 트랜지스터의 특성 불균일이나 저항의 저항값의 불균일 및 이러한 온도 의존성의 영향을 배제할 수 있고, 출력 특성인 하한 포화 전압 및 상한 포화 전압의 불균일을 작게 할 수 있다.
다음에, 실시예의 최선의 형태를 이하의 실시예에 의해 구체적으로 설명한다.
(실시예 1)
도 2는, 본 발명의 실시예 1의 신호 증폭 회로의 주요 부분 회로도이다. 신호 증폭 회로(10a)는, 부귀환 증폭 회로(40)와 하한 전압 제어 회로(20)와 상한 전압 제어 회로(30)로 구성되고, 부귀환 증폭 회로(40)는, 차동 증폭 회로(40a)와 저 항(46)으로 구성되고, 차동 증폭기(40a)는 Vin+단자(011)와, Vin-단자(012)와, 제 1∼3 기준 전압원(50,60,70)과, 연산 증폭기(41)와 4개의 저항(42∼45)으로부터 구성된다. 하한 전압 제한 회로(20)는 연산 증폭기(21)와, 역류 방지용의 다이오드(22)로부터 구성되고, 상한 전압 제한 회로는(30) 연산 증폭기(31)와, 역류 방지용의 다이오드(32)로부터 구성된다. 신호 증폭 회로(10a)의 출력 단자(Vout 단자(02))는 부귀환 증폭 회로(40)의 출력 단자(40b)와 접속하고, 출력 단자(40b)는 저항(43)과 저항(46)의 접속점(40c)과 접속한다. 도 중의 부호 41b는 연산 증폭기(41)의 출력 단자이고 출력 단자(41b)와 저항(46)의 한 단이 접속하고, 저항(46)의 다른 한 단과 접속점(40c)이 접속한다.
도 12와 다른 것은, 도 12의 부귀환 증폭 회로(40)에 하한 전압 제한 회로(20)와 상한 전압 제한 회로(30)를 새롭게 추가하고, 또한, 저항(46)의 저항값이 도 12의 저항(46a)의 약 10분의 1로 되어 있는 점이다.
또한, 저항(46)의 값 (저항(46a)의 약 10분의 1)은, 본 실시예에 있어서, 후술 하는 식 (1) 및 식 (2)의 조건을 충족시켰던 결과의 것이고, 「10 분의 1」이라는 수치로 한정하는 것은 아니다. 목표로 한 포화 전압의 값, 부귀환 증폭 회로(40)나 하한 전압 제한 회로(20)나 상한 전압 제한 회로(30)의 성능에 의해 이 값은 달라진다.
하한 전압 제한 회로(20)는, 연산 증폭기(21)의 비반전 입력단자(+ 단자)가 제 1 기준 전압원(50)에 접속되어 있고, 연산 증폭기(21)의 반전 입력단자(- 단자)에는 Vout 단자(02)가 접속되어 있다. 또 연산 증폭기(21)의 출력 단자에는 다이오 드(22)의 애노드 단자가 접속되어 있고, 다이오드(22)의 캐소드 단자는 Vout 단자(02)에 접속된 구성으로 되어 있다.
또한, 상한 전압 제한 회로(30)는, 연산 증폭기(31)의 비반전 입력단자 (+ 단자)가 제 2기준 전압원(60)에 접속되어 있고, 연산 증폭기(31)의 반전 입력단자 (- 단자)에는 Vout 단자(02)가 접속되어 있다. 또 연산 증폭기(31)의 출력 단자에는 다이오드(32)의 캐소드 단자가 접속되어 있고, 다이오드(32)의 애노드 단자는 Vout 단자(02)에 접속된 구성으로 되어 있다.
다음에, 도 2의 회로 동작에 관하여 도 3 및 도 4를 이용하여 설명한다. 설명의 편의상, 제 1기준 전압(50)의 전압 Vrefl=0.1V, 제 2기준 전압원(60)의 전압 Vref2=4.9V, 저항(46)=10Ω(도 12의 저항(46a)의 저항값은 100Ω 정도), 연산 증폭기(21, 31, 41)의 하한 포화 전압=0.05V, 연산 증폭기(21, 31, 41)의 상한 포화 전압 =4.95V와 회로 정수의 값을 고정하여 설명한다. 또, Trl 및 Tr2는 연산 증폭기(41)의 출력단의 트랜지스터(MOSFET)이다. 또한, 도 3 및 도 4의 점선의 화살표로 나타내듯이, 부하 측에서 흘러 들어가는 전류(I5)와 부하 측으로 흘러 나오는 전류(I6)는 저항(46)을 흐르지만, 이하의 설명에서는 생략하고 있다. 이러한 전류(I5, I6)는 소스 전류(I11) 및 싱크 전류(I12)와 비교하면 전류치는 각각 1행 정도 작다. 또, 도 3 및 도 4의 Tr1은 상기의 도 13 및 도 14로 설명한 것과 같이 p채널 MOSFET 라도 상관없다.
우선, 도 2의 하한 전압 제한 회로(20)의 동작을 도 3을 이용하여 설명한다. Vout 단자(02)의 출력 전압 Vout가 0,1V 넘을 때, 연산 증폭기(21)의 제 1기준 전 압원(50)의 전압 Vref1은 0.1V이기 때문에, Vref1<Vout(연산 증폭기(21)의 +단자의 전압보다 -단자의 전압이 크다)로 되기 때문에, 연산 증폭기(21)의 출력 전압은 0.05V(하한 포화 상태)에 있고, Vout>연산 증폭기(21)의 출력 전압으로 되어 있다. 즉, Vout은 다이오드(22)의 캐소드 전압, 연산 증폭기(21)의 출력 전압은 다이오드(22)의 애노드 전압이 되기 때문에, 다이오드(22)는 반대 바이어스 되어 전류는 흐르지 않는다. 즉, Vout이 0.1V 넘을때에 있을 때, 연산 증폭기(21) 및 다이오드(22)는, Vout단자(02)의 전위 상태에 대하여 영향을 미치지 않는다.
한편, Vout이 0.1V미만으로 되면, Vrefl>Vout으로 되기 때문에, 연산 증폭기(21)의 출력 전압이 상승하기 시작한다. 연산 증폭기(21)의 출력 전압이 상승을 계속하고, Vout+ 다이오드(22)의 Vf(순방향 전류가 흐르기 시작한 역치)를 초과하면, 다이오드(22)가 도통 상태로 천이되고, 연산 증폭기(21)→ 다이오드(22)→ 저항(46)→ 연산 증폭기(41)(Tr2)의 경로에서 연산 증폭기(21)의 소스 전류(I11)가 흐르기 시작한다.
이 소스 전류(I11)가 흐르는 것에 의해, 이 소스 전류(I11)와 저항(43)을 통해 접속점(40c)으로부터 저항(46)에 유입하는 싱크 전류(I01)를 채웠던 전류 (I11+I01)가 저항(46)과 Tr2에 흐르고, 저항(46)에 전압 강하 V3(=R46×(I11+I01)) 가 발생하고, Tr2의 전압 V2(온 전압과 임피던스로 발생한 전압)가 발생한다. 이러한 전압 (V2+V3)에 의해 Vout이 상승을 시작하고, 최종적으로는 Vout=Vref1(제 1 기준 전압원(50)의 전압)으로 될 때까지 Vout을 상승시킨다. 즉, Vout이 Vref1 미만의 전압으로 되는 것을 제한하는 것 같은 동작을 행한다. 이와 같은 동작에 의 해, 하한 포화 전압이 Vref1(=0.IV)으로 고정된다.
또한, 전술한 수치는, 이것에 한정하는 것이 아니고, 다른 수치에 있어도, 본 발명의 효과를 얻을 수 있다.
구체적으로는,
I11≥(Vref1-Va))÷R46 (1)
또한, 여기에서 Va는, 연산 증폭기(41)의 하한 포화 전압 (도 11에 나타내는 저전압측의 다이어그너스틱 범위의 상한 전압(Va))이며, R46은, 저항(46)의 저항 값이다. 라는 관계식이 성립되는 회로 정수를 설정하면, 하한 포화 전압을 저전압측의 다이어그너스틱 범위의 상한 전압(Va) 보다 높은 전압으로 설정할 수 있다.
다음에 도 2의 상한 전압 제한 회로(30)의 동작을 도 4를 이용하여 설명한다. 상기한 하한 전압 제한 회로(20)와 기본적인 동작은 거의 동일하기 때문에 대략 설명한다.
Vout이 Vref2(제 2기준 전압원(60)의 전압)미만의 범위인 동안에는, 연산 증폭기(31) 및 다이오드(32)는 역 바이어스 상태로 있고, Vout 단자(02)의 전압 Vout 에 영향을 미치지 않는다.
Vout이 Vref2를 상회하려고 하면, 다이오드(32)가 순 바이어스되어 연산 증폭기(31)가 다이오드(32)를 통해 전류를 인입하기 시작하고, 그 결과, Vout을 Vref2 이하로 제한하는 것 같은 동작을 행한다.
한편, 출력전압(Vout)이 4,9V 이상이 되면, Vout 단자(02)로부터의 출력 전압(Vout)은 기준 전압(Vref2)보다 더 커지기 때문에, 연산 증폭기(31)로부터의 출 력 전압은 하강하기 시작한다. 하강을 지속하는 연산 증폭기(31)로부터의 출력 전압이 출력 전압(Vout)과 다이오드(32)의 임계값(Vf)의 차이 이하로 떨어지면(여기서 순방향 전류가 흐르기 시작한다), 다이오드(32)는 전기적으로 도전 상태가 되고 연산 증폭기(31)의 싱크 전류(I12)는 연산 증폭기(41)(트랜지스터 Tr1)로부터 저항기(46)와 다이오드(32)를 통해 연산 증폭기(31)로 흐르기 시작한다.
싱크 전류가(I12)가 흐를 때, 접속점(41b)에서 저항기(43)를 통해 저항기(46)로 흐르는 소스 전류(I02)와 싱크 전류(I12)의 합전류(I12+I02)가 저항기(46)와 트랜지스터(Tr1)를 통해 흐르게 되어, 저항기(46) 양단에서의 전압 강하(V4(=R46×(I12+I01))와 트랜지스터(Tr1)의 전압(V1)(임피던스에 의해 야기되는 전압과 ON 전압)이 나타나게 된다. 출력 단자(02)로부터의 출력 전압(Vout)은, 출력 전압(Vout)이 마침내 Vref2(제2의 기준 전압원(60)의 전압)에 도달할 때까지, 이들 전압(V1+V4)에 의해 하강을 시작하여 지속하게 된다. 즉, 상한 전압 제한 회로(30)에 의해, Vout 단자(02)로부터의 출력 전압(Vout)이 제 2의 기준 전압(Vref2) 보다 더 커지지 않게 된다. 상한 포화 전압은 이들 동작에 의해 Vref2(=4.9V)로 고정된다.
상기 수치값은 예증적인 것으로, 본 발명의 효과는 다른 수치값을 활용하는 것에 의해서도 얻어질 수 있을 것이다.
구체적으로는,
I12≥(Vd-Vref2) ÷ R46 (2)
여기에서, Vd는 연산 증폭기(41)의 상한 포화 전압 (도 11에 나타내는 고전 압측의 다이어그너스틱 범위의 하한 전압(Vd))이며, R46은, 저항(46)의 저항값이다.
라는 관계식이 성립되어지는 회로 정수를 설정하면, 상한 포화 전압을 고전압측의 다이어그너스틱 범위의 하한 전압(Vd) 보다 낮게 설정 할 수 있다.
이상과 같은 회로 구성 및 회로 동작에 의해, 신호 증폭 회로(10a)의 출력 전압의 상한 포화 전압과 하한 포화 전압을 다이어그너스틱 범위으로 들어가지 못하도록 설정하는 것이 실현되어져 있다.
추가하여, 전술한 본 발명에 의한 회로의 가장 특징적인 점은, 제조 불균일, 온도 의존성의 영향을 극력 억제 가능하게 되어 있는 점이다.
이것은, 저항(46)에 흐르는 전류가, 하한 전압 제한 회로(20), 혹은 상한 전압 제한 회로(30)에 의해 제조 불균일이나 온도에 따라 제어되기 때문이다.
예를 들면, 저항(46)의 값이 제조 불균일에 의해 커진 경우에는, 하한 전압 제한 회로(20)의 소스 전류(I11), 혹은 상한 전압 제한 회로(30)의 싱크 전류(I12) 가 자동적으로 작아지도록 조정되고, 역으로 저항(46)의 값이 제조 불균일에 의해 작아진 경우에는, 상기 I11, I12가 자동적으로 커지도록 조정된다.
그 결과, 저항(46)에서 발생하는 전압 강하의 값이, 제조 불균일이나 온도에 의해 조정됨으로서, 이 회로 동작을 이용하여 제조 불균일이나 온도에 관계없이, 항상 포화 전압을 제 1기준 전압(Vref1) 혹은 제 2기준 전압 (Vref2)의 값에 접근하는 동작을 실현할 수 있다.
또한, 여기에서는 참고로 저항(46)의 제조 불균일을 예로 들었지만, 연산 증 폭기(41) 중의 Tr1, Tr2의 특성 불균일에 대해서도 저항(46)의 전압 강하를 이용함으로서 조정 가능하게 되어 있다.
도 5는, 도 2의 신호 증폭 회로(10a)에서 얻어진 제조 불균일을 포함한 하한 포화 전압의 온도 의존성을 나타내는 도이다. X축은 온도(℃), Y축은 하한 포화 전압(V), MAX는 제조 불균일에 의해 가장 하한 포화 전압이 커진 값을 나타내고, TYP 는 하한 포화 전압이 설계대로의 값이 된 것을 나타내고, MIN은 제조 불균일에 의해 가장 하한 포화 전압이 작아진 것의 값을 나타내고 있다. 또, 전원 전압이나 제조의 조건에 관해서는, 종래예와 동일한 조건하에 제작한 것이다.
도 5 에 나타내듯이, 출력 특성인 포화 전압의 불균일이 크게 개선되고, 또한 온도 의존성도 개선되어, 온도 의존성도 포함한 불균일 범위가 20mV 이하로 극히 작게 할 수 있다.
이 결과로부터, 본 발명에 있어서 실시예의 신호 증폭 회로(10a)는, 소자의 온도 의존성이나 제조 불균일의 영향을 배제하여, 출력 특성인 하한 포화 전압 및 상한 포화 전압의 불균일을 작게 할 수 있다. 이 신호 증폭 회로(10a)는, 압력 센서가 정상 동작하고 있는 때에, 하한 및 상한 포화 전압이 다이어그너스틱 범위에 들어가지 않도록 되기 때문에, 오작동 없이 확실하게 압력 센서를 정상 동작시킬 수 있다.
(실시예 2)
도 6은, 본 발명의 실시예 2의 신호 증폭 회로의 주요부 회로도이다. 실시예 1(도 2)과 다른 것은, 하한 전압 제한 회로(20) 및 상한 전압 제한 회로(30)를 구 성하는 디바이스가, 도 2에서는 연산 증폭기와 다이오드이었던 것에 대하여, 도 6에서는 연산 증폭기와 M0S 트랜지스터가 되어 있는 점이다.
하한 전압 제한 회로(20)는, 연산 증폭기(21)의 비반전 입력단자(+ 단자)가 제 1 기준 전압원(50)에 접속되어 있고, 연산 증폭기(21)의 반전 입력단자(- 단자)에는 Vout 단자(02)가 접속되어 있다. 또 연산 증폭기(21)의 출력 단자에는 NMOS 트랜지스터(23)의 게이트 단자가 접속되어 있고, NMOS 트랜지스터(23)의 드레인 단자는 Vout 단자(02)에 접속되어 있고, NMOS 트랜지스터(23)의 소스 단자는 전원 단자 VDD에 접속되어 있고, NMOS 트랜지스터(23)의 SUB단자는 GND 단자에 접속된 구성으로 되어 있다.
또한, 상한 전압 제한 회로(30)는, 연산 증폭기(31)의 비반전 입력단자(+ 단자)가 제 2기준 전압원(60)에 접속되어 있고, 연산 증폭기(31)의 반전 입력단자(- 단자)에는 Vout 단자(02)가 접속되어 있다. 또 연산 증폭기(31)의 출력 단자에는 PMOS 트랜지스터(33)의 게이트 단자가 접속되어 있고, PMOS 트랜지스터(33)의 소스 단자는 Vout 단자(02)에 접속되어 있고, PMOS 트랜지스터(53)의 드레인 단자는 GND 단자에 접속되어 있고, PMOS 트랜지스터(33)의 SUB 단자는 전원 단자(VDD)에 접속된 구성으로 되어 있다.
또한 SUB 단자는, M0S트랜지스터의 채널형성 영역(백 게이트)에 접속 된 단자를 가리키고 있다. NMOS 트랜지스터(23)에 있어서 채널 형성 영역은, Pwe11 혹은 Psub(P 기판)이다. 또한 마찬가지로, PMOS 트랜지스터(33)에 있어서 채널 형성 영역은, Nwe11 혹은 Nsub(N 기판)이다.
다음에 도 6의 동작에 관하여 설명한다.
실시예 1과 마찬가지로, 설명의 편의상, 제 1기준 전압원(50)의 전압 Vref1=0.1V, 제 2 기준 전압원(60)의 전압 Vref2=4.9V, 저항(46)=10Ω(도 12의 저항(46a)의 저항값은 100Ω정도), 연산 증폭기(21, 31, 41)의 하한 포화 전압 =0.05V, 연산 증폭기(21, 31, 41)의 상한 포화 전압 =4.95V 라고 회로 정수의 값을 고정하여 설명한다.
우선, Vout 단자(02)의 출력 전압(Vout)이 0.1V 넘을 때, 연산 증폭기(21)의 Vref1은 0.1V이기 때문에, Vrefl<Vout(연산 증폭기(21)의 +단자의 전압보다 -단자의 전압이 크다)로 되기 때문에, 연산 증폭기(21)의 출력 전압은 0.05V( 하한 포화 상태)에 있고, Vout> 연산 증폭기(21)의 출력 전압으로 되어 있다. 즉, NMOS 트랜지스터(23)의 게이트 전압-소스 전압은 마이너스의 전압이기 때문에, NMOS 트랜지스터는 0FF상태로 있다. 따라서 전원 단자 VDD로부터 NMOS 트랜지스터(23)를 경유하여 Vout 단자(02)에 전류는 흐르지 않고, Vout 단자(02)의 전위 상태에 대하여 영향을 미치지 않는다.
한편, Vout이 0.1V 미만이 되면, Vrefl>Vout 로 되기때문에, 연산 증폭기(21)의 출력 전압이 상승하기 시작한다. 연산 증폭기(21)의 출력 전압이 상승을 계속하고, Vout+NMOS 트랜지스터(23)의 Vth(NMOS 트랜지스터의 역치)를 초과하면, NMOS 트랜지스터(23)가 ON상태로 천이하고, 전원 단자 VDD → NMOS 트랜지스터(23)→ Vout 단자(02)의 경로에서 소스 전류가 흐르기 시작한다.
이 소스 전류가 저항(46)을 흐름으로서, 저항(46)에서 전압 강하가 발생하 고, 최종적으로는 Vout=Vref1(제 1 기준 전압원(50)의 전압)으로 되는 조정 동작이 행해지는 것에 대하여는, 실시예 1와 마찬가지이기 때문에 설명을 생략한다.
여기에서, 소스 전류≥(Vref1-연산 증폭기(41)의 하한 포화 전압(도 11 에 나타내는 저전압측의 다이어그너스틱 범위의 상한 전압(Va)))÷R46(저항(46)의 저항값)이라는 관계식이 성립되는 회로 정수를 설정하면, 하한 포화 전압을 저전압측의 다이어그너스틱 범위의 상한 전압(Va)보다 높은 전압으로 설정할 수 있다.
다음에 도 6의 상한 전압 제한 회로(30)의 동작을 설명한다. 상기한 하한 전압 제한 회로(20)과 기본적인 동작은 거의 동일하기 때문에 대략 설명한다.
Vout이 Vref2(제 2기준 전압원(60)의 전압) 미만의 범위인 동안에는, 연산 증폭기(31)의 출력 전압은 상한 포화 상태이고, PMOS 트랜지스터(33)의 게이트 전압 - 소스 전압은 플러스의 전압이기 때문에 PMOS 트랜지스터(33)는 0FF 상태에 있고, Vout 단자(02)의 전압(Vout)에 영향을 미치지 않는다.
Vout이 Vref2를 상회하려고 하면, 연산 증폭기(31)의 동작에 의해 PMOS 트랜지스터(33)의 게이트 전압-소스 전압이 마이너스의 전압이 되기 때문에, PMOS 트랜지스터(33)가 ON상태로 천이하고, Vout단자(02)로부터 PMOS 트랜지스터(33)를 경유하여 GND단자로 싱크 전류를 흘리기 시작하며, 그 결과, Vout을 Vref2 이하로 제한하는 동작을 행한다.
여기에서, 싱크 전류 ≥(연산 증폭기(41)의 상한 포화 전압 (도 11에 나타내는 고전압측의 다이어그너스틱 범위의 하한 전압(Vd))-Vref2)÷R46(저항(46)의 저항값)이라는 관계식이 성립되는 회로 정수를 설정하면, 상한 포화 전압을 고전압측 의 다이어그너스틱 범위의 하한 전압(Vd) 보다 낮게 설정하는 것이 가능하다.
이상과 같은 회로 구성 및 회로 동작에 의해, 출력 전압의 상한 포화 전압과 하한 포화 전압을 다이어그너스틱 범위에 들어가지 않도록 설정하는 것이 실현 가능하다.
또한, 본 실시예에 있어서 회로의 메리트는, 실시예 1에 있어서의 회로를 비교한 경우에 연산 증폭기(21)의 소스 전류 구동 능력 및 연산 증폭기(31)의 싱크 전류 구동 능력을 작게 할 수 있는 점이고, 이것에 의해, 레이아웃 면적을 작게 할 수 있는 점이다.
단, 연산 증폭기(21)의 출력을 NMOS 트랜지스터(23)가 증폭되며, 또한 마찬가지로 연산 증폭기(31)의 출력을 PMOS 트랜지스터(33)가 증폭되는 형태로 되어 있기 때문에, 실시예 1과 비교하면 「회로가 노이즈에 약하게 된다」「회로 동작이 불안정하고 발진 상태에 빠지기 쉽다」는 결점 요인도 동시에 가지고 있다.
따라서, 본 발명의 채용에 있어서는, 이들 메리트·결점을 감안하여, 실시예 1과 본 실시예의 어느쪽이 종합적으로 우위인지를 판단하는 것이 바람직하고, 이것에 의해, 요구되는 상황에 대하여, 보다 정확한 해결 방법이 초래된 것은 말할 것도 없다.
(실시예 3)
도 7은, 본 발명의 실시예 3의 신호 증폭 회로의 주요 부분 회로도이다. 이 신호 증폭 회로(10b)는, 미리 다수의 전압을 출력 가능하게 준비해 두고, 요구된 포화 전압을 얻기 위해 그 다수의 전압으로부터 １개의 전압을 하한 및 상한의 멀 티플렉서(51, 61)를 이용하여 각각 선택할 수 있도록 한 기준 전압 선택 회로로 되는 제 1기준 전압원(50) 및 제 2기준 전압원(60)을 갖고 있다.
이 신호 증폭 회로(10b)는, 실시예 1로 나타냈던 신호 증폭 회로(10a)에, 하한의 멀티플렉서(51)와, 분압 저항(521∼525)로부터 구성되는 제 1기준 전압원(50) 과, 상한의 멀티플렉서(61)와, 분압 저항(621-625)로부터 구성되는 제 2기준 전압원(60)을 각각 가한 회로 구성을 하고 있다.
또, 분압 저항(521∼525) 및 분압 저항(621∼625)은, 전원 단자(VDD)와 GND 단자와의 사이에 직렬 접속되어 있고, 각각의 저항 분압점(접속점)이 하한의 멀티플렉서(51) 혹은 상한의 멀티플렉서(61) 에 입력되고 있다.
또한, 하한의 멀티플렉서(51) 및 상한의 멀티플렉서(61)에서는, 분압 저항으로부터 입력된 복수의 전압 중에서 1개를 선택하고, 하한 전압 제한 회로(20)인 연산 증폭기(21), 혹은 상한 전압 제한 회로(30)인 연산 증폭기(31)로 선택한 전압을 출력하고 있다.
이상과 같은 구성에 의해, 하한 포화 전압 및 상한 포화 전압을 고객의 요구에 맞추어서 선택적에 결정 할 수 있다.
이것에 의해, 1종류의 회로에서 복수의 포화 전압에 대응하는 것이 가능하게 되며, 요구되는 포화 전압마다 회로를 설계를 다시 고칠 필요가 없는 것은 물론, 제조면에 대한 합리적인 효과나 제품의 응용 분야를 넓히는 것에 연계되는 효과를 얻을 수 있다.
또한, 본 실시예에서는 멀티플렉서(51, 61)에 의한 기준 전압의 선택 수단을 소개했지만, 도 8에 나타내듯이 제조 단계에 있어서 포토 마스크를 변경함으로서 접속점을 선택하는 마스크 R0M방식의 선택 수단이나, 도 9에 나타내듯이 미리 복수의 배선을 준비하여 두고, 레이저 조사에 의해 배선을 선택적으로 잘라내는(cut by burning)(도 9 중 ×표시) 레이저 트리밍 방식의 선택 수단이나 전류 등에 의해 선택적에 배선을 잘라내는 (도 9 중 ×표시) 퓨즈 R0M방식의 선택 수단도, 설계 면이나 제조면의 합리화를 이루는 효과가 얻어지는데 유효하다고 말할 수 있다.
이상의 본 실시예에서는, 실시예 1에 나타냈던 신호 증폭 회로에 관하여 서술 하였지만, 본 실시예를 실시예 2의 신호 증폭 회로에도 적용할 수 있다.
본 발명에 의하면, 각 요소의 제조 불균일이나 온도 의존성의 영향이 배제되고, 출력 특성인 포화 전압이 상기의 하한 전압 제한 수단 및 상한 전압 제한 수단으로 결정된 소정의 값(기준 전압)으로 설정될 수 있기 때문에, 출력 특성의 포화 전압의 불균일이 작은 신호 증폭 회로를 제공할 수 있다.

Claims (11)

  1. 출력단자를 갖는 부귀환 증폭 회로와, 상기 부귀환 회로의 출력 전압을 제한하는 제 1 및 제 2 전압 제한 수단과, 상기 제 1 전압 제한 수단에 제 1 기준 전압을 인가하는 제 1 기준 전압원과, 상기 제 2 전압 제한 수단에 제 2 기준 전압을 인가하는 제 2 기준 전압원을 구비하고,
    상기 제 1 전압 제한 수단은, 상기 부귀환 증폭 회로의 출력 전압이 상기 제 1 기준 전압을 밑돌 때에, 상기 부귀환 증폭 회로의 출력 단자에 소스 전류를 토출하고, 상기 부귀환 증폭 회로의 하한 포화 전압을 상기 제 1 기준 전압으로 고정하며,
    상기 제 2 전압 제한 수단은, 상기 부귀환 증폭 회로의 출력 전압이 제 2 기준 전압을 상회할 때에, 상기 부귀환 증폭 회로의 출력 단자로부터 싱크 전류를 인입하고, 상기 부귀환 증폭 회로의 출력 전압의 상한 포화 전압을 상기 제 2 기준 전압으로 고정하는 것을 특징으로 하는 신호 증폭 회로.
  2. 제 1항에 있어서,
    상기 제 1 전압 제한 수단은, 제 1 연산 증폭기(operation amplifier)와, 제 1 다이오드를 갖고 있으며,
    상기 제 1 연산 증폭기의 반전 입력단자는, 상기 부귀환 증폭 회로의 출력 단자가 접속되어 있고,
    상기 제 1 연산 증폭기의 비반전 입력단자는, 상기 제 1 기준 전압원이 접속되어 있고,
    상기 제 1 연산 증폭기의 출력 단자는, 상기 제 1 다이오드의 에노드 단자가 접속되어 있고,
    상기 제 1 다이오드의 캐소드 단자는, 상기 부귀환 증폭 회로의 출력 단자에 접속되어 있고,
    상기 제 2 전압 제한 수단은, 제 2 연산 증폭기와, 제 2 다이오드를 갖고 있으며,
    상기 제 2 연산 증폭기의 반전 입력단자는, 상기 부귀환 증폭 회로의 출력 단자가 접속되어 있으며,
    상기 제 2 연산 증폭기의 비반전 입력단자는, 상기 제 2 기준 전압원이 접속되어 있고,
    상기 제 2 연산 증폭기의 출력 단자는, 상기 제 2 다이오드의 캐소드 단자가 접속되어 있고,
    상기 제 2 다이오드의 애노드 단자는, 상기 부귀환 증폭 회로의 출력 단자에 접속되어 있는 것을 특징으로 하는 신호 증폭 회로.
  3. 제 1항에 있어서,
    상기 제 1 전압 제한 수단은, 제 1 연산 증폭기와, NMOS 트랜지스터를 갖고 있으며,
    상기 제 1 연산 증폭기의 반전 입력단자는, 상기 부귀환 증폭 회로의 출력 단자가 접속되어 있고,
    상기 제 1 연산 증폭기의 비반전 입력단자는, 상기 제 1 기준 전압원이 접속되어 있고,
    상기 제 1 연산 증폭기의 출력 단자는, 상기 NMOS 트랜지스터의 게이트 단자가 접속되어 있고,
    상기 NMOS 트랜지스터의 소스 단자는, 상기 부귀환 증폭 회로의 출력 단자에 접속되어 있고,
    상기 NMOS 트랜지스터의 SUB 단자(백 게이트 단자)는, GND 단자에 접속되어 있고,
    상기 NMOS 트랜지스터의 드레인 단자는, 전원 단자에 접속되어 있고,
    상기 제 2 전압 제한 수단은, 제 2 연산 증폭기와, PMOS 트랜지스터를 갖고 있고,
    상기 제 2 연산 증폭기의 반전 입력단자는, 상기 부귀환 증폭 회로의 출력 단자가 접속되어 있고,
    상기 제 2 연산 증폭기의 비반전 입력단자는, 상기 제 2 기준 전압이 접속되어 있고,
    상기 제 2 연산 증폭기의 출력 단자는, 상기 PMOS 트랜지스터의 게이트 단자가 접속되어 있고,
    상기 PMOS 트랜지스터의 소스 단자는, 상기 부귀환 증폭 회로의 출력 단자에 접속되어 있고,
    상기 PMOS 트랜지스터의 드레인 단자는, GND 단자에 접속되어 있고,
    상기 PMOS 트랜지스터의 SUB 단자(백 게이트 단자)는 전원 단자에 접속되어 있는 것을 특징으로 하는 신호 증폭 회로.
  4. 제 2항에 있어서,
    상기 부귀환 증폭 회로는, 상기 제 3 연산 증폭기와, 제 1 내지 제 5의 5개의 저항과, 정 입력단자와, 부 입력단자 및 제 3 기준 전압원을 갖고 있고,
    상기 제 1 저항은, 한 단은 상기 부 입력단자에 접속되어 있고, 다른 단은 상기 제 2 저항의 한 단에 접속되어 있으며,
    상기 제 3 저항은, 한 단은 상기 정 입력단자에 접속되어 있고, 다른 단은 상기 제 4 저항의 한 단에 접속되어 있고,
    상기 제 1 저항과 상기 제 2 저항의 접속점은 상기 제 3 연산 증폭기의 반전 입력단자에 접속되어 있고,
    상기 제 3 저항과 상기 제 4 저항의 접속점은 상기 제 3 연산 증폭기의 비반전 입력단자에 접속되어 있고,
    상기 제 5 저항은, 한 단이 상기 제 3 연산 증폭기의 출력이 접속되어 있고, 다른 단은 상기 제 2 저항의 다른 단에 접속되어 있으며,
    상기 제 2 저항과 상기 제 5 저항의 접속점은 부귀환 증폭 회로의 출력 단자에 접속되어 있고,
    상기 제 4 저항의 다른 한 단은, 제 3 기준 전압원에 접속되어 있는 것을 특징으로 하는 신호 증폭 회로.
  5. 제 4항에 있어서,
    상기 제 1 연산 증폭기의 소스 전류의 값은, ((상기 제 1 기준 전압 - 상기 제 3 연산 증폭기의 하한 포화 전압)÷상기 제 5 저항의 저항값)에서 얻어지는 값 이상이며, 상기 제 2 연산 증폭기의 싱크 전류는, ((상기 제 3 연산 증폭기의 상한 포화 전압 - 상기 제 2 기준 전압 )÷상기 제 5 저항의 저항값)에서 얻어지는 값 이상인 것을 특징으로 하는 신호 증폭 회로.
  6. 제 3항에 있어서,
    상기 부귀환 증폭 회로는, 상기 제 3 연산 증폭기와, 제 1 내지 제 5의 5개의 저항과, 정 입력단자와, 부 입력단자 및 제 3 기준 전압원을 갖고 있고,
    상기 제 1 저항은, 한 단은 상기 부 입력단자에 접속되어 있고, 다른 단은 상기 제 2 저항의 한 단에 접속되어 있고,
    상기 제 3 저항은, 한 단은 상기 정 입력단자에 접속되어 있고, 다른 단은 상기 제 4 저항의 한 단에 접속되어 있고,
    상기 제 1 저항과 상기 제 2 저항의 접속점은 상기 제 3 연산 증폭기의 반전 입력단자에 접속되어 있으며,
    상기 제 3 저항과 상기 제 4 저항의 접속점은 상기 제 3 연산 증폭기의 비반 전 입력단자에 접속되어 있고,
    상기 제 5 저항은, 한 단이 상기 제 3 연산 증폭기의 출력이 접속되어 있고, 다른 단은 상기 제 2 저항의 다른 단에 접속되어 있으며,
    상기 제 2 저항과 상기 제 5 저항의 접속점은 부귀환 증폭 회로의 출력 단자에 접속되어 있고,
    상기 제 4 저항의 다른 단은, 제 3 기준 전압원에 접속되어 있는 것을 특징으로 하는 신호 증폭 회로.
  7. 제 6항에 있어서,
    상기 NMOS 트랜지스터의 소스 전류의 값은, ((상기 제 1 기준 전압 - 상기 제 3 연산 증폭기의 하한 포화 전압)÷상기 제 5 저항의 저항값)에서 얻어지는 값 이상이고, 상기 PMOSFET의 싱크 전류는, ((상기 제 3 연산 증폭기의 상한 포화 전압 - 상기 제 2 기준 전압)÷상기 제 5 저항의 저항값)에서 얻어지는 값 이상인 것을 특징으로 하는 신호 증폭 회로.
  8. 제 1항 내지 제 7항 중 어느 한 항에 있어서,
    상기 제 1 기준 전압원 또는 제 2 기준 전압원이 저항 분압에 의해 발생시킨 2 종류 이상의 전압으로부터 1 종류의 전압을 선택하는 전압 선택 수단으로 이루어지는 것을 특징으로 하는 신호 증폭 회로.
  9. 제 8항에 있어서,
    상기 전압 선택 수단이, 멀티플렉서인 것을 특징으로 하는 신호 증폭 회로.
  10. 제 8항에 있어서,
    상기 전압 선택 수단이, 소정의 포토 마스크를 선택함으로서 소정의 분압 저항과 접속하는 금속 배선을 형성하여 소정의 기준 전압을 선택하는 것을 특징으로 하는 신호 증폭 회로.
  11. 제 8항에 있어서,
    상기 전압 선택 수단이, 레이저 또는 전류에 의한 발열을 이용하고, 불필요한 분압 저항과 접속하는 금속 배선을 절단하고, 소정의 분압 저항과 접속하는 금속 배선만을 남겨 소정의 기준 전압을 선택하는 것을 특징으로 하는 신호 증폭 회로.
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